JPH04138725A - デジタル―アナログ変換装置 - Google Patents
デジタル―アナログ変換装置Info
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- JPH04138725A JPH04138725A JP26233290A JP26233290A JPH04138725A JP H04138725 A JPH04138725 A JP H04138725A JP 26233290 A JP26233290 A JP 26233290A JP 26233290 A JP26233290 A JP 26233290A JP H04138725 A JPH04138725 A JP H04138725A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要１
デジタル−アナログ変換装置に係り、詳しくＲ−２Ｒ抵
抗ラダー回路を使用したデジタルナログ変換装置に関し
、 は ア デジタル入力回路部のスイッチの動作に関係なく、ラダ
ー回路部の２Ｒ抵抗とＲ抵抗の抵抗バランスを保証し、
高精度のデジタル−アナログ変換を可能にすることを目
的とし、 各ビット毎に設けられ、デジタル入力の論理値に基づい
てオン・オフするスイッチを備えたデジタル入力回路部
と、各ビットに対応してそれぞれ一端が対応する前記各
スイッチに接続した２Ｒ抵抗を、基準電圧の電源端子と
アナログ出力端子との間に設けられた複数のＲ抵抗に対
して梯子状に接続してなるＲ−２Ｒ抵抗ラダー回路部と
からなるデジタル−アナログ変換装置において、前記各
Ｒ抵抗に対して、それぞれ前記スイッチのオン抵抗値の
１／２となる抵抗値を有する素子を直列に接続した構成
とした。
抗ラダー回路を使用したデジタルナログ変換装置に関し
、 は ア デジタル入力回路部のスイッチの動作に関係なく、ラダ
ー回路部の２Ｒ抵抗とＲ抵抗の抵抗バランスを保証し、
高精度のデジタル−アナログ変換を可能にすることを目
的とし、 各ビット毎に設けられ、デジタル入力の論理値に基づい
てオン・オフするスイッチを備えたデジタル入力回路部
と、各ビットに対応してそれぞれ一端が対応する前記各
スイッチに接続した２Ｒ抵抗を、基準電圧の電源端子と
アナログ出力端子との間に設けられた複数のＲ抵抗に対
して梯子状に接続してなるＲ−２Ｒ抵抗ラダー回路部と
からなるデジタル−アナログ変換装置において、前記各
Ｒ抵抗に対して、それぞれ前記スイッチのオン抵抗値の
１／２となる抵抗値を有する素子を直列に接続した構成
とした。
［産業上の利用分野］
本発明はデジタル−アナログ変換装置に係り、詳しくは
Ｒ−２Ｒ抵抗ラダー回路を使用したデジタル−アナログ
変換装置に関するものである。
Ｒ−２Ｒ抵抗ラダー回路を使用したデジタル−アナログ
変換装置に関するものである。
Ｒ−２Ｒ抵抗ラダー回路を使用したデジタル−アナログ
変換装置はその回路の簡易性から利用されているうしか
し、精度があまり期待できないので、その利用範囲にも
限度があった。そのため、より精度を高めることが要求
されている。
変換装置はその回路の簡易性から利用されているうしか
し、精度があまり期待できないので、その利用範囲にも
限度があった。そのため、より精度を高めることが要求
されている。
［従来の技術］
従来、デジタル−アナログ変換装置において、その回路
の簡易性からＲ−２Ｒ抵抗ラダー回路を使用したデジタ
ル−アナログ変換装置が多く使用されている。その変換
回路部は第３図に示すように、基準電圧ＶＲＨの電源端
子とアナログ信号Ｖ ＯＵＴを出力するアナログ出力端
子との間に設けられたセット抵抗２１．２Ｒ抵抗２２及
び重み付けのＲ抵抗２３とからなるラダー回路部２４と
、Ｐ Ｍ ＯＳトランジスタＴ１とＮＭＯＳトランジス
タＴ２のＣＭＯＳ構造のスイッチ２５よりなるデジタル
入力回路部２６とから構成されている。この時、Ｒ抵抗
２３はセット抵抗２１及び２Ｒ抵抗２２に対してその抵
抗値は１／２に設定している。
の簡易性からＲ−２Ｒ抵抗ラダー回路を使用したデジタ
ル−アナログ変換装置が多く使用されている。その変換
回路部は第３図に示すように、基準電圧ＶＲＨの電源端
子とアナログ信号Ｖ ＯＵＴを出力するアナログ出力端
子との間に設けられたセット抵抗２１．２Ｒ抵抗２２及
び重み付けのＲ抵抗２３とからなるラダー回路部２４と
、Ｐ Ｍ ＯＳトランジスタＴ１とＮＭＯＳトランジス
タＴ２のＣＭＯＳ構造のスイッチ２５よりなるデジタル
入力回路部２６とから構成されている。この時、Ｒ抵抗
２３はセット抵抗２１及び２Ｒ抵抗２２に対してその抵
抗値は１／２に設定している。
そして、デジタル入力回路部２６にデジタル入力が入力
され、各ビット毎に対応したスイッチ２５がそのデジタ
ル値に基づいてオン又はオフし、そのデジタル入力を変
換しアナログ出力端子からアナログ信号Ｖ ０ＬＩＴを
出力するようになっている。
され、各ビット毎に対応したスイッチ２５がそのデジタ
ル値に基づいてオン又はオフし、そのデジタル入力を変
換しアナログ出力端子からアナログ信号Ｖ ０ＬＩＴを
出力するようになっている。
［発明が解決しようとする課題］
しかしながら、デジタル入力回路部２６のスイッチ２５
がオンする場合、そのオン抵抗が２Ｒ抵抗２２に加算さ
れたかたちになり、前記Ｒ抵抗２３及びセット抵抗２１
に対する抵抗比が異なってしまうことになる。その結果
、このオン抵抗によってデジタル入力に対するアナログ
信号Ｖ ＯＵＴの直線性を保証することができず、特に
上位ビットでの直線性の問題が大きかった。
がオンする場合、そのオン抵抗が２Ｒ抵抗２２に加算さ
れたかたちになり、前記Ｒ抵抗２３及びセット抵抗２１
に対する抵抗比が異なってしまうことになる。その結果
、このオン抵抗によってデジタル入力に対するアナログ
信号Ｖ ＯＵＴの直線性を保証することができず、特に
上位ビットでの直線性の問題が大きかった。
そこで、このオン抵抗を小さくし精度をあげるために、
ＰＭＯ８）ランジスタＴ１とＮＭＯＳトランジスタＴ２
よりなるスイッチ２５のトランジスタサイズを大きくし
たものがある。又、上位ビットに対応するスイッチはど
そのトランジスタサイズを大きくしたものがある。
ＰＭＯ８）ランジスタＴ１とＮＭＯＳトランジスタＴ２
よりなるスイッチ２５のトランジスタサイズを大きくし
たものがある。又、上位ビットに対応するスイッチはど
そのトランジスタサイズを大きくしたものがある。
しかし、スイッチ２５が大型化しチップ面積の増大によ
るコストの上昇といった問題が生じていた。又、トラン
ジスタサイズを大きくしオン抵抗を小さくしても、オン
抵抗が小さくなっただけで前記抵抗比が完全に保証され
ているものではない。
るコストの上昇といった問題が生じていた。又、トラン
ジスタサイズを大きくしオン抵抗を小さくしても、オン
抵抗が小さくなっただけで前記抵抗比が完全に保証され
ているものではない。
本発明は上記問題点を解決するためになされたものであ
って、その目的はデジタル入力回路部のスイッチの動作
に関係なく、ラダー回路部の２Ｒ抵抗とＲ抵抗の抵抗バ
ランスを保証し、高精度のデジタル−アナログ変換を可
能にすることができるデジタル−アナログ変換装置を提
供することにある。
って、その目的はデジタル入力回路部のスイッチの動作
に関係なく、ラダー回路部の２Ｒ抵抗とＲ抵抗の抵抗バ
ランスを保証し、高精度のデジタル−アナログ変換を可
能にすることができるデジタル−アナログ変換装置を提
供することにある。
［課題を解決するための手段］
第１図は本発明の原理説明図である。
デジタル入力回路部１には各ビット毎にデジタル入力の
論理値に基づいてオン・オフするスイッチ２が設けられ
るとともに、該ビット毎には前記各スイッチ２を介して
２Ｒ抵抗３が接続されている。又、２Ｒ抵抗３は基準電
圧の電源端子とアナログ出力端子との間に設けられたＲ
抵抗４に対して梯子状に接続され、前記２Ｒ抵抗３とＲ
抵抗４とによりＲ−２Ｒ抵抗ラダー回路部５が構成され
ている。そして、前記各Ｒ抵抗４には前記スイッチ２の
オン抵抗値の１／２となる抵抗値を有する素子６が直列
に接続されている。
論理値に基づいてオン・オフするスイッチ２が設けられ
るとともに、該ビット毎には前記各スイッチ２を介して
２Ｒ抵抗３が接続されている。又、２Ｒ抵抗３は基準電
圧の電源端子とアナログ出力端子との間に設けられたＲ
抵抗４に対して梯子状に接続され、前記２Ｒ抵抗３とＲ
抵抗４とによりＲ−２Ｒ抵抗ラダー回路部５が構成され
ている。そして、前記各Ｒ抵抗４には前記スイッチ２の
オン抵抗値の１／２となる抵抗値を有する素子６が直列
に接続されている。
［作用］
各ビットにデジタル入力の論理値が入力されると、デジ
タル入力回路部１のスイッチ２が前記論理値に基づいて
オンする。スイッチ２がオンすることにより２Ｒ抵抗３
が導通状態となる。この時、スイッチ２のオン抵抗が２
Ｒ抵抗３の抵抗値に加算されたかたちになり、Ｒ抵抗に
対する２Ｒ抵抗の抵抗比のバランスが崩れることになる
。しかし、スイッチ２の抵抗値に対して１／２となる抵
抗値を有する素子６をＲ抵抗４に対して直列に接続して
いるので、スイッチ２をオンさせたときのＲ抵抗４と素
子６の合成抵抗値と、２Ｒ抵抗３とスイッチ２の合成抵
抗値との抵抗比を１：２の割合で保持することができる
。
タル入力回路部１のスイッチ２が前記論理値に基づいて
オンする。スイッチ２がオンすることにより２Ｒ抵抗３
が導通状態となる。この時、スイッチ２のオン抵抗が２
Ｒ抵抗３の抵抗値に加算されたかたちになり、Ｒ抵抗に
対する２Ｒ抵抗の抵抗比のバランスが崩れることになる
。しかし、スイッチ２の抵抗値に対して１／２となる抵
抗値を有する素子６をＲ抵抗４に対して直列に接続して
いるので、スイッチ２をオンさせたときのＲ抵抗４と素
子６の合成抵抗値と、２Ｒ抵抗３とスイッチ２の合成抵
抗値との抵抗比を１：２の割合で保持することができる
。
［実施例］
以下、本発明を具体化したデジタル−アナログ変換装置
の一実施例を第２図に従って説明する。
の一実施例を第２図に従って説明する。
第２図に示すように、デジタル−アナログ変換装置はＲ
−２Ｒ抵抗ラダー回路部１１と、デジタル入力回路部１
２とによって構成されている。
−２Ｒ抵抗ラダー回路部１１と、デジタル入力回路部１
２とによって構成されている。
前記Ｒ−２Ｒ抵抗ラダー回路部１１は基準電圧ＶＣＣと
アナログ出力端子との間に直列接続されたＲ抵抗４、素
子６と、重み付けの２Ｒ抵抗３とによって構成され、デ
ジタル入力のビット数（この場合、４ビツト）に対応し
て４段形成されていて、レベルコントロールのためのセ
ット抵抗１ｏ及びＰＭＯＳトランジスタＴＩ２を介して
前記基準電圧ＶＣＣを入力する。そして、前記ＰＭＯ８
ｔ−ランジスタＴ１２のゲートには共通電圧ＶＳＳが供
給され、常にオンした状態となっている。
アナログ出力端子との間に直列接続されたＲ抵抗４、素
子６と、重み付けの２Ｒ抵抗３とによって構成され、デ
ジタル入力のビット数（この場合、４ビツト）に対応し
て４段形成されていて、レベルコントロールのためのセ
ット抵抗１ｏ及びＰＭＯＳトランジスタＴＩ２を介して
前記基準電圧ＶＣＣを入力する。そして、前記ＰＭＯ８
ｔ−ランジスタＴ１２のゲートには共通電圧ＶＳＳが供
給され、常にオンした状態となっている。
尚、前記重み付けの２Ｒ抵抗３及びセット抵抗１０は同
じ抵抗値であって、かつＲ抵抗４より２倍大きな値とな
っている。従って、Ｒ抵抗４と２Ｒ抵抗３との抵抗比か
ｌ二２となるように予め設定している。
じ抵抗値であって、かつＲ抵抗４より２倍大きな値とな
っている。従って、Ｒ抵抗４と２Ｒ抵抗３との抵抗比か
ｌ二２となるように予め設定している。
又、前記デジタル入力回路部１２はデジタルの論理値か
入力されるビット毎に対応したスイッチとなるＣＭＯ３
構造のインバータ回路１３によって構成され、この各イ
ンバータ回路１３はＰＭＯＳトランジスタＴｌＯ及びＮ
ＭＯＳトランジスタＴｌｌとから構成されている。又、
各インバータ回路１３のＰＭＯＳトランジスタＴＩＯに
は基準電源ＶＣＣが供給され、ＮＭＯＳトランジスタＴ
１１には共通電圧ＶＳＳが供給される。
入力されるビット毎に対応したスイッチとなるＣＭＯ３
構造のインバータ回路１３によって構成され、この各イ
ンバータ回路１３はＰＭＯＳトランジスタＴｌＯ及びＮ
ＭＯＳトランジスタＴｌｌとから構成されている。又、
各インバータ回路１３のＰＭＯＳトランジスタＴＩＯに
は基準電源ＶＣＣが供給され、ＮＭＯＳトランジスタＴ
１１には共通電圧ＶＳＳが供給される。
そして、前記各インバータ回路１３の入力側にはデジタ
ルの論理値を入力する入力部１４ａ−１４ｄが設けられ
るとともに、出力側は前記各ビット毎に対応した重み付
けの２Ｒ抵抗３にそれぞれ接続されている。
ルの論理値を入力する入力部１４ａ−１４ｄが設けられ
るとともに、出力側は前記各ビット毎に対応した重み付
けの２Ｒ抵抗３にそれぞれ接続されている。
又、前記Ｒ−２Ｒ抵抗ラダー回路部１１を構成する各素
子６はＰＭＯＳトランジスタＴ１３とＮＭＯＳトランジ
スタＴ１４とによりなるトランスミッションゲートによ
って構成されている。そして、前記ＰＭＯＳトランジス
タＴ１３のゲートには共通電圧ＶＳＳが、ＮＭＯＳトラ
ンジスタＴ１４のゲートには基準電圧■ＣＣが常に供給
され、トランスミッションゲートは常にオン状態になっ
ている。
子６はＰＭＯＳトランジスタＴ１３とＮＭＯＳトランジ
スタＴ１４とによりなるトランスミッションゲートによ
って構成されている。そして、前記ＰＭＯＳトランジス
タＴ１３のゲートには共通電圧ＶＳＳが、ＮＭＯＳトラ
ンジスタＴ１４のゲートには基準電圧■ＣＣが常に供給
され、トランスミッションゲートは常にオン状態になっ
ている。
そして、前記各素子６のＰＭｏｓトランジスタＴ１３、
ＮＭＯＳトランジスタＴ１４並びにＰＭＯＳトランジス
タＴ１２のトランジスタサイズは、前記インバータ回路
１３のＰＭｏｓトランジスタＴ、ＬＯ及びＮＭＯ８）ラ
ンジスタＴｌｌのトランジスタサイズと同一サイズとな
っており、各トランジスタＴＩＯ〜Ｔ１４のオン抵抗値
が同一値となっている。
ＮＭＯＳトランジスタＴ１４並びにＰＭＯＳトランジス
タＴ１２のトランジスタサイズは、前記インバータ回路
１３のＰＭｏｓトランジスタＴ、ＬＯ及びＮＭＯ８）ラ
ンジスタＴｌｌのトランジスタサイズと同一サイズとな
っており、各トランジスタＴＩＯ〜Ｔ１４のオン抵抗値
が同一値となっている。
従って、素子６の抵抗値、即ちトランスファーゲートの
抵抗値はＰＭＯＳトランジスタＴ１３とＮＭＯＳトラン
ジスタＴ１４のオン抵抗が並列に接続された合成抵抗値
となり、インバータ回路１３のオン抵抗値の１／２とな
る。
抵抗値はＰＭＯＳトランジスタＴ１３とＮＭＯＳトラン
ジスタＴ１４のオン抵抗が並列に接続された合成抵抗値
となり、インバータ回路１３のオン抵抗値の１／２とな
る。
次に、上記のように構成されたデジタル−アナログ変換
装置の作用について説明する。
装置の作用について説明する。
今、入力部１４ａ−１４ｄにデジタル入力か入力される
と、その各インバータ回路１３は対応するビットの論理
値に基づいてオン又はオフする。
と、その各インバータ回路１３は対応するビットの論理
値に基づいてオン又はオフする。
そして、オン状態にあるインバータ回路１３はそのＮＭ
Ｏ８）ランジスタＴｌｌがオンし、そのオン抵抗が２Ｒ
抵抗３に加算されたかたちになる。
Ｏ８）ランジスタＴｌｌがオンし、そのオン抵抗が２Ｒ
抵抗３に加算されたかたちになる。
一方、オフ状態にあるインバータ回路１３はそのＰＭＯ
ＳトランジスタＴＩＯがオンし、そのオン抵抗が２Ｒ抵
抗３に加算されたかたちになる。
ＳトランジスタＴＩＯがオンし、そのオン抵抗が２Ｒ抵
抗３に加算されたかたちになる。
従って、Ｒ抵抗４と２Ｒ抵抗３の１：２の抵抗比が崩れ
ようとするが、素子６のＰＭＯ８）ランジスタＴ１３及
びＮＭＯＳトランジスタＴ１４のオン抵抗の合成抵抗値
が前記ＮＭＯＳトランジスタＴｌｌ及びＰＭＯ８ｈラン
ジスタＴｌＯのオン抵抗値の１／２となるため、Ｒ抵抗
４、素子６の合成抵抗値と、２Ｒ抵抗３、ＮＭＯＳトラ
ンジスタＴｌ１（又はＰＭＯＳトランジスタＴｌ０）の
合成抵抗値との抵抗比を１＝２とすることができ、素子
６によりＮＭＯＳトランジスタＴｌｌ及びＰＭＯＳトラ
ンジスタＴｌＯのオン抵抗の保証をすることができる。
ようとするが、素子６のＰＭＯ８）ランジスタＴ１３及
びＮＭＯＳトランジスタＴ１４のオン抵抗の合成抵抗値
が前記ＮＭＯＳトランジスタＴｌｌ及びＰＭＯ８ｈラン
ジスタＴｌＯのオン抵抗値の１／２となるため、Ｒ抵抗
４、素子６の合成抵抗値と、２Ｒ抵抗３、ＮＭＯＳトラ
ンジスタＴｌ１（又はＰＭＯＳトランジスタＴｌ０）の
合成抵抗値との抵抗比を１＝２とすることができ、素子
６によりＮＭＯＳトランジスタＴｌｌ及びＰＭＯＳトラ
ンジスタＴｌＯのオン抵抗の保証をすることができる。
又、２Ｒ抵抗３とセット抵抗１０の１；１の抵抗比も、
セット抵抗１０に対して直列に接続したＰＭＯＳトラン
ジスタＴ１２のオン抵抗によって保証している。
セット抵抗１０に対して直列に接続したＰＭＯＳトラン
ジスタＴ１２のオン抵抗によって保証している。
この結果、デジタル入力回路部１２のインバータ回路１
３の動作に関係なく、Ｒ−２Ｒ抵抗ラダー回路部１１の
Ｒ抵抗４と２Ｒ抵抗３の抵抗バランス及びセット抵抗１
０に対する抵抗バランスを保証することができるので、
デジタル入力に対するアナログ信号Ｖ ＯＵＴの直線性
を保証することができ、特に上位ビットでの直線性を保
証することができる。この結果、高精度のデジタル−ア
ナログ変換を行うことができる。
３の動作に関係なく、Ｒ−２Ｒ抵抗ラダー回路部１１の
Ｒ抵抗４と２Ｒ抵抗３の抵抗バランス及びセット抵抗１
０に対する抵抗バランスを保証することができるので、
デジタル入力に対するアナログ信号Ｖ ＯＵＴの直線性
を保証することができ、特に上位ビットでの直線性を保
証することができる。この結果、高精度のデジタル−ア
ナログ変換を行うことができる。
しかも、抵抗バランスが保証できることから、トランジ
スタＴＩＯ〜Ｔ１４のサイズを小さくし、全てのトラン
ジスタＴＩＯ〜Ｔ１４のオン抵抗を大きくすることがで
きるので、チップ面積を小さくすることかできるととも
に、コストの上昇を抑えることができる。
スタＴＩＯ〜Ｔ１４のサイズを小さくし、全てのトラン
ジスタＴＩＯ〜Ｔ１４のオン抵抗を大きくすることがで
きるので、チップ面積を小さくすることかできるととも
に、コストの上昇を抑えることができる。
尚、本実施例においては素子６をＰＭＯＳトランジスタ
Ｔ１３及びＮＭＯ８）ランジスタＴ１４によるトランス
ミッションゲートによって構成したが、スイッチとして
のインバータ回路１３の動作によって生ずるオン抵抗を
保証し、Ｒ抵抗４と２Ｒ抵抗３との抵抗バランスを保証
するものであるならば、この他にサイズの異なるＰＭＯ
８又はＮＭＯ８）ランジスタで構成したり、ダイオード
、抵抗等によって構成してもよい。
Ｔ１３及びＮＭＯ８）ランジスタＴ１４によるトランス
ミッションゲートによって構成したが、スイッチとして
のインバータ回路１３の動作によって生ずるオン抵抗を
保証し、Ｒ抵抗４と２Ｒ抵抗３との抵抗バランスを保証
するものであるならば、この他にサイズの異なるＰＭＯ
８又はＮＭＯ８）ランジスタで構成したり、ダイオード
、抵抗等によって構成してもよい。
勿論、インバータ回路１３以外の構成でスイッチを構成
し、そのオン抵抗による抵抗バランスの保証を素子６で
行うことも可能である。
し、そのオン抵抗による抵抗バランスの保証を素子６で
行うことも可能である。
更に、前記実施例ではセット抵抗１０の抵抗バランスを
保証する素子をＰＭＯ８）−ランジスタＴ１２で行った
が、ＮＭＯＳトランジスタか、その他の素子で保証する
ようにしても勿論可能である。
保証する素子をＰＭＯ８）−ランジスタＴ１２で行った
が、ＮＭＯＳトランジスタか、その他の素子で保証する
ようにしても勿論可能である。
［発明の効果］
以上詳述したように、本発明はデジタル入力回路部のス
イッチの動作に関係なく、ラダー回路部の２Ｒ抵抗とＲ
抵抗の抵抗バランスを保証し、高精度のデジタル−アナ
ログ変換を可能にすることができる優れた効果を有する
。
イッチの動作に関係なく、ラダー回路部の２Ｒ抵抗とＲ
抵抗の抵抗バランスを保証し、高精度のデジタル−アナ
ログ変換を可能にすることができる優れた効果を有する
。
第１図は本発明の原理説明図、
第２図は本発明を具体化した一実施例を示す電気回路図
、 第３図は従来例を示す電気回路図である。 図において、 ｌはデジタル入力回路部、 ２はスイッチ、 ３は２Ｒ抵抗、 ４はＲ抵抗、 ５はラダー回路部、 ６は素子である。
、 第３図は従来例を示す電気回路図である。 図において、 ｌはデジタル入力回路部、 ２はスイッチ、 ３は２Ｒ抵抗、 ４はＲ抵抗、 ５はラダー回路部、 ６は素子である。
Claims (1)
- 【特許請求の範囲】 １、各ビット毎に設けられ、デジタル入力の論理値に基
づいてオン・オフするスイッチ（２）を備えたデジタル
入力回路部（１）と、 各ビットに対応してそれぞれ一端が対応する前記各スイ
ッチ（２）に接続した２Ｒ抵抗（３）を、基準電圧の電
源端子とアナログ出力端子との間に設けられた複数のＲ
抵抗（４）に対して梯子状に接続してなるＲ−２Ｒ抵抗
ラダー回路部（５）とからなるデジタル−アナログ変換
装置において、前記各Ｒ抵抗（４）に対して、それぞれ
前記スイッチ（２）のオン抵抗値の１／２となる抵抗値
を有する素子（６）を直列に接続したことを特徴とする
デジタル−アナログ変換装置。 ２、請求項１記載の素子はデジタル入力の論理値に基づ
いてオン・オフするスイッチと同一の素子で形成されて
いることを特徴とするデジタル−アナログ変換装置。 ３、請求項１記載のスイッチはＰＭＯＳトランジスタと
ＮＭＯＳトランジスタよりなるＣＭＯＳ構造のインバー
タ回路であり、素子はＰＭＯＳトランジスタとＮＭＯＳ
トランジスタを並列に接続したトランスファーゲートで
あることを特徴とするデジタル−アナログ変換装置。 ４、請求項１記載のＲ−２Ｒ抵抗ラダー回路部は基準電
圧の電源端子との間にセット抵抗が設けられ、そのセッ
ト抵抗に対してスイッチのオン抵抗値と同じ抵抗値を有
する素子を直列に接続したことを特徴とするデジタル−
アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26233290A JPH04138725A (ja) | 1990-09-28 | 1990-09-28 | デジタル―アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26233290A JPH04138725A (ja) | 1990-09-28 | 1990-09-28 | デジタル―アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04138725A true JPH04138725A (ja) | 1992-05-13 |
Family
ID=17374298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26233290A Pending JPH04138725A (ja) | 1990-09-28 | 1990-09-28 | デジタル―アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04138725A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001047123A1 (fr) * | 1999-12-21 | 2001-06-28 | Matsushita Electric Industrial Co., Ltd. | Convertisseur n/a de haute precision |
| US6778120B2 (en) | 2002-01-28 | 2004-08-17 | Sharp Kabushiki Kaisha | D/A converter circuit, and portable terminal device and audio device using the D/A converter circuit |
| CN103297056A (zh) * | 2012-02-27 | 2013-09-11 | 富士通半导体股份有限公司 | D/a转换器 |
| CN110572159A (zh) * | 2019-08-28 | 2019-12-13 | 歌尔股份有限公司 | 一种r-2r梯形网络架构的数模转换器 |
-
1990
- 1990-09-28 JP JP26233290A patent/JPH04138725A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6469647B1 (en) | 1999-12-21 | 2002-10-22 | Matsushita Electric Industrial Co., Ltd. | High-precision D-A converter circuit |
| US6778120B2 (en) | 2002-01-28 | 2004-08-17 | Sharp Kabushiki Kaisha | D/A converter circuit, and portable terminal device and audio device using the D/A converter circuit |
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