CN103297056A - D/a转换器 - Google Patents

Abstract

本发明提供了一种数模（D/A）转换器（10），其包括D/A转换电路（11、13）以及耦接在D/A转换电路（11、13）之间的放大器电路（60）。每个D/A转换电路均包括：R-2R梯型电阻器网络（20、40）；第一晶体管，耦接在电阻器网络与处于第一电压电平的第一接线（15H）之间；以及第二晶体管，耦接在电阻器网络与处于第二电压电平的第二接线（15L）之间。第一晶体管的尺寸以2的幂为比率来进行设置。第二晶体管的尺寸以2的幂为比率来进行设置。第二晶体管根据数字输入信号来与第一晶体管互补地分别导通和关断。

Description

D/A转换器

技术领域

本公开内容涉及一种数模（D/A）转换器。

背景技术

用于将数字信号转换成模拟信号的D/A转换器的一个示例是使用梯型电阻器网络的R-2R型D/A转换器。

如图24所示，R-2R型D/A转换器包括电阻器网络301和与数字输入信号D0至D2对应的三个开关302至304。各个开关302至304包括耦接在处于高电位电压VD电平的接线311与电阻器网络301之间的晶体管302a至304a以及耦接在电阻器网络301与处于低电位电压GND电平的接线312之间的晶体管302b至304b。晶体管302a至304a和晶体管302b至304b根据数字输入信号D0至D2互补地导通和关断。

R-2R型D/A转换器输出模拟信号VOUT，该模拟信号VOUT具有通过利用包括在电阻器网络301中的电阻元件以及各个晶体管302a至304a、晶体管302b至304b的导通电阻来对高电位电压VD与低电位电压GND之间的电压差进行分压而获得的电压值。例如，如图25所示，R-2R型D/A转换器输出具有与代码（十进制数）和数字输入信号D2至D0相对应的电压值的模拟信号VOUT。在图25中，模拟信号VOUT的电压值指示高电位电压VD=6.4V以及低电位电压GND=0V的情况。代码以十进制数的形式表示由数字输入信号D0至D2表示的二进制数。

存在D/A转换器与多位数字输入信号相对应以增加分辨率的要求。例如，在图26中示出了R-2R型D/A转换器的情况。另一D/A转换器包括：第一级D/A转换单元，用于生成与数字输入信号的高阶位对应的电压；以及下一级D/A转换单元，用于基于第一级D/A转换单元的输出电压来生成与数字输入信号的低阶位对应的电压。参考例如日本早起公开专利公布第2003-224477号和第5-248028号以及日本经审查专利公布第63-6170号。

发明内容

在图24所示的R-2R型D/A转换器中，根据数字输入信号D0至D2对晶体管302a至304a、302b至304b的尺寸进行加权。在图24中，各个晶体管302a至304a、302b至304b旁边所示出的数值表示晶体管尺寸比。“×1”表示1倍，“×2”表示2倍，“×4”表示4倍。

对晶体管尺寸进行加权以抑制模拟信号VOUT的线性的降低。在包括在电阻器网络301中的电阻元件中流动的电流的值根据设置的代码（数字输入信号D0至D2）而变化。因此，如果各个晶体管302a至304a、302b至304b的导通电阻值是相同的值，则耦接到各个晶体管302a至304a、302b至304b的电阻元件的端子电压由于电阻元件中流动的电流而变化。端子电压变化降低了模拟信号VOUT的线性。

因此，在R-2R型D/A转换器中，晶体管的面积随着位数的增加而增大。例如，如图26所示，对应于数字输入信号D3、D4和D5的开关305至307的晶体管305a至307a、305b至307b的面积为“×8”、“×16”、“×32”。例如，6位D/A转换器包括3位D/A转换器中包括的晶体管以及尺寸为3位D/A转换器中包括的晶体管的尺寸的8倍的晶体管。也就是说，如果数字输入信号的位数加倍，则D/A转换器的面积远远大于2倍。

晶体管的最小尺寸受制造技术（小型化技术）限制。相应地，图24中所示的“×1”的晶体管的尺寸不小于受制造技术限制的最小尺寸。也就是说，各个晶体管的尺寸减小受制造技术限制。这成为妨碍多位D/A转换器的面积减小的因素。

根据实施例的一个方面，提供了一种数模（D/A）转换器，其生成与数字输入信号相对应的模拟信号。D/A转换器包括：多个D/A转换电路；以及以负反馈方式耦接在多个D/A转换电路之间的放大器电路。多个D/A转换电路包括：第一级D/A转换电路，被配置成接收包括数字输入信号的最低有效位的多位数字输入信号；以及其他D/A转换电路，被配置成接收比其前一级D/A转换电路接收到的数字输入信号的位更高阶的位。每个D/A转换电路包括：与D/A转换电路接收到的数字输入信号相对应的R-2R梯型电阻器网络；多个第一晶体管，耦接在电阻器网络与处于第一电压电平的第一接线之间，所述多个第一晶体管的尺寸以2的幂为比率来设置；以及多个第二晶体管，耦接在电阻器网络与处于第二电压电平的第二接线之间，所述多个第二晶体管的尺寸以2的幂为比率来设置，并且根据数字输入信号来与所述多个第一晶体管互补地分别导通和关断。

实施例的一个方面提供了一种能够抑制由于数字输入信号的位数的增加而引起的面积增大的D/A转换器。

本发明的目的和优点将借助于所附权利要求中特别指出的元件和组合来实现和获得。

应理解的是，以上总体描述和以下详细描述都是示例性的和说明性的，而并不限制本发明。

附图说明

图1是D/A转换器的电路图；

图2是运算放大器的电路图；

图3是表示D/A转换器的操作的表；

图4是D/A转换器的电路图；

图5是D/A转换器的操作说明图；

图6是D/A转换器的电路图；

图7是运算放大器的电路图；

图8是运算放大器的电路图；

图9（a）和图9（b）是开关的电路图；

图10是示出D/A转换器的操作的表；

图11是D/A转换器的电路图；

图12是运算放大器和开关的电路图；

图13是控制信号生成电路的电路图；

图14是示出D/A转换器的操作的表；

图15是运算放大器和开关的电路图；

图16是运算放大器和开关的等效电路图；

图17是运算放大器和开关的电路图；

图18是控制信号生成电路的电路图；

图19是示出控制信号生成电路的操作的表；

图20是示出开关控制的表；

图21是示出D/A转换器的操作的表；

图22是运算放大器和开关的电路图；

图23是运算放大器的操作特性曲线图；

图24是D/A转换器的电路图；

图25是示出图24的D/A转换器的操作的表；以及

图26是D/A转换器的电路图。

具体实施方式

将参照图1至图5来描述第一实施例。

图1示出了D/A转换器10，D/A转换器10输出具有与6位数字输入信号D5至D0对应的电压值的模拟信号VOUT。在所示出的实施例中，信号D5是最高有效位（MSB），而信号D0是最低有效位（LSB）。

D/A转换器10包括两个D/A转换电路11、13以及缓冲电路12。

第一D/A转换电路11输出模拟信号VA，该模拟信号VA具有通过根据数字输入信号D5至D0之中的较低三位的数字输入信号D2至D0来对高电位电压VD与低电位电压GND之间的电位差进行分压而获得的电压。

缓冲电路12输出具有与从第一D/A转换电路11输出的模拟信号VA的电压相等的电压的模拟信号VB。

第二D/A转换电路13输出模拟信号VOUT，该模拟信号VOUT具有基于通过根据数字输入信号D5至D0之中的较高3位的数字输入信号D5至D3来对高电位电压VD与低电位电压GND之间的电位差进行分压而获得的电压以及从缓冲电路12输出的模拟信号VB（第一D/A转换电路11的模拟信号VA）的电压的电压。

第一D/A转换电路11是R-2R梯型电阻器型D/A转换电路，并且包括电阻器网络20。电阻器网络20包括电阻器21至26。电阻器21、22的电阻值彼此相等且被设置为预定电阻值R。电阻器21、22是第一电阻器的示例。电阻器23至25的电阻值被设置为电阻器21、22的电阻值R的2倍（2R）。电阻器23至25是第二电阻器的示例，以及电阻器26是第三电阻器的示例。在图1中，电阻器21、22由一个电阻器的符号示出，而电阻器23至26由两个电阻器的符号示出，以使得各个电阻器21至26的电阻值清楚可知。具有电阻值2R的电阻器23至26可以通过将具有电阻值R的两个电阻器串联连接来配置。

电阻器21、22彼此串联耦接。电阻器23至26的第一端子耦接到电阻器21、22的各个节点。例如，电阻器21的第一端子（图1中的右侧端子）耦接到电阻器23的第一端子，电阻器21的第二端子与电阻器22的第一端子（图1中的右侧端子）之间的节点耦接到电阻器24的第一端子，而电阻器22的第二端子耦接到电阻器25的第一端子。此外，电阻器22的第二端子耦接到电阻器26的第一端子。

电阻器23至26的第二端子分别耦接到开关31至34。

开关31包括两个晶体管31a、31b。晶体管31a例如是P沟道MOS晶体管，以及晶体管31b例如是N沟道MOS晶体管。晶体管31a的源极端子耦接到处于高电位电压VD电平的接线15H，而晶体管31a的漏极端子耦接到电阻器23的第二端子和晶体管31b的漏极端子。晶体管31b的源极端子耦接到处于低电位电压GND电平的接线15L。晶体管31a的栅极端子耦接到晶体管31b的栅极端子和反相电路35的输出端子，而数字输入信号D2被提供到反相电路35的输入端子。

两个晶体管31a、31b根据数字输入信号D2的逻辑电平（“1”或“0”）互补地导通和关断。当晶体管31a导通时，高电位电压VD被提供到电阻器23的第二端子。当晶体管31b导通时，低电位电压GND被提供到电阻器23的第二端子。

类似地，开关32包括串联耦接在接线15H与15L之间的两个晶体管32a、32b。晶体管32a例如是P沟道MOS晶体管，而晶体管32b例如是N沟道MOS晶体管。两个晶体管32a、32b的漏极端子彼此耦接，并且其连接点耦接到电阻器24的第二端子。晶体管32a、32b的栅极端子彼此耦接，其连接点耦接到反相电路36的输出端子，并且数字输入信号D1被提供到反相电路36的输入端子。从而，两个晶体管32a、32b根据数字输入信号D1的逻辑电平（“1”或“0”）互补地导通和关断。当晶体管32a导通时，高电位电压VD被提供到电阻器24的第二端子。当晶体管32b导通时，低电位电压GND被提供到电阻器24的第二端子。

类似地，开关33包括串联耦接在接线15H与15L之间的两个晶体管33a、33b。晶体管33a例如是P沟道MOS晶体管，而晶体管33b例如是N沟道MOS晶体管。两个晶体管33a、33b的漏极端子彼此耦接，并且其连接点耦接到电阻器25的第二端子。晶体管33a、33b的栅极端子彼此耦接，其连接点耦接到反相电路37的输出端子，并且数字输入信号D0被提供到反相电路37的输入端子。从而，两个晶体管33a、33b根据数字输入信号D0的逻辑电平（“1”或“0”）互补地导通和关断。当晶体管33a导通时，高电位电压VD被提供到电阻器25的第二端子。当晶体管33b导通时，低电位电压GND被提供到电阻器25的第二端子。在所示出的实施例中，接线15H和15L是处于第一电压电平的第一接线和处于第二电压电平的第二接线的示例。晶体管31a、32a和33a是多个第一晶体管的示例。晶体管31b、32b和33b是多个第二晶体管的示例。

与电阻器26的第二端子耦接的开关34包括晶体管34b。晶体管34b例如是N沟道MOS晶体管。晶体管34b的漏极端子耦接到电阻器26的第二端子，源极端子耦接到接线15L，以及栅极端子耦接到接线15H。因此，晶体管34b导通，并且低电位电压GND被提供到电阻器26的第二端子。

在R-2R梯型电阻器型D/A转换电路中，各个晶体管31a至33a、31b至33b的导通电阻值理想地为0Ω。这是因为经由晶体管耦接到接线15H、15L的电阻器的端子电压彼此相等是理想的。此外，在R-2R梯型电阻器型D/A转换电路中，在各个电阻器21至26中流动的电流量根据设置的代码（即，数字输入信号D2至D0的值（“0”或“1”））而变化。如果各个晶体管的导通电阻值彼此相等，则电流量的变化导致电阻器23至26的端子电压的变化。

因此，根据数字输入信号D2至D0对各个晶体管31a至33a、31b至34b的尺寸进行加权。例如，晶体管33a的尺寸被设置为标准尺寸（×1），而晶体管32a的尺寸被设置为标准尺寸的2倍（×2）并且晶体管31a的尺寸被设置为标准尺寸的4倍（×4）。类似地，晶体管32b的尺寸被设置为晶体管33b的尺寸（×1）的2倍（×2），而晶体管31b的尺寸被设置为晶体管33b的尺寸（×1）的4倍（×4）。晶体管34b的尺寸被设置为等于（×1）晶体管33b的尺寸。

尺寸被设置为两倍大的晶体管32a可以例如包括被形成为尺寸与晶体管33a相同且彼此并联耦接的两个晶体管。类似地，尺寸被设置为四倍大的晶体管31a可以例如包括被形成为尺寸与晶体管33a相同且彼此并联耦接的四个晶体管。类似地，尺寸被设置为两倍大的晶体管32b可以例如包括被形成为尺寸与晶体管33b相同且彼此并联耦接的两个晶体管。此外，尺寸被设置为四倍大的晶体管31b可以例如包括被形成为尺寸与晶体管33b相同且彼此并联耦接的四个晶体管。

各个开关31至33根据数字输入信号D2至D0将电阻器23至25的第二端子连接到处于高电位电压VD电平的接线15H和处于低电位电压GND电平的接线15L中的任一个。这样，第一D/A转换电路11生成模拟信号VA，该模拟信号VA具有通过利用各个电阻器21至26的电阻值和导通晶体管的导通电阻值来对高电位电压VD与低电位电压GND之间的电位差进行分压而获得的电压。

缓冲电路12包括运算放大器60。该运算放大器60的非反相输入端子耦接到第一D/A转换电路11的电阻器网络20中所包括的电阻器21与电阻器23之间的节点27（输出节点），并且模拟信号VA被提供到该节点。运算放大器60的输出端子和反相输入端子彼此耦接以用作电压跟随器。该运算放大器60输出具有与信号VA的电压相等的电压的模拟信号VB。

类似于第一D/A转换电路11，第二D/A转换电路13是R-2R梯型电阻器型D/A转换电路，并且包括电阻器网络40。电阻器网络40包括电阻器41至46。电阻器41、42彼此串联耦接。电阻器41、42是第一电阻器的示例。电阻器43至45是第二电阻器的示例，以及电阻器46是第三电阻器的示例。电阻器43至46的第一端子耦接到电阻器41、42的各个节点。例如，电阻器41的第一端子（图1中的右侧端子）耦接到电阻器43的第一端子，电阻器41的第二端子与电阻器42的第一端子（图1中的右侧端子）之间的节点耦接到电阻器44的第一端子，而电阻器42的第二端子耦接到电阻器45的第一端子。此外，电阻器42的第二端子耦接到电阻器46的第一端子。电阻器46的第二端子耦接到缓冲电路12的输出端子（运算放大器60的输出端子）。

电阻器43至45的第二端子耦接到开关51至53。

开关51包括两个晶体管51a、51b。晶体管51a例如是P沟道MOS晶体管，以及晶体管51b例如是N沟道MOS晶体管。晶体管51a的源极端子耦接到处于高电位电压VD电平的接线15H，以及其漏极端子耦接到电阻器43的第二端子和晶体管51b的漏极端子。晶体管51b的源极端子耦接到处于低电位电压GND电平的接线15L。晶体管51a的栅极端子耦接到晶体管51b的栅极端子和反相电路55的输出端子，并且数字输入信号D5被提供到反相电路55的输入端子。

两个晶体管51a、51b根据数字输入信号D5的逻辑电平（“1”或“0”）互补地导通和关断。当晶体管51a导通时，高电位电压VD被提供到电阻器43的第二端子。当晶体管51b导通时，低电位电压GND被提供到电阻器43的第二端子。

类似地，开关52包括串联耦接在接线15H与15L之间的两个晶体管52a、52b。晶体管52a例如是P沟道MOS晶体管，以及晶体管52b例如是N沟道MOS晶体管。两个晶体管52a、52b的漏极端子彼此耦接，并且其连接点耦接到电阻器44的第二端子。晶体管52a、52b的栅极端子彼此耦接，其连接点耦接到反相电路56的输出端子，并且数字输入信号D4被提供到反相电路56的输入端子。从而，两个晶体管52a、52b根据数字输入信号D4的逻辑电平（“1”或“0”）互补地导通和关断。当晶体管52a导通时，高电位电压VD被提供到电阻器44的第二端子。当晶体管52b导通时，低电位电压GND被提供到电阻器44的第二端子。

类似地，开关53包括串联耦接在接线15H与15L之间的两个晶体管53a、53b。晶体管53a例如是P沟道MOS晶体管，以及晶体管53b例如是N沟道MOS晶体管。两个晶体管53a、53b的漏极端子彼此耦接，并且其连接点耦接到电阻器45的第二端子。晶体管53a、53b的栅极端子彼此耦接，其连接点耦接到反相电路57的输出端子，并且数字输入信号D3被提供到反相电路57的输入端子。从而，两个晶体管53a、53b根据数字输入信号D3的逻辑电平（“1”或“0”）互补地导通和关断。当晶体管53a导通时，高电位电压VD被提供到电阻器45的第二端子。当晶体管53b导通时，低电位电压GND被提供到电阻器45的第二端子。

在R-2R梯型电阻器型D/A转换电路中，各个晶体管51a至53a、51b至53b的导通电阻值理想地为0Ω。这是因为经由晶体管耦接到接线15H、15L的电阻器的端子电压彼此相等是理想的。此外，在R-2R梯型电阻器型D/A转换电路中，在各个电阻器41至46中流动的电流量根据设置的代码（即，数字输入信号D5至D3的值（“0”或“1”））而变化。如果各个晶体管的导通电阻值彼此相等，则电流量的变化导致电阻器43至46的端子电压的改变。

因此，根据数字输入信号D5至D3对各个晶体管51a至53a、51b至53b的尺寸进行加权。例如，晶体管53a的尺寸被设置为标准尺寸（×1），而晶体管52a的尺寸被设置为标准尺寸的2倍（×2），并且晶体管51a的尺寸被设置为标准尺寸的4倍（×4）。类似地，晶体管52b的尺寸被设置为晶体管53b的尺寸（×1）的2倍（×2），以及晶体管51b的尺寸被设置为晶体管53b的尺寸（×1）的4倍（×4）。

尺寸被设置为两倍大的晶体管52a可以例如包括被形成为尺寸与晶体管53a相同且彼此并联耦接的两个晶体管。类似地，尺寸被设置为四倍大的晶体管51a可以例如包括被形成为尺寸与晶体管53a相同且彼此并联耦接的四个晶体管。类似地，尺寸被设置为两倍大的晶体管52b可以例如包括被形成为尺寸与晶体管53b相同且彼此并联耦接的两个晶体管。此外，尺寸被设置为四倍大的晶体管51b可以例如包括被形成为尺寸与晶体管53b相同且彼此并联耦接的四个晶体管。

各个开关51至53根据数字输入信号D3至D5，将电阻器43至45的第二端子连接到处于高电位电压VD电平的接线15H和处于低电位电压GND电平的接线15L中的任一个。这样，第二D/A转换电路13生成通过利用各个电阻器41至46的电阻值和导通晶体管的导通电阻值来对高电位电压VD与低电位电压GND之间的电位差进行分压而获得的电压。

由缓冲电路12施加至电阻器46的第二端子的模拟信号VB引起在输出节点47处产生偏移电压。该偏移电压基于电阻器网络40的配置（即，第二D/A转换电路13的数字输入信号D5至D3的位数“3”）和模拟信号VB。例如，偏移电压等于通过将模拟信号VB除以以位数为指数的2的幂而获得的值。

将描述运算放大器60的配置示例。

如图2所示，模拟信号VA被施加到第一差动对的晶体管61的栅极端子，而模拟信号VB被施加到第一差动对的晶体管62的栅极端子。晶体管61、62例如是N沟道MOS晶体管。晶体管61、62的源极端子彼此耦接，其连接点耦接到电流源63的第一端子，而电流源63的第二端子耦接到处于低电位电压GND电平的接线76，其中晶体管61、62的偏置电流从电流源63流出。

此外，模拟信号VA被施加到第二差动对的晶体管64的栅极端子，而模拟信号VB被施加到第二差动对的晶体管65的栅极端子。晶体管64、65例如是P沟道MOS晶体管。晶体管64、65的源极端子彼此耦接，其连接点耦接到电流源66的第二端子，电流源66的第一端子耦接到处于高电位电压VD电平的接线77，其中晶体管64、65的偏置电流从电流源66流出。

晶体管61、62的漏极端子分别耦接到晶体管67、68。晶体管67、68例如是P沟道MOS晶体管。晶体管67的漏极端子耦接到晶体管61的漏极端子，而源极端子耦接到接线77。此外，晶体管67的漏极端子耦接到晶体管67的栅极端子和晶体管69的栅极端子。晶体管69是例如P沟道MOS晶体管。晶体管69的源极端子耦接到接线77，并且漏极端子耦接到晶体管71。

类似地，晶体管68的漏极端子耦接到晶体管62的漏极端子，并且源极端子耦接到接线77。此外，晶体管68的漏极端子耦接到晶体管68的栅极端子和晶体管70的栅极端子。晶体管70例如是P沟道MOS晶体管。晶体管70的源极端子耦接到接线77，并且漏极端子耦接到晶体管72。

晶体管71、72例如是N沟道MOS晶体管。晶体管71、72的源极端子耦接到接线76。晶体管71的漏极端子耦接到晶体管64的漏极端子，而晶体管72的漏极端子耦接到晶体管65的漏极端子。此外，晶体管72的漏极端子耦接到晶体管72的栅极端子以及晶体管71的栅极端子。

晶体管71的漏极端子耦接到在输出级的晶体管73的栅极端子。晶体管73例如是N沟道MOS晶体管。晶体管73的源极端子耦接到接线76，漏极端子耦接到电阻器74的第二端子，以及电阻器74的第一端子耦接到接线77。模拟信号VB从电阻器74与晶体管73之间的输出节点75输出。

运算放大器60的输入/输出电压范围为电源电压范围（从低电位电压GND到高电位电压VD的范围）。该运算放大器60是轨到轨（rail-to-rail）型运算放大器电路的示例。

将描述D/A转换器10的功能。

图4是与三位的数字输入信号D2至D0相对应的D/A转换器的电路图。该D/A转换器包括具有电阻器81至86的电阻器网络。电阻器81至86分别以与图1所示的电阻器21至26相同的电阻值而被设置。此外，该D/A转换器包括开关91至93以及反相电路95至97，开关91至93用于根据数字输入信号D2至D0来将高电位电压VD和低电位电压GND中的任一个提供到电阻器83至85的第二端子（图4中的下侧端子）。开关91至93类似于图1所示的开关31至33。

在该D/A转换电路中，电压源E1耦接到电阻器86。电压源E1是可变电压源，并且将参考电压Vref提供到电阻器86。此外，该电压源E1具有对于D/A转换电路而言足够低的阻抗，并且使得电流能够流入/流出（灌/拉（sink/source））电阻器86，而不会引起参考电压Vref的电压值的改变。

作为示例，参考电压Vref被设置为低电位电压GND（0V）。此时，D/A转换电路类似于图24所示的D/A转换器来进行操作。因此，模拟信号VOUT具有图25所示的电压值。

随后，参考电压Vref被设置为高电位电压VD与低电位电压GND之间的中间电压。例如，如果高电位电压VD为6.40V以及低电位电压GND为0V，则参考电压Vref为3.2V。例如，如果数字输入信号D2至D0的各位为[000]，则模拟信号VOUT为0.40V。此外，如果数字输入信号D2至D0的各位为[001]，则模拟信号VOUT为1.20V。当参考电压Vref为0V时的各个电压值为0V、0.8V。

因此，该D/A转换电路将通过将参考电压Vref除以以位数“3”为指数的2的幂（2³）而获得的值设置为偏移值（=Vref/8）。于是，D/A转换电路输出模拟信号VOUT，该模拟信号VOUT的电压是通过根据数字输入信号D2至D0来对高电位电压VD与低电位电压GND之间的电位差进行分压而获得的电压与该偏移值之和。

通过将数字输入信号D2至D0的逻辑值与参考电压Vref进行组合，如图5所示，模拟信号VOUT可以具有16个值。也就是说，通过施加两种类型（0V、3.2V）的参考电压Vref，D/A转换电路输出与四位的数字输入信号相对应的模拟信号VOUT。

图1中所示的第一D/A转换电路11输出模拟信号VA，该模拟信号VA具有通过根据三位的数字输入信号D2至D0来对高电位电压VD与低电位电压GND之间的电位差进行分压而获得的电压值。缓冲电路12输出具有与第一D/A转换电路11的模拟信号VA相等的电压的信号VB。在第二D/A转换电路13中，缓冲电路12的模拟信号VB被施加到如图4所示的D/A转换电路中的电阻器46。

因此，第二D/A转换电路13将通过将缓冲电路12的模拟信号VB（=模拟信号VA）除以以位数“3”为指数的2的幂的值（2³）而获得的值设置为偏移值（=VB/8=VA/8）。于是，第二D/A转换电路13输出模拟信号VOUT，该模拟信号VOUT的电压是通过根据数字输入信号D5至D3来对高电位电压VD与低电位电压GND之间的电位差进行分压而获得的电压与该偏移值之和。这样，D/A转换器10输出模拟信号VOUT，该模拟信号VOUT具有通过根据六位的数字输入信号D5至D0来对高电位电压VD与低电位电压GND之间的电位差进行分压而获得的电压值。图3示出了当高电位电压VD=6.4V且低电位电压GND=0V时的、数字输入信号D5至D0以及模拟信号VOUT的电压值。代码以十进制数的形式表示由数字输入信号D5至D0表示的二进制数。

此外，第一D/A转换电路11耦接到缓冲电路12的输入端子，并且缓冲电路12的输出端子耦接到第二D/A转换电路13。也就是说，与六位的数字输入信号D5至D0相对应的D/A转换器10被缓冲电路12划分成与作为较低三位的数字输入信号D2至D0相对应的第一D/A转换电路11以及与作为较高三位的数字输入信号D5至D3相对应的第二D/A转换电路13。

缓冲电路12包括运算放大器60，即电压跟随器电路，模拟信号VB被反馈到运算放大器60的反相输入端子。这样的缓冲电路12输出具有与第一D/A转换电路11的模拟信号VA的电压值相等的电压值且不依赖于第二D/A转换电路13中流动的电流的信号VB。也就是说，第二D/A转换电路13中流动的电流不会影响第一D/A转换电路11。

因此，第一D/A转换电路11和第二D/A转换电路13在其晶体管的尺寸方面不必具有相关关系。也就是说，第一D/A转换电路11和第二D/A转换电路13仅需将具有与数字输入信号相对应的尺寸的晶体管包括在其中。例如，响应于作为最高有效位的数字输入信号D5的晶体管51a、51b在第二D/A转换电路13中仅需具有为响应于作为最低有效位的数字输入信号D3的晶体管53a、53b的尺寸的四倍（×4）的尺寸，而不必具有为响应于作为最低有效位的数字输入信号D0的晶体管33a、33b的尺寸的32倍（×32，参见图26）的尺寸。

这样，第一D/A转换电路11和第二D/A转换电路13均将具有与数字输入信号相对应的尺寸的晶体管包括在其中。例如，第一D/A转换电路11和第二D/A转换电路13中各自响应于作为最低有效位的输入信号D0、D3的晶体管33a、33b、53a、53b的尺寸可以是制造过程中可生产的最小尺寸。于是，形成有第二D/A转换电路13的区域的面积等于形成有第一D/A转换电路11的区域的面积。因此，该6位D/A转换器10的面积小于图26所示的D/A转换器10的面积。

多个晶体管之间的特性（导通电阻值等）的相对精度表明与元件面积的平方根的倒数成比例的倾向。因此，可以通过增加晶体管尺寸来获得相对精度高的晶体管。因此，即使第一D/A转换电路11和第二D/A转换电路13中各自包括的晶体管的尺寸例如为在制造过程中可生产的最小尺寸的两倍，形成面积比图26所示的D/A转换器的面积小的D/A转换器也是可能的。

如上所述，根据本实施例获得以下效果。

（1）D/A转换器10输出具有与六位的数字输入信号D5至D0相对应的电压值的模拟信号VOUT。D/A转换器10包括第一D/A转换电路11和第二D/A转换电路13，其中数字输入信号D2至D0被提供到第一D/A转换电路11，数字输入信号D5至D3被提供到第二D/A转换电路13。第一D/A转换电路11和第二D/A转换电路13经由缓冲电路12耦接。缓冲电路12包括具有负反馈配置的运算放大器（放大器电路）60，并且输出电压与第一D/A转换电路11的模拟信号VA相等的模拟信号VB。

缓冲电路12输出具有与第一D/A转换电路11的模拟信号VA的电压值相等的电压值而不依赖于第二D/A转换电路13中流动的电流的模拟信号VB。也就是说，第二D/A转换电路13中流动的电流不影响第一D/A转换电路11。因此，第一D/A转换电路11和第二D/A转换电路13在其晶体管的尺寸方面不必具有相关关系。也就是说，第一D/A转换电路11和第二D/A转换电路13可以将具有与数字输入信号相对应的尺寸的晶体管包括在其中。

这样，可以使得与高阶数字输入信号D5至D3相对应的晶体管51a至53a、51b至53b的尺寸比在传统示例中小。因此，可以抑制D/A转换器的面积由于数字输入信号的位数的增加而增大。

（2）在第一D/A转换电路11中，与数字输入信号D2、D1相对应的晶体管31a、31b、32a、32b的尺寸相对于与作为最低有效位的数字输入信号D0相对应的晶体管33a、33b的尺寸以2的幂（×4、×2）为比率来设置。类似地，在第二D/A转换电路13中，与数字输入信号D5、D4相对应的晶体管51a、51b、52a、52b的尺寸相对于与作为最低有效位的数字输入信号D3相对应的晶体管53a、53b的尺寸以2的幂（×4、×2）为比率来设置。

因此，即使使得在各D/A转换电路11、13中与最低有效数字输入信号D0、D3相对应的晶体管33a、33b、53a、53b的尺寸大于受制造技术限制的最小尺寸，整个D/A转换器10的面积也充分小于图26所示的6位D/A转换器。因此，D/A转换器10可以在不受制造技术限制的情况下形成。

将参照图6至图10描述第二实施例。

在所示出的实施例中，与上述实施例中相同的部件由相同的附图标记来表示，并且不对全部或部分部件进行描述。

如图6所示，D/A转换器10a包括第一D/A转换电路11、缓冲电路12a以及第二D/A转换电路13。

如图6所示，缓冲电路12a包括两个运算放大器100、110以及两个开关SW2a、SW2b。运算放大器100是第一放大器电路的示例，以及运算放大器110是第二放大器电路的示例。

第一运算放大器100的非反相输入端子耦接到第一D/A转换电路11的电阻器网络20中所包括的电阻器21与电阻器23之间的节点27（输出节点），并且模拟信号VA被提供至该节点。运算放大器100的输出端子和反相输入端子彼此耦接以用作电压跟随器。该运算放大器100输出电压与信号VA相等的模拟信号VB。运算放大器100的输出端子耦接到开关SW2a的第一端子，并且开关SW2a的第二端子耦接到第二D/A转换电路13的电阻器网络40中所包括的电阻器46。

第二运算放大器110的非反相输入端子耦接到第一D/A转换电路11的电阻器网络20中所包括的电阻器21与电阻器23之间的节点27（输出节点），并且模拟信号VA被提供至该节点。运算放大器110的输出端子和反相输入端子彼此耦接以用作电压跟随器。该运算放大器110输出电压与信号VA相等的模拟信号VB。运算放大器110的输出端子耦接到开关SW2b的第一端子，并且开关SW2b的第二端子耦接到第二D/A转换电路13的电阻器网络40中所包括的电阻器46。

如图7所示，第一运算放大器100包括晶体管101至104以及电流源105。晶体管101、102例如是N沟道MOS晶体管，以及晶体管103、104例如是P沟道MOS晶体管。模拟信号VA被施加到差动对的晶体管101的栅极端子。晶体管101的源极端子和晶体管102的源极端子彼此耦接，其连接点耦接到电流源105的第一端子，以及电流源105的第二端子耦接到处于低电位电压GND电平的接线106。晶体管101、102的漏极端子分别耦接到晶体管103、104的漏极端子，并且晶体管103、104的源极端子耦接到处于高电位电压VD电平的接线107。晶体管103的漏极端子耦接到晶体管103的栅极端子和晶体管104的栅极端子。差动对的晶体管102的栅极端子耦接到晶体管102的漏极端子。信号V1从晶体管102的用作输出节点的漏极端子输出。

如图8所示，第二运算放大器110包括晶体管111至114以及电流源115。晶体管111、112例如是P沟道MOS晶体管，以及晶体管113、114例如是N沟道MOS晶体管。模拟信号VA被施加到差动对的晶体管111的栅极端子。晶体管111的源极端子和晶体管112的源极端子彼此耦接，其连接点耦接到电流源115的第二端子，并且电流源115的第一端子耦接到处于高电位电压VD电平的接线116。晶体管111、112的漏极端子分别耦接到晶体管113、114的漏极端子，以及晶体管113、114的源极端子耦接到处于低电位电压GND电平的接线117。晶体管113的漏极端子耦接到晶体管113的栅极端子和晶体管114的栅极端子。差动对的晶体管112的栅极端子耦接到晶体管112的漏极端子。信号V2从晶体管112的用作输出节点的漏极端子输出。

如图9（a）所示，第一开关SW2a包括彼此并联耦接的P沟道MOS晶体管121和N沟道MOS晶体管122以及反相电路123。数字输入信号D2被提供到反相电路123。该数字输入信号D2被提供到N沟道MOS晶体管122的栅极端子。反相电路123输出通过对数字输入信号D2进行逻辑反相而获得的信号S1x。该信号S1x被提供到P沟道MOS晶体管121的栅极端子。

如图9（b）所示，第二开关SW2b包括彼此并联耦接的P沟道MOS晶体管124和N沟道MOS晶体管125以及反相电路126。数字输入信号D2被提供到反相电路126。该数字输入信号D2被提供到P沟道MOS晶体管124的栅极端子。反相电路126输出通过对数字输入信号D2进行逻辑反相而获得的信号S2x。该信号S2x被提供到N沟道MOS晶体管125的栅极端子。

第一开关SW2a和第二开关SW2b响应于数字输入信号D2互补地闭合和断开。例如，如果数字输入信号D2具有逻辑值“1”（高电平），则第一开关SW2a闭合而第二开关SW2b断开。此外，如果数字输入信号D2具有逻辑值“0”（低电平），则第一开关SW2a断开而第二开关SW2b闭合。

第一运算放大器100是在高电位电压VD侧的输入容许范围处于高电位电压VD与低电位电压GND之间的电压范围内的、用于高电压的运算放大器。第二运算放大器110是在低电位电压GND侧的输入容许范围处于高电位电压VD与低电位电压GND之间的电压范围内的、用于低电压的运算放大器。

图6所示的第一D/A转换电路11生成模拟信号VA，该模拟信号VA具有通过根据三位的数字输入信号D2至D0来对高电位电压VD与低电位电压GND之间的电位差进行分压而获得的电压。因此，当数字输入信号D2为“1”（高电平）时，第一D/A转换电路11生成具有在从高电位电压VD到中间电压（=(VD)/2）的范围内的电压值的模拟信号VA。因此，经由响应于高电平数字输入信号D2而闭合的开关SW2a，用于高电压的第一运算放大器100的输出信号V1作为模拟信号VB被提供到第二D/A转换电路13。

类似地，当数字输入信号D2为“0”（低电平）时，第一D/A转换电路11生成具有在从中间电压（=(VD)/2）到低电位电压GND的范围内的电压值的模拟信号VA。因此，经由响应于低电平数字输入信号D2而闭合的开关SW2b，用于低电压的第二运算放大器110的输出信号V2作为模拟信号VB被提供到第二D/A转换电路13。

图10中示出了响应于数字输入信号D5至D0对开关SW2a、SW2b的控制以及信号VA、VB和模拟信号VOUT的电压值。代码以十进制数的形式表示由数字输入信号D5至D0表示的二进制数。此外，信号VA、VB和模拟信号VOUT的电压值为在高电位电压VD=6.40V以及低电位电压GND=0V时的值。

如上所述，根据本实施例，除了上述实施例的效果，还获得以下效果。

（3）缓冲电路12a包括用于高电压的第一运算放大器100和用于低电压的第二运算放大器110。第一运算放大器100的输出端子经由第一开关SW2a耦接到第二D/A转换电路13。类似地，第二运算放大器110的输出端子经由第二开关SW2b耦接到第二D/A转换电路13。第一开关SW2a和第二开关SW2b根据数字输入信号D2互补地闭合和断开。

因此，连接路径通过第一开关SW2a和第二开关SW2b进行切换。这使得能够使用简单配置的运算放大器100、110并且可以减小缓冲电路12a的面积。

将参照图11至图14描述第三实施利。

在所示出的实施例中，与上述实施例中的部件相同的部件由相同的附图标记来表示，并且不进行描述。

如图11所示，D/A转换器10b包括第一D/A转换电路11、缓冲电路12b以及第二D/A转换电路13b。此外，D/A转换器10b包括图13所示的控制信号生成电路14b。

第二D/A转换电路13b包括耦接在电阻器46的第二端子（节点48）与处于低电位电压GND电平的接线15L之间的开关54。该开关54包括晶体管54b。晶体管54b例如是N沟道MOS晶体管。在第二D/A转换电路13b中，该晶体管54b被形成为具有与根据作为最低有效位的数字输入信号D3导通和关断的晶体管53b的尺寸相同的尺寸（×1）。

晶体管54b的漏极端子耦接到电阻器46的第二端子，并且源极端子耦接到接线15L。由图13所示的控制信号生成电路14b生成的控制信号DL被提供到晶体管54b的栅极端子。晶体管54b响应于控制信号DL来导通和关断。因此，晶体管54b根据控制信号DL来将电阻器46与接线15L连接和断开。

如图12所示，开关SW3a包括彼此并联耦接的P沟道MOS晶体管131和N沟道晶体管132。由图13所示的控制信号生成电路14b生成的控制信号SCa被提供到晶体管132的栅极端子。例如，开关SW3a包括未示出的反相电路，并且通过由该反相电路对控制信号SCa进行逻辑反相而获得的信号被提供到晶体管131的栅极端子。

类似地，开关SW3b包括彼此并联耦接的P沟道MOS晶体管133和N沟道晶体管134。由图13所示的控制信号生成电路14b生成的控制信号SCb被提供到晶体管134的栅极端子。开关SW3b包括未示出的反相电路，并且通过由该反相电路对控制信号SCb进行逻辑反相而获得的信号被提供到晶体管133的栅极端子。

如图13所示，控制信号生成电路14b输出电平与数字输入信号D2相等的控制信号SCa。控制信号生成电路14b包括或非（NOR）电路141至143。或非电路141输出具有与数字输入信号D1、D0的负或（OR）运算的结果相对应的电平的信号。或非电路142输出具有与数字输入信号D2和或非电路141的输出信号的负或运算的结果相对应的电平的控制信号SCb。或非电路143输出具有与数字输入信号D2、D1和D0的负或运算的结果相对应的电平的控制信号DL。

将描述该D/A转换器10b的功能。

如图11所示，包括在第二D/A转换电路13b中的电阻器46经由开关54耦接到处于低电位电压GND电平的接线15L。开关54（晶体管54b）响应于控制信号DL而闭合和断开。

如图14所示，当所有的数字输入信号D2至D0都处于低电平时，图13所示的控制信号生成电路14b（或非电路143）输出高电平控制信号DL，除此（D2=D1=D0=L）之外输出低电平控制信号DL。

图11所示的开关54（晶体管54b）响应于高电平控制信号DL而闭合，并且响应于低电平控制信号DL而断开。当开关54闭合时，包括在缓冲电路12b中的开关SW3a、SW3b响应于控制信号SCa、SCb而断开。因此，运算放大器100、110的输出端子与电阻器46断开连接。这样，包括在第二D/A转换电路13b中的电阻器网络40的节点48变为处于低电位电压GND电平。

如上所述，根据本实施例，除了以上各个实施例的效果之外，还获得以下效果。

（4）第二D/A转换电路13b包括耦接在电阻器网络40的节点48与处于低电位电压GND电平的接线15L之间的开关54。开关54包括尺寸与响应于数字输入信号D3而导通和关断的晶体管53b相同的晶体管54b。

控制信号生成电路14b基于与第一D/A转换电路11相对应的数字输入信号D2至D0，在所有数字输入信号D2至D0都处于低电平时输出高电平控制信号DL，而除此（D2=D1=D0=L）之外输出低电平控制信号DL。晶体管54b响应于高电平控制信号DL而导通。这样，可以可靠地将包括在第二D/A转换电路13b中的电阻器网络40的节点48设置为处于低电位电压GND电平。

将参照图15至16描述第四实施例。

在所示出的实施例中，与上述实施例中的部件相同的部件由相同的附图标记来表示，并且不对全部或部分部件进行描述。

例如，使用图15中所示的缓冲电路12c来替代图11中所示的缓冲电路12b。可以使用缓冲电路12c来替代图1中所示的缓冲电路12或图6中所示的缓冲电路12a。

该缓冲电路12c包括运算放大器100、110和开关SW3a、SW3b。

运算放大器100包括晶体管101至104和电流源105。晶体管104的漏极端子耦接到开关SW3a的第一端子（图15中的左侧端子），而开关SW3a的第二端子耦接到差动对的晶体管102的栅极端子以及第二D/A转换电路13b的节点48（参见图11）。

运算放大器110包括晶体管111至114和电流源115。晶体管114的漏极端子耦接到开关SW3b的第一端子（图15中的左侧端子），并且开关SW3b的第二端子耦接到差动对的晶体管112的栅极端子以及第二D/A转换电路13b的节点48（参见图11）。

晶体管102的栅极端子用作运算放大器100的反相输入端子。因此，第二D/A转换电路13b的节点48处的电压被反馈到该运算放大器100的反相输入端子。类似地，晶体管112的栅极端子用作运算放大器110的反相输入端子。因此，第二D/A转换电路13b的节点48处的电压被反馈到该运算放大器110的反相输入端子。

例如，如图11所示，电压跟随器电路的运算放大器100的输出端子耦接到反相输入端子。运算放大器100的输出端子经由开关SW3a耦接到第二D/A转换电路13b的节点48。开关SW3a具有导通电阻。因此，图11所示的缓冲电路12b的运算放大器100、110经由如图16的等效电路中所示的电阻器151、152（开关SW3a、SW3b的导通电阻部件）耦接到图11所示的第二D/A转换电路13b的节点48。来自第二D/A转换电路13b的电流流入这些电阻器151、152。作为结果，在电阻器151、152的两个端子之间产生电位差，因此，当从第二D/A转换电路13b来看时运算放大器100、110没有变为低阻抗。

与此相反，在应用了该实施例的缓冲电路12c的D/A转换器中，用作缓冲电路12c中所包括的运算放大器100、110的反相输入端子的晶体管102、112的栅极端子耦接到第二D/A转换电路13b的节点48（参见图11）。因此，反馈到各个晶体管102、112的栅极端子的电压不受开关SW3a、SW3b的电阻分量影响。这使得在从第二D/A转换电路13b来看时各运算放大器100、110变为低阻抗。

如上所述，根据本实施例，除了上述各个实施例的效果之外，还获得以下效果。

（5）用于高电压的运算放大器100的输出端子耦接到开关SW3a的第一端子，并且开关SW3a的第二端子耦接到第二D/A转换电路13b以及运算放大器100的反相输入端子。用于低电压的运算放大器110的输出端子耦接到开关SW3b的第一端子，并且开关SW3b的第二端子耦接到第二D/A转换电路13b以及运算放大器110的反相输入端子。因此，反馈到用作运算放大器100、110的反相输入端子的、晶体管102、112的栅极端子的电压不受开关SW3a、SW3b的电阻分量影响。这使得在从第二D/A转换电路13b来看时各运算放大器100、110变为低阻抗，并且可以生成与第二D/A转换电路13b的配置相对应的模拟信号VOUT。

将参照图17至图23描述第五实施例。

在所示出的实施例中，与上述实施例中的部件相同的部件由相同的附图标记来表示，并且不对全部或部分部件进行描述。

例如，使用图17所示的缓冲电路12d来替代图11所示的缓冲电路12b。可以使用缓冲电路12d来替代图1所示的缓冲电路12或图6所示的缓冲电路12a。包括该缓冲电路12d的D/A转换器包括图18中所示的控制信号生成电路14d。

如图17所示，缓冲电路12d包括运算放大器（放大器电路）160、170、参考电压生成电路180以及开关SWA至SWJ。

模拟信号VA被提供到开关SWI、SWJ的第一端子。开关SWI的第二端子耦接到运算放大器160，而开关SWJ的第二端子耦接到运算放大器170。

运算放大器160包括差动对的晶体管161、162。晶体管161、162例如是N沟道MOS晶体管。晶体管161的栅极端子耦接到开关SWI的第二端子。

晶体管161、162的漏极端子分别耦接到晶体管163、164。晶体管163、164例如是P沟道MOS晶体管。晶体管163的漏极端子耦接到晶体管161的漏极端子，并且晶体管164的漏极端子耦接到晶体管162的漏极端子。晶体管163、164的源极端子耦接到接线191H。此外，晶体管163的漏极端子耦接到晶体管163、164的栅极端子。

晶体管161、162的源极端子彼此耦接，并且其连接点耦接到晶体管165。晶体管165例如是N沟道MOS晶体管。晶体管165的漏极端子耦接到晶体管161、162的源极端子，并且其源极端子耦接到接线191L。晶体管165的栅极端子耦接到晶体管166。

晶体管166例如是N沟道MOS晶体管。晶体管166的源极端子耦接到接线191L。晶体管166的漏极端子耦接到晶体管165、166的栅极端子。此外，晶体管166的漏极端子耦接到电流源167的第二端子，并且电流源167的第一端子耦接到接线191H。

在晶体管162的漏极端子与晶体管164的漏极端子之间的输出节点168耦接到开关SWA的第一端子，并且开关SWA的第二端子耦接到第二D/A转换电路13b的节点48（参见图11）。开关SWE的第一端子耦接到开关SWA的第一端子，并且其第二端子耦接到差动对的晶体管162的栅极端子以及开关SWC的第一端子。开关SWC的第二端子耦接到开关SWA的第二端子。

运算放大器170包括差动对的晶体管171、172。晶体管171、172例如是P沟道MOS晶体管。晶体管171的栅极端子耦接到开关SWJ的第二端子。

晶体管171、172的漏极端子分别耦接到晶体管173、174。晶体管173、174例如是N沟道MOS晶体管。晶体管173的漏极端子耦接到晶体管171的漏极端子，并且晶体管174的漏极端子耦接到晶体管172的漏极端子。晶体管173、174的源极端子耦接到接线191L。此外，晶体管173的漏极端子耦接到晶体管173、174的栅极端子。

晶体管171、172的源极端子彼此耦接，并且其连接点耦接到晶体管175。晶体管175例如是P沟道MOS晶体管。晶体管175的漏极端子耦接到晶体管171、172的源极端子，并且其源极端子耦接到接线191H。晶体管175的栅极端子耦接到晶体管176。

晶体管176例如是P沟道MOS晶体管。晶体管176的源极端子耦接到接线191H。晶体管176的漏极端子耦接到晶体管175、176的栅极端子。此外，晶体管176的漏极端子耦接到电流源177的第一端子，并且电流源177的第二端子耦接到接线191L。

在晶体管172的漏极端子与晶体管174的漏极端子之间的输出节点178耦接到开关SWB的第一端子，并且开关SWB的第二端子耦接到第二D/A转换电路13b的节点48（参见图11）。开关SWF的第一端子耦接到开关SWB的第一端子，并且其第二端子耦接到差动对的晶体管172的栅极端子以及开关SWD的第一端子。开关SWD的第二端子耦接到开关SWB的第二端子。

参考电压生成电路180包括串联耦接在处于高电位电压VD电平的接线191H与处于低电位电压GND电平的接线191L之间的两个电阻器181、182。这两个电阻器181、182被设置为具有相同的电阻值。因此，参考电压生成电路180在两个电阻器181、182之间的节点183处生成参考电压VR，该参考电压VR的值是通过根据电阻器181、182的电阻值对高电位电压VD与低电位电压GND之间的电位差而获得的。节点183耦接到开关SWG、SWH的第一端子。开关SWG的第二端子耦接到运算放大器160的晶体管161的栅极端子。开关SWH的第二端子耦接到运算放大器170的晶体管171的栅极端子。开关SWI、SWJ是第一切换电路的示例，而开关SWG、SWH是第二切换电路的示例。

由图18所示的控制信号生成电路14d生成的控制信号被提供到各个开关SWA至SWJ。各个开关SWA至SWJ例如类似于图9（a）所示的开关SW2a，并且响应于高电平控制信号而闭合以及响应于低电平控制信号而断开。

控制信号生成电路14d包括或非电路141至143以及反相电路144、145。反相电路144输出具有通过对数字输入信号D2（控制信号SCa）进行逻辑反相而获得的电平的控制信号SCax。反相电路145输出具有通过对从或非电路142输出的控制信号SCb进行逻辑反相而获得的电平的控制信号SCbx。图19中示出了响应于数字输入信号D2至D0的各个控制信号SCa、SCax、SCb和SCbx的逻辑电平。

控制信号SCa被提供到图17所示的开关SWA、SWC以及SWI。控制信号SCax被提供到图17所示的开关SWE、SWG。控制信号SCb被提供到图17所示的开关SWB、SWD以及SWJ。控制信号SCbx被提供到图17所示的开关SWF、SWH。

图20中示出了响应于数字输入信号D2至D0的各个开关SWA至SWJ的状态。

将基于数字输入信号D2至D0的逻辑值来描述缓冲电路12d的操作。

情况[1]：数字输入信号D2至D0为[000]。

此时，如图20所示，开关SWA、SWB、SWC、SWD、SWI和SWJ断开，而开关SWE、SWF、SWG和SWH闭合。

因此，如图17所示，通过将开关SWA、SWC断开来将用于高电压的运算放大器160的输出端子（晶体管164的漏极端子）和反相输入端子（晶体管162的栅极端子）与图11所示的节点48断开连接。类似地，通过将开关SWB、SWD断开来使用于低电压的运算放大器170的输出端子（晶体管174的漏极端子）和反相输入端子（晶体管172的栅极端子）与图11所示的节点48断开连接。于是，图11所示的开关54（晶体管54b）由于由图18的控制信号生成电路14b生成的高电平控制信号DL而闭合。这样，第二D/A转换电路13b将低电位电压GND电平设置为偏移电压，并输出模拟信号VOUT，该模拟信号VOUT具有通过根据数字输入信号D5至D3来对高电位电压VD与低电位电压GND之间的电位差进行分压而获得的电压值。

参考电压VR经由闭合的开关SWG被提供到图17所示的用于高电压的运算放大器160的非反相输入端子（晶体管161的栅极端子）。此外，运算放大器160的输出端子（晶体管164的漏极端子）和反相输入端子（晶体管162的栅极端子）通过闭合的开关SWE彼此耦接。因此，运算放大器160进行操作以使得晶体管162的栅极端子电压V3H等于参考电压VR。

类似地，参考电压VR经由闭合的开关SWH被提供到用于低电压的运算放大器170的非反相输入端子（晶体管171的栅极端子）。此外，运算放大器170的输出端子（晶体管174的漏极端子）和反相输入端子（晶体管172的栅极端子）通过闭合的开关SWF彼此耦接。因此，运算放大器170进行操作以使得晶体管172的栅极端子电压V3L等于参考电压VR。

情况[2]：数字输入信号D2至D0为[001]至[011]。

此时，如图20所示，开关SWA、SWC和SWI断开，而开关SWE、SWG闭合。相应地，如图17所示，参考电压VR经由闭合的开关SWG被提供到用于高电压的运算放大器160的非反相输入端子（晶体管161的栅极端子）。此外，通过将开关SWA、SWC断开来使运算放大器160的输出端子（晶体管164的漏极端子）和反相输入端子（晶体管162的栅极端子）与图11中所示的节点48断开连接。于是，运算放大器160的输出端子和反相输入端子通过闭合的开关SWE彼此耦接。这样，运算放大器160进行操作以使得反相输入端子（晶体管162的栅极端子）处的电压等于参考电压VR。

此外，如图20所示，开关SWB、SWD和SWJ闭合，而开关SWF、SWH断开。因此，如图17所示，模拟信号VA被提供到用于低电压的运算放大器170的非反相输入端子（晶体管171的栅极端子）。此外，运算放大器170的输出端子（晶体管174的漏极端子）和反相输入端子（晶体管172的栅极端子）耦接到如图11所示的节点48。这样，用于低电压的运算放大器170输出电压值与模拟信号VA相等的模拟信号VB。

情况[3]：数字输入信号D2至D0为[100]至[111]。

此时，如图20所示，开关SWA、SWC和SWI闭合，而开关SWE、SWG断开。此外，开关SWB、SWD和SWJ断开，而开关SWF、SWH闭合。例如，与情况[2]相比，在情况[3]中，各个开关SWA至SWJ互补地闭合和断开。因此，在情况[3]中，用于高电压的运算放大器160输出电压值与模拟信号VA相等的模拟信号VB。另一方面，用于低电压的运算放大器170进行操作以使得反相输入端子（晶体管172的栅极端子）处的电压等于参考电压VR。

图21中示出了响应于数字输入信号D2至D0的控制信号DL的逻辑值以及缓冲电路12d中的电压值。在图21中，“用于高”表示用于高电压的运算放大器160，而“用于低”表示用于低电压的运算放大器170。此外，“输入栅极”表示运算放大器160、170中在输入侧的晶体管161、171的栅极端子，“输出漏极”表示在输出侧的晶体管164、174的漏极端子，“输出栅极”表示在输出侧的晶体管162、172的栅极端子。图21所示的电压值为在高电位电压VD=6.40V以及低电位电压GND=0V时的值。

由于参考电压VR为3.20V并且模拟信号VA同样为3.20V，所以根据参考电压VR设置的端子电压被表示为“VR”以将二者进行区分。此外，依赖于数字输入信号D5至D3（参见图11）的端子电压被表示为“Fv”。

如上所述，当较低三位的数字输入信号D2至D0为[001]至[011]时，参考电压VR被提供到运算放大器160的晶体管161，而当较低三位的数字输入信号D2至D0为[100]至[111]时，参考电压VR被提供到运算放大器170的晶体管171。这些使得能够提高缓冲电路12d的操作速度，因此也提高了包括缓冲电路12d的D/A转换器的操作速度。

图22是作为比较示例的缓冲电路12e的电路图。该缓冲电路12e包括运算放大器200、210以及开关221、222。第一运算放大器200包括耦接在处于高电位电压VD电平的接线231H与处于低电位电压GND电平的接线231L之间的晶体管201至206以及电流源207，并且这些以与图17所示的运算放大器160的晶体管161至166和电流源167类似的方式进行耦接。此外，运算放大器210包括耦接在处于高电位电压VD电平的接线231H与处于低电位电压GND电平的接线231L之间的晶体管211至216以及电流源217，并且这些以与图17所示的运算放大器170的晶体管171至176和电流源177类似的方式进行耦接。开关221、222例如类似于图9（a）所示的开关SW2a。

图22所示的缓冲电路12e类似于图15所示的缓冲电路12c。因此，如同缓冲电路12c一样，可以形成包括缓冲电路12e的D/A转换器。

在运算放大器200中，用于允许偏置电流IN1流向差动对的晶体管201、202的晶体管205的源极端子耦接到处于低电位电压GND电平的接线231L，并且晶体管205的漏极端子耦接到两个晶体管201、202的源极端子。模拟信号VA被提供到晶体管201的栅极端子，并且模拟信号VB被反馈到晶体管202的栅极端子。

当偏置电流IN1被提供到差动对的晶体管201、202时，晶体管201的源极端子电压根据模拟信号VA的电压而变化。由于晶体管201的源极端子耦接到晶体管205的漏极端子，因此晶体管205的漏极端子电压根据模拟信号VA的电压值而变化。

当模拟信号VA的电压值接近低电位电压GND的电压电平时，晶体管201的源极端子电压（即，晶体管205的漏极端子电压）根据模拟信号VA而减小。当晶体管205的源极端子与漏极端子之间的电压变得小于根据晶体管205的电气特性（阈值电压等）而设置的电压时，流入晶体管205的电流IN1的量降低减小。

因此，流入晶体管205的偏置电流IN1随着如图23中由实线示出的模拟信号VA的电压的降低而减小，因此运算放大器200停止。类似地，流入晶体管215的偏置电流IP1随着如图23中由虚线示出的模拟信号VA的电压的升高而减小，因此运算放大器210停止。图23中表示电压-电流特性的波形示意性地表现电流量的变化。

例如，当通过改变数字输入信号D2至D0来提供高模拟信号VA时，流入晶体管205的偏置电流IN1根据模拟信号VA的变化而增大，并且由于低模拟信号VA停止的运算放大器200恢复其功能。因此，通过改变数字输入信号D2至D0，运算放大器200恢复其功能，并且直到输出等于模拟信号VA的模拟信号VB为止的时间限制D/A转换器的操作速度。也就是说，该时间成为妨碍D/A转换器的操作速度提高的因素。

与此相反，图17所示的缓冲电路12d通过参考电压生成电路180生成为高电位电压VD的一半的参考电压VR，并且该参考电压VR和模拟信号VA根据数字输入信号D2至D0而被互补地提供到用于高电压的运算放大器160和用于低电压的运算放大器170。例如，当参考电压VR被提供到用于高电压的运算放大器160时，运算放大器160的晶体管165允许偏置电流IN1流向晶体管161、162的差动对而不受模拟信号VA限制。类似地，当参考电压VR被提供到用于低电压的运算放大器170时，晶体管175允许偏置电流IP1流向晶体管171、172的差动对而不受模拟信号VA限制。

这样，当响应于数字输入信号D2至D0而将模拟信号VA提供到例如用于高电压的运算放大器160时，直到输出电压值与模拟信号VA相等的模拟信号VB为止所需的时间短于图22所示的运算放大器200所需的时间。因此，输出来自图11所示的第二D/A转换电路13b的、具有与数字输入信号D5至D0相对应的电压的模拟信号VOUT所需的时间变短，并且可以提高D/A转换器的操作速度。

如上所述，根据本实施例，除了以上各个实施例的效果之外，还获得以下效果。

（6）包括参考电压生成电路180，以生成具有高电位电压VD与低电位电压GND之间的电压值的参考电压VR。控制开关SWG至SWJ，以互补地将参考电压VR和从第一D/A转换电路11输出的模拟信号VA提供到用于高电压的运算放大器160和用于低电压的运算放大器170。这样，利用参考电压VR来稳定地操作未被提供模拟信号VA的运算放大器。作为其结果，各个运算放大器160、170以可操作状态进行等待，因此，直到响应于数字输入信号D2至D0的变化而将电压值与模拟信号VA相等的模拟信号VB提供到第二D/A转换电路13b为止的时间变得较短，并且可以提高D/A转换器的操作速度。

可以对前述实施例进行如下修改。

尽管第一D/A转换电路11和第二D/A转换电路13、13b是3位R-2R梯型电阻器型D/A转换电路，但是可以适当地改变各个D/A转换电路11、13和13b的位数。此外，第一D/A转换电路11的位数和第二D/A转换电路13、13b的位数可以例如是互不相同的值，诸如较低三位和较高五位或较低四位和较高三位。

尽管各个D/A转换器10、10a、10b包括两个R-2R梯型电阻器型D/A转换电路（第一D/A转换电路11和第二D/A转换电路13、13b），但是它们可以包括三个以上R-2R梯型电阻器型D/A转换电路。

尽管第一D/A转换电路11的电阻器21、22的电阻值和第二D/A转换电路13的电阻器41、42的电阻值分别为“R”，但是它们可以是互不相同的值。类似地，电阻器23至26的电阻值和电阻器43至46的电阻值可以是互不相同的值。

尽管在第二实施例中开关SW2a、SW2b具有CMOS结构，但是耦合到用于高电压的运算放大器100的开关SW2a可以是P沟道MOS晶体管，并且耦合到用于低电压的运算放大器110的开关SW2b可以是N沟道MOS晶体管。

在第五实施例中，提供到第一运算放大器160的电压（差动对的栅极电压）和提供到第二运算放大器170的电压（差动对的栅极电压）可以被设置为具有互不相同的电压值。

尽管在上述各个实施例中高电位电压VD为6.4V以及低电位电压GND为0V，但是可以适当地改变各个电压值。

本文所列举的所有示例和条件语言旨在教示性目的，以帮助阅读者理解本发明的原理以及本发明人为了促进现有技术所贡献的构思，而不应解释为限制于这样的具体举出的示例和条件，也不应解释为本说明书中的这样的示例的组织与表明本发明的优势和劣势相关。尽管已对本发明的实施例进行了详细描述，但是应当理解的是，在不背离本发明的精神和范围的情况下，可以对本发明进行各种改变、替换以及变换。

Claims (8)

1.一种数模D/A转换器，其生成与数字输入信号相对应的模拟信号，所述D/A转换器包括：

多个D/A转换电路；以及

以负反馈方式耦接在所述多个D/A转换电路之间的放大器电路；

其中：

所述多个D/A转换电路包括：第一级D/A转换电路，被配置成接收包括所述数字输入信号的最低有效位的多位数字输入信号；以及其他D/A转换电路，被配置成接收比其前一级D/A转换电路接收到的数字输入信号的位更高阶的位，并且

每个D/A转换电路均包括：

与所述D/A转换电路接收到的数字输入信号相对应的R-2R梯型电阻器网络，

多个第一晶体管，耦接在所述电阻器网络与处于第一电压电平的第一接线之间，所述多个第一晶体管的尺寸以2的幂为比率来进行设置，以及

多个第二晶体管，耦接在相应的电阻器网络与处于第二电压电平的第二接线之间，并且根据所述数字输入信号来与所述多个第一晶体管互补地分别导通和关断，所述多个第二晶体管的尺寸以2的幂为比率来进行设置。

2.根据权利要求1所述的D/A转换器，其中：

每个R-2R梯型电阻器网络均包括：

多个第一电阻器，串联耦接在第一节点与输出节点之间，

多个第二电阻器，被设置为具有为所述第一电阻器的电阻值两倍的电阻值，具有耦接到所述第一电阻器的第一端子，并且与输入数字信号的位数相对应，以及

第三电阻器，被设置为具有与所述第二电阻器的电阻值相等的电阻值，并且具有耦接到所述第一节点的第一端子；

所述第二电压被提供到所述第一级D/A转换电路的所述第三电阻器的第二端子；并且

所述放大器电路的输出信号被提供到所述其他D/A转换电路的所述第三电阻器的第二端子。

3.根据权利要求1所述的D/A转换器，其中：

所述放大器电路包括：

用于高电压的第一放大器电路，被提供了从所述前一级D/A转换电路输出的模拟信号，并且以负反馈方式耦接，

用于低电压的第二放大器电路，被提供了从所述前一级D/A转换电路输出的模拟信号，并且以负反馈方式耦接，

第一开关，耦接在所述第一放大器电路的输出端子与下一级D/A转换电路之间，以及

第二开关，耦接在所述第二放大器电路的输出端子与所述下一级D/A转换电路之间；并且

所述第一开关和所述第二开关根据与所述前一级D/A转换电路相对应的数字输入信号的最高有效位来互补地闭合和断开。

4.根据权利要求2所述的D/A转换器，其中：

所述放大器电路包括：

用于高电压的第一放大器电路，被提供了从所述前一级D/A转换电路输出的模拟信号，并且以负反馈方式耦接，

用于低电压的第二放大器电路，被提供了从所述前一级D/A转换电路输出的模拟信号，并且以负反馈方式耦接，

第一开关，耦接在所述第一放大器电路的输出端子与下一级D/A转换电路之间，以及

第二开关，耦接在所述第二放大器电路的输出端子与所述下一级D/A转换电路之间；

所述多个D/A转换电路包括耦接在所述第一节点与所述第二接线之间的第三晶体管，所述第三晶体管的尺寸与响应于相应的数字输入信号的最低有效位的第二晶体管的尺寸；

所述第一级D/A转换电路的所述第三晶体管的栅极端子耦接到所述第一接线；

包括有控制信号生成电路，所述控制信号生成电路根据与所述前一级D/A转换电路相对应的数字输入信号来生成要被提供到所述下一级D/A转换电路中所包括的第三晶体管的栅极端子的控制信号，并生成用于控制所述第一开关和所述第二开关的控制信号；并且

所述第一开关和所述第二开关根据与所述前一级D/A转换电路相对应的数字输入信号的最高有效位来互补地闭合和断开。

5.根据权利要求3所述的D/A转换器，其中所述放大器电路包括：

第一切换电路，根据与所述前一级D/A转换电路相对应的数字输入信号，将从所述前一级D/A转换电路输出的模拟信号提供到所述第一放大器电路和所述第二放大器电路中的任一个；

参考电压生成电路，生成具有在所述第一电压与所述第二电压之间的电压值的参考电压；

第二切换电路，将所述参考电压与所述模拟信号互补地提供到所述第一放大器电路和所述第二放大器电路；以及

控制信号生成电路，基于与所述前一级D/A转换电路相对应的数字输入信号来生成用于控制所述第一切换电路和所述第二切换电路的控制信号。

6.根据权利要求1所述的D/A转换器，其中：

每个D/A转换电路的所述第一晶体管具有不同的尺寸，

每个D/A转换电路的所述多个第二晶体管具有不同的尺寸，

所述第一级D/A转换电路的所述第一晶体管分别具有与所述其他D/A转换电路的所述第一晶体管的尺寸相同的尺寸；以及

所述第一级D/A转换电路的所述第二晶体管分别具有与所述其他D/A转换电路的所述第二晶体管的尺寸相同的尺寸。

7.一种数模D/A转换器电路，其生成与数字输入信号相对应的模拟信号，所述D/A转换器包括：

R-2R梯型电阻器型第一D/A转换电路，输出第一模拟信号，所述第一模拟信号具有通过根据包括所述数字输入信号的最低有效位的多位第一数字输入信号来对第一电压与第二电压之间的电位差进行分压而获得的电压值；

放大器电路，向其输入所述第一模拟信号并负反馈输出电压；以及

R-2R梯型电阻器型第二D/A转换电路，将所述放大器电路的输出电压设置为偏移电压，并且基于所述偏移电压和如下电压，输出第二模拟信号，该电压是通过根据具有比所述第一数字输入信号的位更高阶的位的多位第二数字输入信号来对所述第一电压与所述第二电压之间的电位差进行分压而获得的。

8.一种数模D/A转换器电路，其生成与数字输入信号相对应的模拟信号，所述D/A转换器包括：

第一D/A转换电路，包括R-2R梯型第一电阻器网络以及多个第一晶体管，其中所述R-2R梯型第一电阻器网络与包括所述数字输入信号的最低有效位的多位第一数字输入信号相对应，所述多个第一晶体管响应于所述第一数字输入信号而导通和关断并将第一电压或第二电压提供到所述第一电阻器网络，并且所述第一D/A转换电路输出第一模拟信号，所述第一模拟信号具有通过根据所述第一数字输入信号来对所述第一电压与所述第二电压之间的电位差进行分压而获得的电压值；

放大器电路，向其输入所述第一模拟信号并负反馈输出电压；以及

第二D/A转换电路，包括R-2R梯型第二电阻器网络以及多个第二晶体管，其中所述R-2R梯型第二电阻器网络被提供了所述放大器电路的输出电压并且对应于具有比所述第一数字输入信号的位更高阶的位的多位第二数字输入信号，所述多个第二晶体管响应于所述第二数字输入信号而导通和关断并将所述第一电压或所述第二电压提供到所述第二电阻器网络，并且所述第二D/A转换电路输出第二模拟信号，所述第二模拟信号具有与通过根据所述第二数字输入信号来对所述第一电压与所述第二电压之间的电位差进行分压而获得的电压和对应于所述输出电压的偏移电压相对应的电压值。

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