CN1341293A - 高精度数字/模拟变换电路 - Google Patents

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Abstract

一种数字/模拟变换电路,它配置有上位DA变换电路部(100)、下位DA变换电路部(200)、取样保持部(250)、输出部(300)。上位DA变换电路部(100),是将13比特的输入码中的上位5比特进行DA变换过的第一电压Va和第一电压Vb,通过各自具有相同特性的两个缓冲器(10a,10b),输出到第一、第二输出节点(11、12);下位DA变换电路部(200),是把这两个输出节点的电压,当作R－2R梯形电路(201)的基准电压,对输入码的下位8比特,进行DA变换后,输出到第三输出节点(13)上;取样保持部(250),是与该输入码的值相对应,选择性地取样保持所述13比特的输入码的DA变换输出,即所述第三输出节点(13)的电压;输出部(300),是将被取样保持的DA变换输出电压,以任意电压(Vc)为中心,进行放大。因此,即使变换比特数多的情况下,也能够在小面积芯片上实现可高精度输出希望的模拟电压的DA变换电路。

Description

高精度数字/模拟变换电路
技术领域
本发明涉及在半导体集成电路中所形成的数字/模拟(D/A)变换电路，特别是涉及具有电阻弦线形的DA变换电路部和R-2R梯电阻形的DA变换电路部的复合型DA变换电路。
背景技术
以公开的已有变换电路作为已有技术的文献有：日本国的特开昭62-227224号(公开日期：1987.10.6)、特开平5-206858号(公开日：1993.8.13)、特开平8-46515号(公开日期：1996.2.16)、特开平9-64744号(公开日：1997.3.7)等各公报和美国的专利第4,338,591号(发行日：1982.7.6)、特许第4,491,825号(发行日：1985.8.1)等专利文献。
在一般情况下，为了将数字输入码变换为模拟量，而使用DA变换电路。在集成化了的DA变换电路中，主要有电阻弦线形和R-2R梯电阻形。电阻弦线形DA变换电路，在单调性方面有优越性，但是，当数字输入码比特数n大的时候，从图形面积及其变换精度的角度看，使用上有困难。另一方面，R-2R梯电阻形DA变换电路，当数字输入码比特数n大的时候，从单调性和图形面积的角度看，使用上有困难。
例如，当应用在检查其他半导体器件的测试器中时，不仅要求DA变换电路有高的变换精度，而且随着多个变换电路内藏化，要求一个DA变换电路所需的图形面积最小，特别最近迫切要求变换比特数多的多比特数结构的DA变换。作为变换比特数小的DA变换电路无论哪一种方式都是有效的，但是，当组成变换比特数大的DA变换电路时，则出现难以实现高精度变换和图形面积增大的问题。
如上所述，以往的电阻弦线形或R-2R梯电阻形变换电路，在变换比特数多的情况下，存在难以使用的问题，这已成为研究的课题。
发明内容
本发明的目的在于提供一种DA变换电路，这种变换电路即使在变换比特数多的情形下，也能高精度输出，而且用小的图形面积实现集成化。
为实现这个目的，本发明的DA变换电路由下面几部分组成：上位DA变换电路部、下位DA变换电路部、取样保持部和输出部；上位DA变换电路部是指在n比特数的数字输入码中，输入上一位的一部i(i＜n)比特数信号，通过第一缓冲器，把它进行DA变换后的第一电压输出到第一输出节点上，同时，利用第二个缓冲器，把DA变换后的第二电压输出到第二输出节点上；下位DA变换电路，是指把这种上位DA变换电路部的第一输出节点电压和第二输出节点电压，作为R-2R梯电阻形变换电路的基准电压的同时，把前面提到的n比特数的数字输入码中剩余的下位j(j＜n，j＝n-i)比特数输入到经过DA变换过的第三输入节点中；取样保持部，是把作为所述的n比特数的数字输入码的DA变换输出，即第三输出节点的电压，依据该数字输入码的值，选择性的进行取样保持；输出部，是将被取样保持的DA变换输出电压、以任意电压为中心，进行放大。
附图说明下面简要说明附图。
图1是表示有关本发明的实施方式的复合型D/A变换电路的基本结构方块图。
图2是表示图1的D/A变换电路的控制部的电路结构图。
图3是表示图2的控制部的主要部工作波形图。
图4是表示为避免同时接通图1中的上位DA变换电路部中不相邻接的多个MOS开关的防止同时接通电路结构图。
图5具体描述了图1中的上位DA变换电路部的电路结构图。
图6是表示为控制图1中的上位DA变换电路部中各个MOS开关的基板电压的电路结构图。
图7是表示图1中的上位DA变换电路部中主要部工作波形的图。
图8是图1中的下位DA变换电路部中的电路结构图。
图9是表示为控制图1中的下位DA变换电路部中各个MOS开关的基板电压的电路结构图。
图10是表示图1中的下位DA变换电路部中主要部工作波形的图。
图11是表示图1中的取样保持部的电路结构图。
图12是表示取样保持信号做成部的电路结构图。
图13是表示图12所示的取样保持信号做成部的主要部工作波形的图。
图14是表示图1中的输出部的电路结构图。
图15是表示图14中的输出部主要部工作波形的图。
图16是表示把清除信号输入到图14的输出部时的输出波形图。
图17A和图17B是为了说明图1中的上位DA变换电路部的弦线电阻配置的图。
图18是将图1中的弦线电阻的两端做成梯电阻的电阻弦线部的电路结构图。
图19是表示图1中的下位DA变换电路部的R-2R梯电阻部配置的图。
图20是表示具备多个如图1所示的复合型DA变换电路的DA变换装置的基本结构方块图。
图21是表示图20中的初期设定部的电路结构图。
图22是表示图20中的复合型DA变换电路的输出部的电路结构图。
图23是表示图20～图22中的主要部工作波形的图。
具体实施方式
下面将参照附图详细说明本发明的实施方式。
图1是表示有关本发明的实施方式的复合型DA变换电路的基本结构方块图。图1所示的DA变换电路是将n比特(本例n＝13)的数字输入码进行DA变换，生成输出电压VOUT，该DA变换电路由上位DA变换电路部100、下位DA变换电路部200、取样保持部250和输出部300组成。
上位DA变换电路部100，是在数字输入码中输入上位i(1≤i＜n，本例i＝5)比特，将其进行DA变换，再将第一DA变换电压输出到第一输出节点11，同时将第二DA变换电压输出到第二输出节点12。该上位DA变换电路部100是由电阻弦线部101、选择电路部102和缓冲部103所构成。电阻弦线部101是在各个外加的第一基准电压VRT和第二基准电压VRB之间，串联连接等电阻值的2i个电阻元件R0-R31，这些电阻元件将等分第一基准电压VRT和第二基准电压VRB的电压差。选择电路部102是包含(2i+1)个MOS开关SW0～SW32，用来分别选择该电阻弦线部101连接节点中的各个相邻的连接节点电压Va、Vb。缓冲部103拥有两个缓冲器10a，10b，它们把选择电路部102所选择的连接节点电压Va、Vb作为各自的输入，然后，分别输出给第一和第二输出节点11，12。因此输出到第一和第二输出节点11，12上的电压就成为了电阻弦线部101的任意的弦线电阻的两端电压，从而获得最小的分割电压差(图1中的(VRT-VRB)/25)。
下位DA变换电路部200，是由R-2R梯形电阻部201、MOS开关部202及下位基准电压转换部203构成。R-2R梯形电阻部201，是把来自上位DA变换电路部100的被输出到第一输出节点11和第二输出节点12的电压作为基准(以下为下位基准电压)，与数字输入码n比特中剩余的j(j＝n-i，本例j＝8)比特相对应地进行DA变换。MOS开关部202，与下位j比特输入数字值相对应，把下位基准电压送出到R-2R梯形电阻部201上。下位基准电压转换部203，是把下位基准电压中一方作为低电位侧的基准电压、把另一方作为高电位侧的基准电压。由如此结构的下位DA变换电路部200的输出端13上，与下位基准电压相对应，可以得到下位j比特的DA变换输出电压，其输出电压值是把外加在上位DA变换电路部100上的第一基准电压VRT和第二基准电压VRB之间的电压差为基准，是n(本例n＝13)比特数字输入码的被DA变换了的值。
输出到下位DA变换电路部200的输出端13上的DA变换输出电压，是通过采用所规定的数字输入码而进行选择工作的取样保持部250，与构成输出部300的运算放大器15的输入端14相连接。来自输出部300的输出电压VOUT被输出到n比特DA变换输出端16上。R1c及R2c是反馈电阻、Vc是任意的中心电压。
图2是控制部的电路构成图。是由译码部401、开关控制信号输出部402、奇偶数检测部403和下位输入比特反相处理部404构成。译码部401，是在上位DA变换电路部100的选择电路102中，把n比特的数字输入码中的上位i比特译码成2i组，制成能使组成选择电路102的MOS开关(SW0～SW32)通断的译码信号。开关控制信号输出部402，是根据用译码部401的译码结果，输出使MOS开关(SW0～SW32)中2个相邻的MOS开关开通的开关控制信号(S0～S32)。奇偶数检测控制部403，是通过上位i比特数字输入码，检测被电阻弦线部101分割的电压区间是奇数还是偶数。下位输入比特反相部404，是利用奇偶数检测控制部403得到的奇偶数检测信号(OECHA)与数字输入码的下位j比特相对应，进行反相处理，并送到下位DA变换转换部200中。
开关控制信号输出部402和奇偶数检测部403的输出，很容易由译码部401的输出得到，通过将数字输入码的上位i比特的二进位值输入到32个5项输入的NAND门中，可以由这个输出求出译码部401的输出。另外，由于输出到第一及第二输出节点11和12上的电压之高低，能用经过电阻弦线部101分割的电压区间的奇数项或偶数项所替换，所以要用下位输入反相处理部404，反相处理到数字输入码的下位j比特上。来自被电阻弦线部101分割的电压区间的低电位侧(第一或第二基准电压)为奇数项，在2个相邻的MOS开关被选择的情况下，与输出第二输出节点12上的电压值相比，输出到第一输出节点上的电压值呈现高电位，反之，如果是偶数项时，则为低电位。这是因为下位DA变换电路部200的基准电压的高电位侧和低电位侧都由数字输入码所替换的结果。
图3示出了图2的控制部的主要部工作波形。图3是n比特(本例n＝13)的数字输入码的上位i比特(本例i＝5)用10进制标记，从0变化到31(＝25-1)时各部的定时图。随着上位i比特的变化，开关控制信号输出部402的各输出(S0～S32)如图3所示出的那样，则将每半个周期重叠出现。奇偶数检测(OECHA)信号转换并输出上位i比特被增量时的输出水平(Hi/LO)。另外，下位j比特(本例中j＝8)的例子，如图3所示(下位MSB)D7被转换到奇偶数检测(OECHA)信号的“LO”期间(根据电路“Hi”期间)、被送向下位DA变换输出部200。图3中的信号CHAVB是将D12(MSB)仅通过2个缓冲器的输出信号。
图4是防止同时接通电路405的构成图。该电路可避免从开关控制信号输出部402，向MOS开关(SW0～SW32)所发送的输出信号，使不相邻的多个MOS开关(SW0～SW32)同时接通的现象发生。防止同时接通电路405是由p型沟道MOS晶体管413和延迟部410所构成。P型沟道MOS晶体管413是直接输入将来自开关控制信号输出部402的输出信号(例如S0)。延迟部410配置有n型沟道MOS晶体管414，n型沟道MOS晶体管414是通过反相器411、反相器412进行输入，使其漏极与p型沟道MOS晶体管413的漏极相连接。如此构成的防止同时接通电路405，对输入信号(S0～S32)而言，p型沟道MOS晶体管413要比n型沟道MOS晶体管414早接通，所以当其输出信号(NS0～NS32)一旦都成为“Hi”时，其后只有相邻被选择的输出信号向有源“Lo”迁移，从而可以避免不相邻的多个MOS开关同时被接通。
图5是具体描述上位DA变换电路部中的组成选择电路部102的MOS开关(SW0～SW32)的电路结构图。图5中与电阻弦线部101的VRB端附近的弦线电阻连接节点相连接的MOS开关SW0、SW1、SW2，只由各自的n型沟道MOS晶体管构成，而与电阻弦线部101的VRT端附近的弦线电阻连接节点连接的MOS开关SW30、SW31、SW32只由各自的p型沟道MOS晶体管构成。其它MOS开关SW3～SW29为CMOS结构。也就是说，与电阻弦线部101的两端附近的弦线电阻连接节点相连接的MOS开关，只用各自n型沟道、p型沟道晶体管构成。也可以使用与其它连接节点一样的CMOS开关。但是MOS开关(SW0～SW32)的n型沟道MOS晶体管、p型沟道MOS晶体管都要求尺寸均一。图5所示的上位DA变换电路100的缓冲部103具备有相同特性的2个缓冲器10a、10b。那些输出端被连接到第一输出节点11的第一缓冲器10a、和输出端被连接到第二输出节点12的第二缓冲器10b的各输入端，通过MOS开关(SW0～SW32)，与电阻弦线部101的各个节点相连。由于使用了第一缓冲器10a，第二缓冲器10b使得电阻弦线部101的各节点被固定，所以当按SW0～SW32顺序选择MOS开关(SW0～SW32)中相邻的2个MOS开关时，电阻弦线部101的各个最小分割电压的Hi侧电压和Lo侧电压，在将被相互替换的同时，还被输出到作为第一、第二缓冲器输出端的第一输出节点11和第二输出节点12上。再作为下位DA变换电路部200的基准电压发送出去。
图6是上位DA变换电路部100中选择电路部102的MOS开关(SW0～SW32)的n型沟道MOS晶体管、p型沟道MOS晶体管的基板电压控制部104的构成图。基板电压控制部104，是由同样尺寸、同样特性的MOS开关111、112、113、114和反相电路115、116构成。其中MOS开关111、113分别输入第一基准电压VRT、和第二基准电压VRB，MOS开关112、114输入了第一、第二基准电压差的平均值电压(以后称VRM)，也就是电阻弦线部101的分割平均值电压(R15，R16的连接点电压)，它们用相当于13比特的数字输入码中的MSB的信号(CHAVB)，转换各自的(打)开和关(闭)。MOS开关111、112、113、114，其中的111、112的输出端之间相连接，再与MOS开关(SW0～SW32)中的SW0～SW16的p型沟道MOS晶体管的基板相连接(VPB)；MOS开关113、114输出端之间相连接，再与MOS开关(SW0～SW32)中的SW17～SW32的n型沟道晶体管的基板相连接(VNB)。也就是说MOS开关(SW0～SW32)中的SW0～SW16的n型沟道晶体管的基板电压VRB固定，p型沟道MOS晶体管的基板电压由CHAVB信号替换VRM和VRT。SW17～SW32的p型沟道MOS晶体管的基板电压VRT固定，n型沟道晶体管的基板电压由CHAVB信号替换VRB和VRM。这样可以使MOS开关(SW0～SW32)的各n型沟道MOS晶体管、p型沟道MOS晶体管的基板—源极间电压为最小(最大为VRT-VRM或VRM-VRB)。也就是说，即使不将晶体管尺寸(栅极宽度W)变大，也能够使有关导通电阻值变小，并可以缩短下位基准电压的建立时间。另外，由于相连接的弦线电阻的连接点电压的变动，使得各n型沟道MOS晶体管、p型沟道MOS晶体管的基板—源极间电压变动，变动幅度为一半，所以导通电阻值的变动幅度也变窄。将如此被控制的基板电压，通过MOS开关(SW0～SW32)加到上位DA变换电路100的选择电路部102上，可以向第一、第二输出节点11、12高精度、高速度地输出电阻弦线节点中相邻的节点电压。这时，作为基板电压控制部104的输入为VRT、VRM、VRB，也可以将它们进行缓冲。
图7示出了图1中的上位DA变换电路100的主要部分工作波形。图中示出了n比特(本例n＝13)数字输入码中的上位i比特(本例i＝5)用10进制标记，从0变化到31时(＝25-1)，第一、第二输出节点11、12的电压Va、Vb的变化情况，随着上位I比特的变化(增大)，Va、Vb在高电位侧、低电位侧相互转换的同时，通过开关控制信号输出部402的输出信号(S0～S32)，按照从VRB开始到VRT的顺序，将Va、Vb的变化输出到各自输出节点11和12上。
图8是下位DA变换电路部200的电路构成图。下位DA变换电路部200的DA变换输出LDOUT，被输出到输出端13上。下位DA变换电路部200是由R-2R梯形电阻部201、MOS开关部202、下位基准电压替换部203构成。MOS开关部202，是将与数字输入码的下位j比特值相应的，向梯形电阻部201的输入，转换成输出到第一输出节点11的电压(LRHI)或者输出到第二输出节点12的电压(LRLO)，下位基准电压转换部203，利用奇偶数检测器(OECHA)信号，将下位基准电压中的一方作为低电位侧基准电压，把另一方作为高电位侧基准电压。
这样构成的下位DA变换电路部200，在R-2R梯形电阻部201的R侧，以接通状态，并列插入2组与MOS开关部202的MOS开关211，212，同一尺寸，同一特性的相同的MOS开关213，214和217，218。为此在R-2R的电阻合成的过程中，因上面插入的MOS开关的接通电阻，而使MOS开关部202的各MOS开关211、212的接通电阻值相互抵消，所以可以提高被输出到第三输出节点13上的DA变换输出LDOUT的精度。图中的215、216是构成下位基准电压转换部203的2个MOS开关。这个下位基准电压转换部203是与下位基准电压的高电位侧和低电位侧被替换相对应，将利用奇偶数检测信号，将下位基准电压转换输入到用下位j比特的LSB值替换输入电压的R-2R梯形电阻部201的2R和被合成的2R的其它端上。被输入到MOS开关部202的下位j比特，由下位输入位反相处理部404进行反相处理，与用电阻弦线部101分割的电压区间的奇数项或者偶数项替换下位基准电压的高电位侧和低电位侧的情况相对应。因此，用数字输入码，即便是变换了下位基准电压的高电位侧和低电位侧，也可以作为下位DA变换电路200的基准电压用。另外，R-2R梯形电阻部201的电阻2R，可由2个R部相等的相同电阻器件串联而构成，从而使电阻率的精度有所提高。
图9是基板电压控制部204的电路构成图。该电路用来控制加在下位DA变换电路部200中的R-2R梯形电阻部201的各个MOS开关213、214；217、218上的送出电压，通过用下位j比特的值，变换成LRHI或LRLO的MOS开关部202的各个MOS开关211、212和下位基准电压变换部203的MOS开关215、216的各个n型沟道MOS晶体管、p型沟道MOS晶体管上的基板电压。由相同尺寸、相同特性的MOS开关221、222、223、224和反相器225、226构成基板电压控制部204，输入的下位基准电压一方(图9中为LRLO)的MOS开关221、223和输入的另一方(图9中为LRHI)的MOS开关222、224，可以由奇偶数检测(OECHA)信号，进行通断变换。MOS开关221、222相邻的输出端相连接(VBP)，MOS开关223、224相邻的输出端相连接(VBN)，各MOS开关221、222、223、224被连接到经串联后插入到R-2R梯形电阻部201的电阻R上的MOS开关213、214、217、218和MOS开关部202的MOS开关211、212以及下位基准电压变换部203的MOS开关215、216的各自p型沟道MOS晶体管、n型沟道MOS晶体管的基板上。经这样构成的基板电压控制部204，向p型沟道MOS晶体管基板上加的是下位基准电压的高电位电压，向n型沟道MOS晶体管的基板上加的是下位基准电压的低电位电压，因此，可以使构成R-2R梯形电阻部201的MOS开关部202、下位基准电压变换部203的各个MOS开关211～218的各n型沟道MOS晶体管、p型沟道MOS晶体管的基板—源极间电压变化最小(最大为(VRT-VRB)/2i)。也就是说，不增大MOS晶体管的尺寸(栅极宽度为W)，接通电阻值也能变小，而且接通电阻值的元件误差的变动幅度也变窄，从而可以提高在第三输出节点13上的下位DA变换电路部200的DA变换输出精度。
图10示出了图1中的下位DA变换电路部200的主要部工作波形。用10进制标记。n比特(本例n＝13)的数字输入码中的下位j比特(本例中j＝8)，从0到255(28-1)2次变化时的各部的计时图。并示出了随着下位j比特变化的第三输出节点电压(LDOUT)的变化。图10中，用10进制标记的从0到255(＝28-1)的第一次(前半)的下位基准电压高位侧为Vb，低电位侧为Va，但第二次(后半)的下位基准电压高电位侧为Va，低电位侧则为第一次的高电位侧电压Vb。这些电压关系，可以用Va′-Vb＝Vb-Va＝(VRT-VRB)/25来标记。图10中下位j比特用10进制标记，在从0到255(＝28-1)的变化中的第二次(后半)变化，因奇偶数检测(OECHA)的信号为“Lo”，所以数字输入码的下位j比特则被全部反相处理后输入到下位DA变换电路200中。因此，即便下位基准电压随着奇偶数检测(OECHA)的信号的变化而发生高电位侧与低电位侧的变换现象，但被输出到第三节点13上的下位DA变换输出也能如图所示那样被连续输出。例如，下位j比特输入为D7(下位MSB)，在奇偶数检测(OECHA)的信号的”Lo”期间(根据电路不同或“Hi”期间)，D7反相，如图中的DL7那样，呈输出波形。
图11是取样保持部250的电路构成图。该电路是用数字输入码的值，将对下位DA变换电路部200的DA变换输出部的第三输出节点13的电压LDOUT进行选择性的取样保持。取样保持部250，是由保持电容Cs、输入第三输出节点13上电压的MOS开关251、MOS开关(用配线将输入、输出短路)252和反相器253所构成。取样保持部250，当取样保持(SHON)信号为“Hi”时，保持电容Cs的电压，将被保持并输出到取样保持部250的输出端(图11中为DACOUT)14上。其中馈电用MOS开关252，其输入是MOS开关251的输出，其输出端与除了保持电容Cs的接地端以外的端相连接。一方面，当取样保持(SHON)信号为“Lo”时，作为下位DA变换部200的DA变换输出(n比特数字输入码的DA变换输出)的第三输出节点13上的电压被输出到取样保持部250的输出端14上。被输入到如此结构的取样保持部250上的取样保持(SHON)信号，如下所述那样，因为是用与被输入的数字码值相应的奇偶数检测(OECHA)信号的上升沿下降沿两种定时信号所制成，所以在下位基准电压的高电位侧和低电位侧替换成数字输入码跃迁时，把前一个数字输入码的DA变换输出，即第三输出节点13的输出电压，保持所定的时间，下位基准电压的高电位侧和低电位侧变换时，用奇偶数检测部403检测结果和用下位输入码反相处理部404进行反相处理的结果十分稳定以后，则可将下一个数字输入码的DA变换输出，输出到取样保持部250的输出端14上。从而可以避免如上述那样在数字输入码跃迁时所容易产生的电压尖峰脉冲。
图12是取样保持信号制成部600的电路构成图，它是由微分脉冲做成部601、CR充放电部602、逻辑门603、反相器604所构成。使用该电路可以制成被输入到取样保持部250上的取样保持(SHON)信号。其中，微分脉冲做成部601是输入奇偶数检测(OECHA)信号，检测出其前后沿，由前后沿产生微分脉冲DIFP；CR充放电部602，是将微分脉冲DIFP作为触发脉冲，从而生成取样保持脉冲的脉冲宽度；逻辑门603，分别将奇偶数检测(OECHA)信号的前后沿检测脉冲和CR充放电部602的输出脉冲分别作为各自的输入，将其输出端与取样保持信号做成部600的输出端相连接；反相器604，将清除(CLR)信号输入反相处理后输入到逻辑门603的输入端。
微分脉冲做成部601，由第一D触发器21、第二D触发器22、逻辑门24、延迟部25构成。其中第一D触发器21是将奇偶数检测(OECHA)信号，输入到时钟脉冲输入端，并使D输入端与电源VDD相连接。第二D触发器22是用反相器23，将奇偶数检测(OECHA)信号输入到时钟脉冲输入端，并使D输入端与电源VDD相连。逻辑门24(图12中是NAND)，是输入第一及第二的D触发器21、22的各个反相输出(或者是非反相输出)。延迟部25，是将逻辑门24的输出延迟之后，再输入到第一及第二D触发器21、22的各个复位输入端。微分脉冲做成部601的两个D触发器21、22，用奇偶数检测(OECHA)信号上升沿时，第一D触发器21的反相输出端从“Hi”向“Lo”移动，用奇偶数检测(OECHA)信号下降沿时，第二D触发器22的反相输出端，从“Hi”向“Lo”移动。可是，通过逻辑门24(图12中为“负逻辑或”)和延迟部25，将它们输入到复位输入端。所以两D触发器21、22的各自的非反相输出，在延迟部25的延迟时间之后，又恢复为“Hi”。这样工作的微分脉冲做成部601的逻辑门24的输出，成为微分脉冲输出DIFP，其脉冲宽度成为延迟部25的延迟时间。
CR充放电部602是由电阻元件Rw、电容元件Cw、反相器33、反相器34所构成。其中，电阻元件Rw，一侧与电源端VDD相连，另一侧与p型沟道MOS晶体管31相连。电容元件Cw，一侧与接地端VSS相连，另一侧与p型沟道MOS晶体管31的漏极以及具有共栅极输入的n型沟道MOS晶体管32的漏极相连接。反相器33是将p型沟道MOS晶体管31和n型沟道MOS晶体管32共用的漏极与输入端相连接。反相器34的输入就是反相器的33输出。这样构成的CR充放电部602，当将微分脉冲做成部601的微分脉冲输出DIFP输入到p型沟道MOS晶体管31和n型沟道MOS晶体管32的栅极输入端(图12中为”Hi”电平)时，n型沟道MOS晶体管32则将电容元件Cw的电荷放电到接地端VSS，而p型沟道MOS晶体管31，因为接通而可能急速放电。当微分脉冲消失时，通过电阻元件Rw和p型沟道MOS晶体管31，从电源VDD向电容元件Cw充电，由于n型沟道MOS晶体管32关闭，大致以Cw×Rw的常数充电。通过反相器33、34，输出被这样充放电的电容元件Cw的端电压，从而得到CR充放电脉冲。CR充放电部602，如上面所讲的那样，微分脉冲输出DIFP一到，则开始急速放电，所以CR充放电脉冲的开始大致与微分脉冲同步进行，脉冲宽度由电容元件Cw的充电时间决定。
把微分脉冲做成部601的前后沿检测脉冲输出，以及CR充放电部602的CR充放电脉冲输出，通过各个的逻辑门603(图12中为“负逻辑或”)，当作取样保持(SHON)信号，输出到取样保持信号制成部600的输出端。图12中，通过反相器604，将清除(CLR)信号输入到逻辑门603上。进行这种工作的取样保持信号制成部600，可以用奇偶数检测(OECHA)信号的前后沿，输出取样保持(SHON)信号。取样保持的保持时间，由电容元件Cw的充电时间所设定。
图13示出了图12所示的取样保持信号制成部600的主要工作波形图。在奇偶数检测(OECHA)信号的向上升沿和向下降沿，像前面所讲的那样，用微分脉冲做成部601，做出图13所示的微分脉冲DIFP。把该微分脉冲当成放电开始脉冲，CR充电时间为其脉冲宽度，来自CR充放电部602的输出脉冲和微分脉冲DIFP的逻辑和输出是取样保持(SHON)信号。
图14是输出部300的电路构成图。输出部300由运算放大器15，第一、第二反馈电阻R1c、R2c，输入开关部301所组成。输入开关部301配置有电阻元件311、312、MOS开关313、314以及反相器315。电阻元件311、312的各自电阻值与第一、第二反馈电阻R1c、R2c的电阻值相等。用清除(CLR)信号分别接通MOS开关313、314。输出部300的运算放大器15的非反相输入端与输出n比特DA变换输出的取样保持250的输出端(DACOUT)14相连的同时，还与输入开关部301的MOS开关313的输出端相连。反相输入端与第一、第二反馈电阻R1c、R2c的连接节点相接，第二反馈电阻R2c的另一端与开关部301的MOS开关314的输入端相连接，同时外加上任意中心电压Vc。在输入开关301中，在输入端上外加有任意的中心电压Vc的MOS开关314的输出端与电阻元件312的一方相连接。电阻元件312的电阻值与第二反馈电阻R2c的电阻值相等。电阻元件312的另一端与电阻元件311的一端相连接的同时，还与MOS开关313的输入端相连接。电阻元件311的电阻值与第一反馈电阻R1c的电阻值相等，并且一端还与接地端(GND)相连。如此结构的输出部300，在没有清除信号(CLR)输入的情况下，将n比特DA变换的输出，即第三输出节点电压(DACOUT)、在中心由反馈电阻R1c、R2c所决定的增益倍的任意电压Vc，作为VOUT输出到输出端16。当输入有清除(CLR＝“Hi”)信号时，因为取样保持(SHON)信号为“Hi”，所以取样保持部250的输出端具有如下功能：由于保持电容Cs(图11)的电压一旦被输出，输入开关部301的MOS开关313、314分别接通，所以在运算放大器15的输入端上可以外加由电阻元件311、312分割电压Vc所得到的电压。而且反相输入侧的反馈电阻R1c、R2c的电阻值与电阻元件311、312的电阻值相等，从而在运算放大器15的输出端16可求得接地电位。也就是说，输出部300在有清除(CLR)信号输入时，与n比特的数字输入码无关，可向输出部300的输出端(VOUT)16输出接地电位。
图15是图14中的输出部的300的主要工作波形图。图15中反馈电阻R1c和R2c相等(R1c＝R2c)。从而使输出部300中的运算放大器15的增益为2倍。另外，设外加的任意中心电压Vc为{VRB+(VRT-VRB)/2}，将使之与电阻弦线部101的中央值电压(VRM)相一致。在这种条件下，给出13比特的数字输入码，用十进制来标记，进行从0-8191(＝213-1)变化(增量)时的DACOUT及VOUT的情况如图15所示。例如，当选择VRT＝5.0V，VRB＝0V，Vc＝VRM＝2.5V时，对13比特数字输入码用10进制标记从0-8191的变化而言，用10.0V/213的分辨率，向总DA变换输出端VOUT输出-2.5～+7.5V的电压。
图16表示了用任意定时输出部300输入清除(CLR)信号时的VOUT的输出波形。当输入清除(CLR)信号时，输出部300中的输入开关301的MOS开关313、314则接通，从而就会向图16那样，VOUT输出0V，但当CLR被解除时，VOUT则再次输出数字输入码的DA变换电压值。
图17A、17B是用来说明上位DA变换电路100的电阻弦线部101的配置图。电阻弦线部101的各个弦线电阻R0～R31是由2个电阻值相等的电阻R0A、R0B到R31A、R31B所构成。在配置上，将与VRT输入端相连接的R31A、R31B为中心，一个一个地按顺序配置到各电阻的外侧，直到与VRB输入端连接的R0A、R0B。如图17所示那样配置的电阻弦线部101，与向y方向的电阻波动度相对应，各个相互并联的电阻值被校正，从而可以避免连接节点的分割电压值发生变动。因此，可以提高作为下位DA变换电路部200的基准电压(下位基准电压)的各个电阻分割电压的电压精度，有望得到高精度DA变换输出。把上述弦线电阻的配置的VRT侧和VRB侧互相颠倒，也可以得到相同的效果。
图18是在构成电阻弦线部101的两端电阻和第一、第二基准电压(VRT、VRB)的外加端之间，插入通过并联RD1A和RD1B、RD2A和RD2B，分别得到的梯形电阻RD1、RD2过程的表示图。电阻弦线部101，是向从第一、第二基准电压(VRT、VRB)外加端开始数的各个第一选择电路部102的MOS开关上送出节点电压。因此，随着追加RD1、RD2，图18中的电阻分割电压(VR0～VR32)显然偏移了追加前的值。但用输出部300中的反馈电阻R1c、R2c的电阻值设定，作为最终DA变换输出(VOUT)，可以轻易地实现与追加前的值一样。例如对于25＝32的分割，通过两端插入的梯形电阻，变2分割为34分割。如上所述的那样，使输出部300的运算放大器10的增益放大(34/32)倍。当追加了代负载电阻RD1、RD2时，在从第一、第二基准电压VRT、VRB到代负载电阻RD2、RD1之间有配线电阻存在时，各个电阻分割点电压的差也一样，所以下位基准电压，含有VRT、VRB的1分割，都与其它分割电压的差相同，其结果，VOUT可以得到高精度DA变换输出。
图19示出了R-2R梯形电阻部201的配置。2个R的串联构成2R，将2R部的各电阻配置到R部的电阻的两侧。这样配置的各个梯形电阻，与向y方向的电阻偏差相对应，构成2R部的各串联电阻值得到校正，在各输入比特段上，可以控制R部和2R部的电阻值比为1∶2的变化。从而可以提高下位DA变换输出(LDOUT)的变换精度，有望得到高精度的DA变换输出。
图20是配置多个本发明的复合型DA变换电路1000(本例为8个)的DA变换装置的基本构成方块图。图20所示的DA变换电路，除了有复合型DA变换电路1000，还有作为第一闩锁的多个输入闩锁700、作为第二闩锁的多个输出闩锁800、为从8个复合型DA变换电路1000中，只选择1个DA变换电路所用的地址译码器900和接通电源时进行设定工作的初期设定部1100等几部分构成。地址译码器900的译码输出，与闩锁信号(基于WR的WRT)一起分别被供向复数个输入闩锁700，13比特的数字输入码(D12～D0)被闩锁在输入闩锁700上，而输入闩锁700是根据地址位输入A0～A2的值所选择的。
输入有被选择的输入闩锁700的输出的输出闩锁800，使13比特的数字输入码闩锁后，输入到被选择的闩锁700上。利用被提供给输出闩锁800的所有的多个闩锁上的、并将多个输出闩锁800同时被闩锁的闩锁(LD)信号，使与13比特的数字输入码同样的码被闩锁。复合型DA变换电路1000，随着输出闩锁800的输出(本例为13比特数字码)，将经过DA变换后的输出再输出到DA变换装置的一个输出端上。进行这样工作的DA变换装置中的初期设定部1100，配置有多个初期复位解除信号做成部1101和一个通电检测部1102、把多个输入闩锁700的各闩锁信号(WRT)和输出闩锁800的共同闩锁(LD)信号当作输入，把多个复合型DA变换电路1000的取样保持信号做成部600的通电(NPON)信号和复位解除(RSTOFF)信号作为输出。多个复合型DA变换电路1000，在系统中接通电源时，则向所有输出端(VOUTA-VOUTH)同时输出0V，但任意的13比特的数字输入码，被闩锁到依次输入的闩锁700上，随着继续被闩锁到输出闩锁800，与数字输入码相对应的(被DA变换了的)模拟电压，按次序输出到各个输出端(VOUTA～VOUTH)。
图21是初期设定部1100和所述各取样保持信号做成部600(图12)，追加延迟部605，逻辑门606和反相器607的电路构成图。在初期设定部1100中，初期复位解除信号做成部1101配置有第一D触发器1、第二D触发器2、第三D触发器3。第一D触发器1是将输入闩锁700的闩锁(WRT)信号输入到其时钟脉冲输入端。第二D触发器2是将输出闩锁800的闩锁(LD)信号输入到其时钟脉冲输入端。第三D触发器3是将来自通电检测部1102的输出(NPON)信号输入到其时钟脉冲输入端。来自通电检测部1102的输出(NPON)信号被延迟(POND)以后，输入到第一、第二D触发器1、2的各自的复位端，第一D触发器1的Q输出端与第二D触发器2的D输出端相连接。通电检测部1102是在检测对象的电源VDD和VSS之间插入并联后的用于通电检测的电阻元件Rp和电容Cp，输出通电检测用的电阻元件Rp和电容Cp的连接点的电压(VDth)。根据p型沟道MOS晶体管4和n型沟道MOS晶体管5的沟道宽度W的设定，通过调整阈值电压的CMOS栅和反相器6，输出负极性通电检测(NPON)信号，该信号是通电检测的输出。
图22是与图14的输出部300相同的电路图。但是清除(LCR)输出，被变更为复位(RST)输入。图20中的复合型DA变换电路1000的各部分，都配置有图22中的输出部300。
如此构成的初期复位解除信号做成部1101和通电检测部1102一起组成的初期设定部1100的工作情况，可以用图23进行说明(主要工作波形图)。当时间为t0时，接通系统电源，输出部1102的电阻Rp和电容Cp的接点电压VDth，则向着电源电压VDD开始充电。当用超过下一段CMOS栅(由p型沟道MOS晶体管4和n型沟道MOS晶体管5所组成的反相器)的阈值电压的时间t1时，CMOS栅(反相器)的输出从“Hi”变到“Lo”。CMOS栅的输出作为输出信号NPON通过反相器6，将时间t0～tＸ期间的“Lo”输出到通电检测部1102的输出端。通过取样保持信号做成部600中的延迟部605和反相器607，通电检测(NPON)信号，被输入(POND)到初期复位解除信号做成部1101中的第一、第二D触发器1、2的各自复位输入(POND)端，所以，第二D触发器2的Q输出(Q2)，在NPON信号的“Lo”期间，不断地输出“Lo”，则不能使将NPON信号作为时钟脉冲输入的第三D触发器3复位。因此当用NPON信号的上升沿时，第三D触发器3的反相Q输出(NQ3)，则输出“Lo”(RSTOFF)，通过追加在取样保持信号做成部600中的逻辑门606，作为复位(RST)信号，从取样保持信号做成部600输出。这时，利用信号(RSTOFF)，取样保持(SHON)信号、复位(RST)信号都同时成为“Hi”电平。当复位(RST)信号为“Hi”电平时，0V则被输出到输出部300的DA变换电压输出端(VOUT)。另外在复位(RST)信号移到“Lo”之前(初期复位解除)这个0V输出都将继续进行。
接着，在时间为t2时，输出闩锁800的闩锁(LD)信号到来，成为第二D触发器2的时钟脉冲输入，但因输入闩锁700的闩锁(WRT)信号未到，所以第二D触发器2的Q2输出不断地向第一D触发器1的时钟脉冲输入端输出“Lo”。因此，当时间t2时，第三D触发器3的反相Q输出(RSTOFF)也不断地输出“Lo”，因此取样保持(SHON)信号和复位(RST)信号，不断地输出“Hi”，所以DA变换输出端VOUT也不断地输出0V。
接着，在时间为t3时，输入闩锁700的闩锁(WRT)信号一到，则被输入到第一D触发器1的时钟脉冲输入端。第一D触发器1的Q输出(Q1)从“Lo”移向“Hi”。但是，时刻为t3时，不再发生除此以外的变化。
接着，在时间为t4时，输出闩锁800的闩锁(LD)信号再次到来，第二D触发器2收取时刻为t3时移向“Hi”的第一D触发器1的Q输出(Q1)的“Hi”，而输出到第二D触发器2的Q输出端，所以，第三D触发器3被复位，第三D触发器3的反相Q输出(初期复位解除(RSTOFF))信号被从“Lo”移向“Hi”。初期复位状态被解除。也就是说，取样保持(SHON)信号、复位(RST)信号，在时间为t4时，开始向“Lo”移动。取样保持(SHON)信号的“Hi”状态，从时间t0接通电源后到时间t4一直持续。闩锁700经闩锁了的13比特数字输入码的DA变换过的模拟电压被输到DA变换输出端(VOUT)。也就是说，输入闩锁700的闩锁(WRT)信号到来之后，当闩锁800的闩锁信号一到，复合型DA变换电路1000，则从初期设定输出0V开始变换，把经过DA变换后的输出再输出给VOUT。但在输入闩锁700的闩锁(WRT)信号未到来，即使输出闩锁800的闩锁(LD)信号到来，复合型DA变换电路1000也继续输出初期设定输出0V。DA变换装置的多个复合型DA变换电路1000，在接通电源以后，13比特数字输入码被闩锁在相当于其它复合型DA变换电路的输入闩锁700上，然后再发送到输出闩锁800，初期设定的0V输出继续不断地输出。13比特数字输入码被闩锁在与自身相等的输入闩锁700以后，再转送到输出闩锁800上，这意味着，0V输出转换为与自身相等的被闩锁在输入闩锁700上的已被闩锁了的13比特数字输入码的DA变换输出。
然后，在时间为t5时，当输入清除(LCR)输入时，取样保持(SHON)信号和复位(RST)信号同时成为“Hi”电平，复合型DA变换电路1000则输出0V，在清除(LCR)消失的同时，将再次输出清除(LCR)信号到来之前所输出的DA变换电压。
如上所述，本发明提供的DA变换装置是多比特输入(本例为13比特)、多沟道(内部设置有多个)的高精度DA变换装置。
利用本发明，即使在变换比特数多的情况下，也不要求所使用的电阻元件的相对精度和MOS开关的接通电阻值相等的设计精度，而且也不会导致增多配线数、MOS开关数、和增大MOS开关尺寸等。可以实现得到所希望的高精度模拟电压，而且可同时将多个DA变换电路集成化。

Claims (21)

1.一种数字/模拟变换电路，其特征在于：
它配置有上位DA变换电路部、下位DA变换电路部、取样保持部、输出部；
上位DA变换电路部，是在n比特的数字输入码中，输入上位一部的i(i＜n)比特信号，通过第一缓冲器，将DA变换过的第一电压，输出到第一输出节点，同时通过第二缓冲器，将进行过DA变换的第二电压，输出到第二输出节点；
下位DA变换电路部，是把所述上位DA变换电路部的第一输出节点电压及第二输出节点电压，当作R-2R梯形电路的基准电压，同时，将所述的n比特的数字输入码中的剩余的下位j比特(j＜n，j＝n-i)进行DA变换后，输出到第三输出节点上；
取样保持部，是与所述n比特的数字输入码的值相对应，选择性地取样保持所述n比特的数字输入码的DA变换输出，即所述第三输出节点电压；
输出部，是将被取样保持的DA变换输出电压，以任意电压为中心，进行放大。
2.根据权利要求1所述的数字/模拟变换电路，其特征在于：
所述上位DA变换电路部包括电阻弦线部和选择电路部；
电阻弦线部是将各个电阻值相等的2i个电阻元件，串联连接到各外加的第一基准电压和第二基准电压之间；
选择电路部，同时、而且选择性地挑选出所述各电阻元件间连接节点的邻接电压。
3.根据权利要求2所述的数字/模拟变换电路，其特征在于：
配置具有相同结构的所述第一和第二缓冲器，并分别被固定在通过所述选择电路部所连接的所述电阻弦线部的连接节点上。
4.根据权利要求2所述的数字/模拟变换电路，其特征在于：
生成奇偶数检测信号的单元，是从所述n比特的数字输入码中的上位i比特，生成奇偶数检测信号，该奇偶数检测信号，根据所述第一基准电压或第二基准电压表示出利用电阻弦线部所分割的电压区间是奇数还是偶数。
5.根据权利要求2所述的数字/模拟变换电路，其特征在于：
还具有能够避免所述电阻弦线部的连接节点中，不相邻的多个节点被同时选择的电路。
6.根据权利要求2所述的数字/模拟变换电路，其特征在于：
还具有把构成所述选择电路部的MOS开关的各个n型沟道MOS晶体管及p型沟道MOS晶体管的基板电压，随着所述n比特的数字输入码的MSB符号发生变换的电路。
7.根据权利要求4所述的数字/模拟变换电路，其特征在于：
还具有根据奇偶数检测信号，相对于所述n比特的数字输入码中的下位j比特，向所述下位DA变换电路部送出每隔各比特的“异”逻辑和的电路。
8.根据权利要求4所述的数字/模拟变换电路，其特征在于：
所述下位DA变换电路部，配置有相同结构的第一MOS开关装置，和相同结构的第二MOS开关装置；
相同结构的第一MOS开关装置，与从所述第一及第二缓冲器输出的2个基准电压相对应，将构成R-2R的各2R的非R侧的各端，根据与所述的n比特数字输入码中的下位j比特的值相对应，对所述两个基准电压，予以短接。
相同结构的第二MOS开关装置，是根据奇偶数检测信号，使所述两个基准电压中的一个电压为低电位侧基准电压，另一个作为高电位侧基准电压。
9.根据权利要求8所述的数字/模拟变换电路，其特征在于：
所述下位DA变换电路部，是将两个把所述第一及第二开关装置和结构合二为一的MOS开关并联，在接通状态下，作为MOS电阻，串联插入R-2R的R侧。
10.根据权利要求9所述的数字/模拟变换电路，其特征在于：
在权利要求9所述的数字/模拟变换电路中，在具备所述第一及第二开关装置的同时，还具有将基板电压，随着奇偶数检测信号，转换成所述的2个基准电压的电路，其基板电压供给构成所述MOS电阻的n型沟道MOS晶体管及p型沟道MOS晶体管。
11.根据权利要求4所述的数字/模拟变换电路，其特征在于：
还具备有用所述奇偶数检测信号的前后沿，制成指定宽度的脉冲，并供给所述取样保持部的取样保持信号做成部。
12.根据权利要求11所述的数字/模拟变换电路，其特征在于：
所述取样保持信号做成部，配置有微分脉冲做成部、电容、电阻；
微分脉冲做成部是检测出所述奇偶数检测信号的前后沿，由前后沿产生微分脉冲；
电容是通过向n型沟道MOS晶体管的栅输入上外加两个微分脉冲，而释放电荷的电容；
电阻是插入在所述电容充电电路中的电阻，通过向p型沟道MOS晶体管的栅输入上外加两个所述微分脉冲，所述的微分脉冲消失后向电容充电；
把所述两个微分脉冲和利用所述电容和电阻而充放电的充放电脉冲的逻辑和输出，作为取样保持信号。
13.根据权利要求1所述的数字/模拟变换电路，其特征在于，具备开关装置：
所述输出部在外加作为控制输入的清除信号时，所述取样保持部保持有所述第三节点电压的情况下，而使任意电压在中心被以增益倍数放大的运算放大器的反馈输入端上外加电压，并根据所述外加的中心电压，将与对地电位相同的电压输入到所述运算放大器的输入端。
14.根据权利要求2所述的数字/模拟变换电路，其特征在于：
构成所述上位DA变换电路的电阻弦线部的各电阻，每2个并联连接并且以外加有所述第一或第二基准电压的弦线电阻为中心，一个一个地向各电阻的外侧配置，直至外加有所述第二或第一基准电压的弦线电阻。
15.根据权利要求2所述的数字/模拟变换电路，其特征在于：
将各自的空载电阻插入到构成所述电阻弦线部的两端电阻和所述第一及第二基准电压外加端之间，电阻弦线部中连接点电压被送出到从所述第一及第二基准电压外加端开始数起的各自第一个选择电路部中的MOS开关上。
16.根据权利要求1所述的数字/模拟变换电路，其特征在于：
构成所述下位DA变换电路部的R-2R梯形部的梯形电阻，将2个电阻R串联连接作为2R部，将2R部的各电阻配置在R部电阻的两侧。
17.根据权利要求1所述的数字/模拟变换电路，其特征在于：
n，i，i分别为13、5、8。
18.一种数字/模拟变换装置，是具有多个根据权利要求1至17中任一权利要求所述的数字/模拟变换电路的多通道DA变换装置，其特征在于：
配置有相同的多个第一闩锁、相同的多个第二闩锁、地址译码器和具有通电检测部的初期设定部。
19.根据权利要求18所述的数字/模拟变换装置，其特征在于：
所述通电检测部是从检测对象的电源向接地端串联连接并插入检测用电阻元件和电容，通过CMOS栅极输出所述检测用电阻元件和电容的连接点电压。
20.根据权利要求18所述的数字/模拟变换装置，其特征在于：
所述初期设定部还具有初期复位解除信号做成部。
21.根据权利要求20所述的数字/模拟变换装置，其特征在于：
所述初期复位解除信号做成部，配置有：
将所述第一闩锁所锁定的信号，输入到其时钟脉冲输入端的第一D触发器、
将所述第二闩锁所锁定的信号，输入到其时钟脉冲输入端的第二D触发器、
将来自通电检测部的输出，输入到其时钟脉冲输入端的第三D触发器；
所述第一、第三D触发器的输入端与电源端相连，来自所述通电检测部的输出被延迟后输入到所述第一、第二D触发器的复位输入端，所述第一D触发器的Q输出端与所述第二D触发器的D输入端相连，所述第二D触发器的Q输出端与所述第三D触发器的复位输入端相连。
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