JPH0653835A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
- Publication number
- JPH0653835A JPH0653835A JP4226375A JP22637592A JPH0653835A JP H0653835 A JPH0653835 A JP H0653835A JP 4226375 A JP4226375 A JP 4226375A JP 22637592 A JP22637592 A JP 22637592A JP H0653835 A JPH0653835 A JP H0653835A
- Authority
- JP
- Japan
- Prior art keywords
- digital value
- value data
- address
- circuit
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/662—Multiplexed conversion systems
Abstract
(57)【要約】
【目的】 複数のＤ／Ａ出力を同時に行う。
【構成】 中央処理装置からの時間的にずれのある複数
のデジタル値データを、それぞれ第１レジスタ（ＤＡ−
１）３ａ，（ＤＡ−２）３ｂに格納する。そして、中央
処理装置から所定のアドレスが指定されると、そのアド
レスにもとづくＣＰＵＳ信号が、スイッチ回路６ａ，６
ｂを導通状態にする。第１レジスタ（ＤＡ−１）３ｂ，
（ＤＡ−２）３ｂのデジタル値データは、同時に変更用
レジスタ（ｂＡ−１）４ａ，（ＤＡ−２）４ｂに書き込
まれ、抵抗ラダー（ＤＡ−１）７ａ，（ＤＡ−２）７ｂ
でアナログ電圧に変換され、アナログ電圧出力端子５
ａ，５ｂから出力される。 【効果】 Ｄ／Ａ出力の位相差が容易に設定できる。
のデジタル値データを、それぞれ第１レジスタ（ＤＡ−
１）３ａ，（ＤＡ−２）３ｂに格納する。そして、中央
処理装置から所定のアドレスが指定されると、そのアド
レスにもとづくＣＰＵＳ信号が、スイッチ回路６ａ，６
ｂを導通状態にする。第１レジスタ（ＤＡ−１）３ｂ，
（ＤＡ−２）３ｂのデジタル値データは、同時に変更用
レジスタ（ｂＡ−１）４ａ，（ＤＡ−２）４ｂに書き込
まれ、抵抗ラダー（ＤＡ−１）７ａ，（ＤＡ−２）７ｂ
でアナログ電圧に変換され、アナログ電圧出力端子５
ａ，５ｂから出力される。 【効果】 Ｄ／Ａ出力の位相差が容易に設定できる。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロコンピュー
タに関し、特に、マイクロコンピュータに内蔵された複
数のデジタル／アナログ・コンバータ（Ｄ／Ａコンバー
タ）のそれぞれの出力を同時に行えるＤ／Ａ変換装置に
関するものである。
タに関し、特に、マイクロコンピュータに内蔵された複
数のデジタル／アナログ・コンバータ（Ｄ／Ａコンバー
タ）のそれぞれの出力を同時に行えるＤ／Ａ変換装置に
関するものである。
【０００２】
【従来の技術】従来のマイクロコンピュータに内蔵され
たＤ／Ａコンバータを図９に示す。図９は、そのＤ／Ａ
コンバータが２つの場合を示す回路ブロック図である。
図９において、１はマイクロコンピュータのデータバス
であり、図示しない中央処理装置（ＣＰＵ）と接続され
ている。２ａ，２ｂは、中央処理装置からのライト信号
ＷＲＤＡ１，ＷＲＤＡ２により導通するスイッチ回路で
あり、これらのスイッチ回路が導通状態のときに、デー
タバス１上のデータが変換用レジスタに書き込まれる。
ここで、ライト信号ＷＲＤＡ１，ＷＲＤＡ２NO信号は、
中央処理装置から送出されるが、これらの信号は同時に
送出されることはなく、それぞれが独立している。４
ａ，４ｂは変換用レジスタ（ＤＡ−１），（ＤＡ−２）
であり、スイッチ回路２ａ，２ｂのスイッチ動作によっ
て、データバス１から読み込まれたデジタル値データを
保持する。７ａ，７ｂは、ラダー状に接続された複数の
抵抗とスイッチ回路の組合わせから成る抵抗ラダー（Ｄ
Ａ−１），（ＤＡ−２）であり、変換用レジスタ（ＤＡ
−１）４ａ，（ＤＡ−２）４ｂにそれぞれ保持されてい
るデジタル値データを対応するアナログ電圧に変換す
る。５ａ，５ｂはアナログ電圧出力端子であり、抵抗ラ
ダー（ＤＡ−１）３ａ，（ＤＡ−２）３ｂでアナログ電
圧に変換されたアナログ電圧を外部回路に出力する。
たＤ／Ａコンバータを図９に示す。図９は、そのＤ／Ａ
コンバータが２つの場合を示す回路ブロック図である。
図９において、１はマイクロコンピュータのデータバス
であり、図示しない中央処理装置（ＣＰＵ）と接続され
ている。２ａ，２ｂは、中央処理装置からのライト信号
ＷＲＤＡ１，ＷＲＤＡ２により導通するスイッチ回路で
あり、これらのスイッチ回路が導通状態のときに、デー
タバス１上のデータが変換用レジスタに書き込まれる。
ここで、ライト信号ＷＲＤＡ１，ＷＲＤＡ２NO信号は、
中央処理装置から送出されるが、これらの信号は同時に
送出されることはなく、それぞれが独立している。４
ａ，４ｂは変換用レジスタ（ＤＡ−１），（ＤＡ−２）
であり、スイッチ回路２ａ，２ｂのスイッチ動作によっ
て、データバス１から読み込まれたデジタル値データを
保持する。７ａ，７ｂは、ラダー状に接続された複数の
抵抗とスイッチ回路の組合わせから成る抵抗ラダー（Ｄ
Ａ−１），（ＤＡ−２）であり、変換用レジスタ（ＤＡ
−１）４ａ，（ＤＡ−２）４ｂにそれぞれ保持されてい
るデジタル値データを対応するアナログ電圧に変換す
る。５ａ，５ｂはアナログ電圧出力端子であり、抵抗ラ
ダー（ＤＡ−１）３ａ，（ＤＡ−２）３ｂでアナログ電
圧に変換されたアナログ電圧を外部回路に出力する。
【０００３】次に、この従来例の動作について説明す
る。図９の２つのＤ／Ａコンバータの内、１つのＤ／Ａ
コンバータから所定のアナログ電圧を発生させる場合、
例えば、アナログ電圧出力端子５ａから５ｖの電圧を発
生させる場合は以下のようになる。すなわち、初めに、
図示しない中央処理装置は５ｖのアナログ電圧と対応す
る「○○ＸＸＨ」（１６進数で表示）のデジタル値デー
タとともに、スイッチ回路２ａを示すアドレス値すなわ
ちライト信号ＷＲＤＡ１によりスイッチ回路２ａは導通
状態となり、「○○ＸＸＨ」のデジタル値データがデー
タバス１を介して変換用レジスタ（ＤＡ−１）３ａに書
き込まれる。ここで、この変換用レジスタ（ＤＡ−１）
３ａに書き込まれたデジタル値データは、次のデジタル
値データが書き込まれるまで保持される。変換用レジス
タ（ＤＡ−１）３ａに書き込まれた「○○ＸＸＨ」のデ
ジタル値データは、抵抗ラダー（ＤＡ−１）７ａによっ
て対応するアナログ電圧の５ｖに変換され、アナログ電
圧出力端子５ａから外部回路に出力される。また、アナ
ログ電圧出力端子５ｂから所定のアナログ電圧が出力さ
れる動作は、以上で述べた動作と全く同じであるが、ア
ナログ電圧出力端子５ａとは完全に独立している。図１
０は、この従来例のＤ／Ａコンバータからアナログ電圧
の信号が出力されるｓｉｎ波を示しているが、実際には
すぐ下に示しているように、０．１ｍｓｅｃの時間間隔
で０．２ｖずつ振幅が増加する最大振幅値５ｖの階段状
の波形となっている。（Ｒ）はアナログ電圧出力端子
（ＤＡ−２）５ｂから出力される信号を示しており、
（Ｑ）のｓｉｎ波よりπ／２位相の進んだ波形となって
いる。
る。図９の２つのＤ／Ａコンバータの内、１つのＤ／Ａ
コンバータから所定のアナログ電圧を発生させる場合、
例えば、アナログ電圧出力端子５ａから５ｖの電圧を発
生させる場合は以下のようになる。すなわち、初めに、
図示しない中央処理装置は５ｖのアナログ電圧と対応す
る「○○ＸＸＨ」（１６進数で表示）のデジタル値デー
タとともに、スイッチ回路２ａを示すアドレス値すなわ
ちライト信号ＷＲＤＡ１によりスイッチ回路２ａは導通
状態となり、「○○ＸＸＨ」のデジタル値データがデー
タバス１を介して変換用レジスタ（ＤＡ−１）３ａに書
き込まれる。ここで、この変換用レジスタ（ＤＡ−１）
３ａに書き込まれたデジタル値データは、次のデジタル
値データが書き込まれるまで保持される。変換用レジス
タ（ＤＡ−１）３ａに書き込まれた「○○ＸＸＨ」のデ
ジタル値データは、抵抗ラダー（ＤＡ−１）７ａによっ
て対応するアナログ電圧の５ｖに変換され、アナログ電
圧出力端子５ａから外部回路に出力される。また、アナ
ログ電圧出力端子５ｂから所定のアナログ電圧が出力さ
れる動作は、以上で述べた動作と全く同じであるが、ア
ナログ電圧出力端子５ａとは完全に独立している。図１
０は、この従来例のＤ／Ａコンバータからアナログ電圧
の信号が出力されるｓｉｎ波を示しているが、実際には
すぐ下に示しているように、０．１ｍｓｅｃの時間間隔
で０．２ｖずつ振幅が増加する最大振幅値５ｖの階段状
の波形となっている。（Ｒ）はアナログ電圧出力端子
（ＤＡ−２）５ｂから出力される信号を示しており、
（Ｑ）のｓｉｎ波よりπ／２位相の進んだ波形となって
いる。
【０００４】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータに内蔵されたＤ／Ａコンバータは、以上のように
構成されているので、２つのＤ／Ａコンバータ内にそれ
ぞれに備えている変換用レジスタ（ＤＡ−１）４ａ，
（ＤＡ−２）−４ｂのデジタル値データを同時に変更で
きなかった。このように、２つのレジスタの変更に時間
差があるため、アナログ電圧出力端子５ａ，５ｂから出
力される出力電圧信号を同時に変更することができず、
例えば、図１０の（Ｑ），（Ｒ）で示すようなｓｉｎ波
を出力する場合、これらの波形の位相差の制御がハード
ウェア上でも、ソフトウェア上でも、非常に複雑になる
という問題があった。特に、位相ずれが問題となるシス
テム、例えばモータ制御用のインバータ回路を制御する
基準電圧波形として使用する場合、この位相差の問題は
致命的である。
ュータに内蔵されたＤ／Ａコンバータは、以上のように
構成されているので、２つのＤ／Ａコンバータ内にそれ
ぞれに備えている変換用レジスタ（ＤＡ−１）４ａ，
（ＤＡ−２）−４ｂのデジタル値データを同時に変更で
きなかった。このように、２つのレジスタの変更に時間
差があるため、アナログ電圧出力端子５ａ，５ｂから出
力される出力電圧信号を同時に変更することができず、
例えば、図１０の（Ｑ），（Ｒ）で示すようなｓｉｎ波
を出力する場合、これらの波形の位相差の制御がハード
ウェア上でも、ソフトウェア上でも、非常に複雑になる
という問題があった。特に、位相ずれが問題となるシス
テム、例えばモータ制御用のインバータ回路を制御する
基準電圧波形として使用する場合、この位相差の問題は
致命的である。
【０００５】この発明は、上記のような問題を解消する
ためになされたもので、複数のＤ／Ａコンバータにおけ
るアナログ電圧出力端子から出力される出力電圧信号を
中央処理装置によって同時に変更することのできるＤ／
Ａ変換装置を提供することを目的とする。
ためになされたもので、複数のＤ／Ａコンバータにおけ
るアナログ電圧出力端子から出力される出力電圧信号を
中央処理装置によって同時に変更することのできるＤ／
Ａ変換装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この第１の発明に係るＤ
／Ａ変換装置では、図１で示すように、中央処理装置か
らアドレス値が指示される都度に、そのアドレス値に対
応するスイッチを導通状態にして、アドレスバスからの
デジタル値データを通過させる複数の第１のスイッチ回
路（スイッチ回路２ａ、２ｂ）と、この第１のスイッチ
回路と対応して設けられ、アナログ電圧に変換する前の
デジタル値データを一時的に保持する第１の保持部（変
換用レジスタ（ＤＡ−１）４ａ，（ＤＡ−２）４ｂ）と
を少なくとも備えるＤ／Ａ変換装置において、中央処理
装置からアドレス値が指示されることにより、導通状態
となった上記第１のスイッチ回路のそれぞれのスイッチ
を介してデータバスから読み込まれたデジタル値データ
を保持する第２の保持部（第１レジスタ（ＤＡ−１）３
ａ，（ＤＡ−２）３ｂ）と、中央処理装置から所定のア
ドレス値が指示されると、構成されるすべてのスイッチ
を同時に導通状態として、上記第２の保持部に保持され
ているデジタル値データのすべてを、上記第１の保持部
に書き込む第２のスイッチ回路（スイッチ回路６ａ，６
ｂ）とを備えている。
／Ａ変換装置では、図１で示すように、中央処理装置か
らアドレス値が指示される都度に、そのアドレス値に対
応するスイッチを導通状態にして、アドレスバスからの
デジタル値データを通過させる複数の第１のスイッチ回
路（スイッチ回路２ａ、２ｂ）と、この第１のスイッチ
回路と対応して設けられ、アナログ電圧に変換する前の
デジタル値データを一時的に保持する第１の保持部（変
換用レジスタ（ＤＡ−１）４ａ，（ＤＡ−２）４ｂ）と
を少なくとも備えるＤ／Ａ変換装置において、中央処理
装置からアドレス値が指示されることにより、導通状態
となった上記第１のスイッチ回路のそれぞれのスイッチ
を介してデータバスから読み込まれたデジタル値データ
を保持する第２の保持部（第１レジスタ（ＤＡ−１）３
ａ，（ＤＡ−２）３ｂ）と、中央処理装置から所定のア
ドレス値が指示されると、構成されるすべてのスイッチ
を同時に導通状態として、上記第２の保持部に保持され
ているデジタル値データのすべてを、上記第１の保持部
に書き込む第２のスイッチ回路（スイッチ回路６ａ，６
ｂ）とを備えている。
【０００７】この第２の発明に係るＤ／Ａ変換装置で
は、図３で示すように、中央処理装置からアドレス値が
指示される都度に、そのアドレス値に対応するスイッチ
を導通状態にして、アドレスバスからのデジタル値デー
タを通過させる複数の第１のスイッチ回路（スイッチ回
路２ａ、２ｂ）と、この第１のスイッチ回路と対応して
設けられ、アナログ電圧に変換する前のデジタル値デー
タを一時的に保持する第１の保持部（変換用レジスタ
（ＤＡ−１）４ａ，（ＤＡ−２）４ｂ）とを少なくとも
備えるＤ／Ａ変換装置において、中央処理装置からアド
レス値が指示されることにより、導通状態となった上記
第１のスイッチ回路のそれぞれのスイッチを介してデー
タバスから読み込まれたデジタル値データを保持する第
２の保持部（第１レジスタ（ＤＡ−１）３ａ，（ＤＡ−
２）３ｂ）と、一定時間毎にオーバーフロー信号を出力
するタイマ回路３０と、このタイマ回路からオーバフロ
ー信号を受けると、構成されるすべてのスイッチを同時
に導通状態として、上記第２の保持部に保持されている
デジタル値データのすべてを、上記第１の保持部に書き
込む第２のスイッチ回路（スイッチ回路６ａ，６ｂ）と
を備えた。
は、図３で示すように、中央処理装置からアドレス値が
指示される都度に、そのアドレス値に対応するスイッチ
を導通状態にして、アドレスバスからのデジタル値デー
タを通過させる複数の第１のスイッチ回路（スイッチ回
路２ａ、２ｂ）と、この第１のスイッチ回路と対応して
設けられ、アナログ電圧に変換する前のデジタル値デー
タを一時的に保持する第１の保持部（変換用レジスタ
（ＤＡ−１）４ａ，（ＤＡ−２）４ｂ）とを少なくとも
備えるＤ／Ａ変換装置において、中央処理装置からアド
レス値が指示されることにより、導通状態となった上記
第１のスイッチ回路のそれぞれのスイッチを介してデー
タバスから読み込まれたデジタル値データを保持する第
２の保持部（第１レジスタ（ＤＡ−１）３ａ，（ＤＡ−
２）３ｂ）と、一定時間毎にオーバーフロー信号を出力
するタイマ回路３０と、このタイマ回路からオーバフロ
ー信号を受けると、構成されるすべてのスイッチを同時
に導通状態として、上記第２の保持部に保持されている
デジタル値データのすべてを、上記第１の保持部に書き
込む第２のスイッチ回路（スイッチ回路６ａ，６ｂ）と
を備えた。
【０００８】この第３の発明に係るＤ／Ａ変換装置で
は、図５で示すように、中央処理装置からアドレス値が
指示される都度に、そのアドレス値に対応するスイッチ
を導通状態にして、アドレスバスからのデジタル値デー
タを通過させる複数の第１のスイッチ回路（スイッチ回
路２ａ、２ｂ）と、この第１のスイッチ回路と対応して
設けられ、アナログ電圧に変換する前のデジタル値デー
タを一時的に保持する第１の保持部（変換用レジスタ
（ＤＡ−１）４ａ，（ＤＡ−２）４ｂ）とを少なくとも
備えるＤ／Ａ変換装置において、中央処理装置からアド
レス値が指示されることにより、導通状態となった上記
第１のスイッチ回路のそれぞれのスイッチを介してデー
タバスから読み込まれたデジタル値データを保持する第
２の保持部（第１レジスタ（ＤＡ−１）３ａ，（ＤＡ−
２）３ｂ）と、外部回路から入力されるパルス信号から
立上がり又は立下がりのエッジを検出するエッジ検出回
路４１と、このエッジ検出回路からの上記エッジにもと
づく信号を受けると、構成されるすべてのスイッチを同
時に導通状態として、上記第２の保持部に保持されてい
るデジタル値データのすべてを、上記第１の保持部に書
き込む第２のスイッチ回路（スイッチ回路６ａ，６ｂ）
とを備えた。
は、図５で示すように、中央処理装置からアドレス値が
指示される都度に、そのアドレス値に対応するスイッチ
を導通状態にして、アドレスバスからのデジタル値デー
タを通過させる複数の第１のスイッチ回路（スイッチ回
路２ａ、２ｂ）と、この第１のスイッチ回路と対応して
設けられ、アナログ電圧に変換する前のデジタル値デー
タを一時的に保持する第１の保持部（変換用レジスタ
（ＤＡ−１）４ａ，（ＤＡ−２）４ｂ）とを少なくとも
備えるＤ／Ａ変換装置において、中央処理装置からアド
レス値が指示されることにより、導通状態となった上記
第１のスイッチ回路のそれぞれのスイッチを介してデー
タバスから読み込まれたデジタル値データを保持する第
２の保持部（第１レジスタ（ＤＡ−１）３ａ，（ＤＡ−
２）３ｂ）と、外部回路から入力されるパルス信号から
立上がり又は立下がりのエッジを検出するエッジ検出回
路４１と、このエッジ検出回路からの上記エッジにもと
づく信号を受けると、構成されるすべてのスイッチを同
時に導通状態として、上記第２の保持部に保持されてい
るデジタル値データのすべてを、上記第１の保持部に書
き込む第２のスイッチ回路（スイッチ回路６ａ，６ｂ）
とを備えた。
【０００９】
【作用】この第１の発明によるＤ／Ａ変換装置では、初
めに、中央処理装置がスイッチ回路の位置を示すアドレ
ス値と、このアドレス値に対応するデジタル値データを
次々に送出する。上記アドレス値と対応する複数の第１
のスイッチ回路はそれぞれ導通状態となり、アドレスバ
スからの対応するデジタル値データを次々に、対応する
第２の保持部（第１レジスタ（ＤＡ−１）３ａ，（ＤＡ
−２）３ｂ）に保持する。この後、中央処理装置は所定
のアドレス値を送出する。このアドレス値にもとづいた
信号が第２のスイッチ回路（スイッチ回路６ａ，６ｂ）
に同時に入力され、第２のスイッチ回路は、同時に導通
状態となる。この結果、上記第２の保持部に保持された
デジタル値データは、同時に第１の保持部に入力され、
保持されるとともに、それらのデジタル値データと対応
するアナログ電圧に変換され出力される。このように、
上記第２のスイッチ回路が同時に導通状態となるため、
複数個のＤ／Ａ変換出力が同時に変更できる。
めに、中央処理装置がスイッチ回路の位置を示すアドレ
ス値と、このアドレス値に対応するデジタル値データを
次々に送出する。上記アドレス値と対応する複数の第１
のスイッチ回路はそれぞれ導通状態となり、アドレスバ
スからの対応するデジタル値データを次々に、対応する
第２の保持部（第１レジスタ（ＤＡ−１）３ａ，（ＤＡ
−２）３ｂ）に保持する。この後、中央処理装置は所定
のアドレス値を送出する。このアドレス値にもとづいた
信号が第２のスイッチ回路（スイッチ回路６ａ，６ｂ）
に同時に入力され、第２のスイッチ回路は、同時に導通
状態となる。この結果、上記第２の保持部に保持された
デジタル値データは、同時に第１の保持部に入力され、
保持されるとともに、それらのデジタル値データと対応
するアナログ電圧に変換され出力される。このように、
上記第２のスイッチ回路が同時に導通状態となるため、
複数個のＤ／Ａ変換出力が同時に変更できる。
【００１０】この第２の発明によるＤ／Ａ変換装置で
は、初めに、中央処理装置が複数のスイッチ回路の特定
位置を示すアドレス値と、このアドレス値と対応するデ
ジタル値データを次々に送出する。上記アドレス値と対
応する第１のスイッチ回路は次々に導通状態となり、ア
ドレスバスからのデジタル値データを第１のスイッチ回
路と対応する第２の保持部（第１レジスタ（ＤＡ−１）
３ａ，（ＤＡ−２）３ｂ）に保持する。この後、タイマ
回路３０は、タイマスタート信号を入力する都度に、オ
ーバーフロー信号を出力する。第２のスイッチ回路（ス
イッチ回路６ａ，６ｂ）は、上記タイマ回路からのオー
バーフロー信号を受けると、構成されるすべてのスイッ
チを同時に導通状態にする。この結果、上記第２の保持
部に保持されたすべてのデジタル値データは、同時に第
１の保持部に入力され、保持されるとともに、それらの
デジタル値データと対応するアナログ電圧に変換され出
力される。このように、上記第２のスイッチ回路が同時
に導通状態となるため、複数個のＤ／Ａ変換出力が同時
に変更できる。
は、初めに、中央処理装置が複数のスイッチ回路の特定
位置を示すアドレス値と、このアドレス値と対応するデ
ジタル値データを次々に送出する。上記アドレス値と対
応する第１のスイッチ回路は次々に導通状態となり、ア
ドレスバスからのデジタル値データを第１のスイッチ回
路と対応する第２の保持部（第１レジスタ（ＤＡ−１）
３ａ，（ＤＡ−２）３ｂ）に保持する。この後、タイマ
回路３０は、タイマスタート信号を入力する都度に、オ
ーバーフロー信号を出力する。第２のスイッチ回路（ス
イッチ回路６ａ，６ｂ）は、上記タイマ回路からのオー
バーフロー信号を受けると、構成されるすべてのスイッ
チを同時に導通状態にする。この結果、上記第２の保持
部に保持されたすべてのデジタル値データは、同時に第
１の保持部に入力され、保持されるとともに、それらの
デジタル値データと対応するアナログ電圧に変換され出
力される。このように、上記第２のスイッチ回路が同時
に導通状態となるため、複数個のＤ／Ａ変換出力が同時
に変更できる。
【００１１】この第３の発明によるＤ／Ａ変換装置で
は、初めに、中央処理装置が複数のスイッチ回路の特定
位置を示すアドレス値と、このアドレス値と対応するデ
ジタル値データを次々に送出する。上記アドレス値と対
応する第１のスイッチ回路は次々に導通状態となり、ア
ドレスバスからのデジタル値データを第１のスイッチ回
路と対応する第２の保持部（第１レジスタ（ＤＡ−１）
３ａ，（ＤＡ−２）３ｂ）に保持する。この後、外部回
路からパルス信号をエッジ検出回路４１に入力し、この
エッジ検出回路によって、そのパルス信号の立上がり又
は立下がりのエッジを検出して出力する。そして、この
エッジにもとづく信号によって、上記第２のスイッチ回
路を同時に導通状態にする。この後の動作は、第１，第
２の発明と同じである。
は、初めに、中央処理装置が複数のスイッチ回路の特定
位置を示すアドレス値と、このアドレス値と対応するデ
ジタル値データを次々に送出する。上記アドレス値と対
応する第１のスイッチ回路は次々に導通状態となり、ア
ドレスバスからのデジタル値データを第１のスイッチ回
路と対応する第２の保持部（第１レジスタ（ＤＡ−１）
３ａ，（ＤＡ−２）３ｂ）に保持する。この後、外部回
路からパルス信号をエッジ検出回路４１に入力し、この
エッジ検出回路によって、そのパルス信号の立上がり又
は立下がりのエッジを検出して出力する。そして、この
エッジにもとづく信号によって、上記第２のスイッチ回
路を同時に導通状態にする。この後の動作は、第１，第
２の発明と同じである。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、この第１の発明の一実施例（実施例１）
におけるＤ／Ａコンバータの回路ブロック図である。図
１において、１はマイクロコンピュータのデータバスで
あり、図示しない中央処理装置（ＣＰＵ）と接続されて
いる。２ａ，２ｂは中央処理装置からのライト信号ＷＲ
ＤＡ１，ＷＲＤＡ２により導通するスイッチ回路であ
り、このスイッチ回路が導通状態のときに、データバス
１上のデジタル値データが書き込まれる。３ａ，３ｂ
は、中央処理装置からアドレス値、すなわちライト信号
ＷＲＤＡ１，ＷＲＤＡ２を受けると、導通状態となるス
イッチ回路２ａ，２ｂを介してデータバス１から読み込
みデジタル値データを保持する第２の保持部としての第
１レジスタ（ＤＡ−１），（ＤＡ−２）である。６ａ，
６ｂは中央処理装置から所定のアドレス値（例えば「０
００８Ｈ」番地）が指示されると、そのアドレス値にも
とづく信号ＣＰＵＳによって導通状態となる。この導通
状態は、スイッチ回路６ａ，６ｂが同時に行われる。変
換用レジスタ（ＤＡ−１）４ａ，（ＤＡ−２）４ｂは、
スイッチ回路６ａ，６ｂを介して第１レジスタ（ＤＡ−
１）３ａ，（ＤＡ−２）３ｂから読込まれたデジタル値
データを、一時保持する。７ａ，７ｂは抵抗ラダー回路
であり、変換用レジスタ（ＤＡ−１）４ａ，（ＤＡ−
２）４ｂにそれぞれ保持されたデジタル値データを対応
するアナログ電圧に変換する。５ａ，５ｂはこれらのア
ナログ電圧を出力するためのアナログ電圧出力端子、２
０〜２３は論理素子である。なお、１，２ａ，２ｂ，４
ａ，４ｂ，５ａ，５ｂ，７ａ，７ｂについては、従来と
同じ機能をもっているため、同符号を付している。
する。図１は、この第１の発明の一実施例（実施例１）
におけるＤ／Ａコンバータの回路ブロック図である。図
１において、１はマイクロコンピュータのデータバスで
あり、図示しない中央処理装置（ＣＰＵ）と接続されて
いる。２ａ，２ｂは中央処理装置からのライト信号ＷＲ
ＤＡ１，ＷＲＤＡ２により導通するスイッチ回路であ
り、このスイッチ回路が導通状態のときに、データバス
１上のデジタル値データが書き込まれる。３ａ，３ｂ
は、中央処理装置からアドレス値、すなわちライト信号
ＷＲＤＡ１，ＷＲＤＡ２を受けると、導通状態となるス
イッチ回路２ａ，２ｂを介してデータバス１から読み込
みデジタル値データを保持する第２の保持部としての第
１レジスタ（ＤＡ−１），（ＤＡ−２）である。６ａ，
６ｂは中央処理装置から所定のアドレス値（例えば「０
００８Ｈ」番地）が指示されると、そのアドレス値にも
とづく信号ＣＰＵＳによって導通状態となる。この導通
状態は、スイッチ回路６ａ，６ｂが同時に行われる。変
換用レジスタ（ＤＡ−１）４ａ，（ＤＡ−２）４ｂは、
スイッチ回路６ａ，６ｂを介して第１レジスタ（ＤＡ−
１）３ａ，（ＤＡ−２）３ｂから読込まれたデジタル値
データを、一時保持する。７ａ，７ｂは抵抗ラダー回路
であり、変換用レジスタ（ＤＡ−１）４ａ，（ＤＡ−
２）４ｂにそれぞれ保持されたデジタル値データを対応
するアナログ電圧に変換する。５ａ，５ｂはこれらのア
ナログ電圧を出力するためのアナログ電圧出力端子、２
０〜２３は論理素子である。なお、１，２ａ，２ｂ，４
ａ，４ｂ，５ａ，５ｂ，７ａ，７ｂについては、従来と
同じ機能をもっているため、同符号を付している。
【００１３】次に、この実施例１の動作について図２を
参照して説明する。図２は、図１のＤ／Ａコンバータに
おける各部の波形を示すタイムチャートである。初め
に、ライト信号ＷＲＤＡ１は図示しないメモリの「００
０６Ｈ」（１６進数）番地に、ライト信号ＷＲＤＡ２は
メモリの０００７Ｈ番地、信号ＣＰＵＳはメモリの００
０８Ｈ番地に書き込まれているものとする。
参照して説明する。図２は、図１のＤ／Ａコンバータに
おける各部の波形を示すタイムチャートである。初め
に、ライト信号ＷＲＤＡ１は図示しないメモリの「００
０６Ｈ」（１６進数）番地に、ライト信号ＷＲＤＡ２は
メモリの０００７Ｈ番地、信号ＣＰＵＳはメモリの００
０８Ｈ番地に書き込まれているものとする。
【００１４】初めに、中央処理装置はアドレス値「００
６Ｈ」とライト信号ＷＲを送出する（図２の（Ａ），
（Ｂ））。また、このときデータバス１上に「０００６
Ｈ」と対応するデジタル値データ「ｍｍＨ」をデータバ
ス１上に送出する（図２の（Ｃ））。アドレス値「００
０６Ｈ」は、アドレスバスを介して論理回路２３に入力
される。このアドレス値は、例えば「Ａ０，Ａ１，Ａ
２．．．．，Ａ１５」が２進数で「Ｄ，１，
１，．．．．，０」である。そして、ビットＡ１，Ａ２
を除くビットは、信号が反転して出力される。この結
果、論理素子２３の出力は「１」となり、この出力
「１」がライト信号ＷＲと論理積演算されてライト信号
ＷＲＤＡ１がスイッチ回路２ａに出力される（図２の
（Ｂ），（Ｄ））。スイッチ回路２ａは導通状態とな
り、第１レジスタ（ＤＡ−１）３ａにはアドレスバス１
上のデジタル値データ「ｍｍＨ」が読み込まれて保持
（ラッチ）される（図２の（Ｅ））。次に、中央処理装
置はアドレス値「０００７Ｈ」とライト信号ＷＲととも
に、デジタル値データ「ｎｎＨ」を送出する（図２の
（Ａ）〜（Ｃ））。このアドレス値「０００７Ｈ」は、
上記と同様にして、論理素子によってライト信号ＷＲＤ
Ａ２としてスイッチ回路２ｂに入力される（図２の
（Ｆ））。スイッチ回路は導通状態となり、第１レジス
タ（ＤＡ−２）３ｂにはアドレスバス１上のデジタル値
データ「ｎｎＨ」が読み込まれてラッチされる（図２の
（Ｇ））。
６Ｈ」とライト信号ＷＲを送出する（図２の（Ａ），
（Ｂ））。また、このときデータバス１上に「０００６
Ｈ」と対応するデジタル値データ「ｍｍＨ」をデータバ
ス１上に送出する（図２の（Ｃ））。アドレス値「００
０６Ｈ」は、アドレスバスを介して論理回路２３に入力
される。このアドレス値は、例えば「Ａ０，Ａ１，Ａ
２．．．．，Ａ１５」が２進数で「Ｄ，１，
１，．．．．，０」である。そして、ビットＡ１，Ａ２
を除くビットは、信号が反転して出力される。この結
果、論理素子２３の出力は「１」となり、この出力
「１」がライト信号ＷＲと論理積演算されてライト信号
ＷＲＤＡ１がスイッチ回路２ａに出力される（図２の
（Ｂ），（Ｄ））。スイッチ回路２ａは導通状態とな
り、第１レジスタ（ＤＡ−１）３ａにはアドレスバス１
上のデジタル値データ「ｍｍＨ」が読み込まれて保持
（ラッチ）される（図２の（Ｅ））。次に、中央処理装
置はアドレス値「０００７Ｈ」とライト信号ＷＲととも
に、デジタル値データ「ｎｎＨ」を送出する（図２の
（Ａ）〜（Ｃ））。このアドレス値「０００７Ｈ」は、
上記と同様にして、論理素子によってライト信号ＷＲＤ
Ａ２としてスイッチ回路２ｂに入力される（図２の
（Ｆ））。スイッチ回路は導通状態となり、第１レジス
タ（ＤＡ−２）３ｂにはアドレスバス１上のデジタル値
データ「ｎｎＨ」が読み込まれてラッチされる（図２の
（Ｇ））。
【００１５】次に、中央処理装置はあらかじめ定められ
たアドレス値「０００８Ｈ」とライト信号ＷＲを送出す
る。また、このとき「０００８Ｈ」は論理素子２１，２
０を介して信号ＣＰＵＳに変換され、スイッチ回路６
ａ，６ｂに同時に入力される（図２の（Ｈ））。この結
果、スイッチ回路６ａ，６ｂは同時に導通状態となり、
第１レジスタ（ＤＡ−１）３ａ，（ＤＡ−２）３ｂにそ
れぞれラッチされたデジタル値データ「ｍｍＨ」と「ｎ
ｎＨ」が同時に変換用レジスタ（ＤＡ−１）４ａ，（Ｄ
Ａ−２）４ｂに入力されラッチされる。そして、デジタ
ル値データ「ｍｍＨ」は、抵抗ラダー（ＤＡ−１）７ａ
でアナログ電圧（ｍｍＨＶ）に変換され、アナログ電圧
出力端子５ａから出力される（図２の（Ｉ））。同様に
して、デジタル値データ「ｎｎＨ」も抵抗ラダー（ＤＡ
−２）７ｂでアナログ電圧（ｎｎＨＶ）に変換され、ア
ナログ電圧出力端子５ｂからアナログ電圧出力端子５ａ
から出力されるアナログ電圧と同時に出力される（図２
の（Ｊ））。
たアドレス値「０００８Ｈ」とライト信号ＷＲを送出す
る。また、このとき「０００８Ｈ」は論理素子２１，２
０を介して信号ＣＰＵＳに変換され、スイッチ回路６
ａ，６ｂに同時に入力される（図２の（Ｈ））。この結
果、スイッチ回路６ａ，６ｂは同時に導通状態となり、
第１レジスタ（ＤＡ−１）３ａ，（ＤＡ−２）３ｂにそ
れぞれラッチされたデジタル値データ「ｍｍＨ」と「ｎ
ｎＨ」が同時に変換用レジスタ（ＤＡ−１）４ａ，（Ｄ
Ａ−２）４ｂに入力されラッチされる。そして、デジタ
ル値データ「ｍｍＨ」は、抵抗ラダー（ＤＡ−１）７ａ
でアナログ電圧（ｍｍＨＶ）に変換され、アナログ電圧
出力端子５ａから出力される（図２の（Ｉ））。同様に
して、デジタル値データ「ｎｎＨ」も抵抗ラダー（ＤＡ
−２）７ｂでアナログ電圧（ｎｎＨＶ）に変換され、ア
ナログ電圧出力端子５ｂからアナログ電圧出力端子５ａ
から出力されるアナログ電圧と同時に出力される（図２
の（Ｊ））。
【００１６】図３は、この第２の発明の一実施例（実施
例２）におけるＤ／Ａコンバータの回路ブロック図であ
る。図３において、３０は所定の時間をカウントするタ
イマ回路であり、この実施例２のスイッチ回路６ａ，６
ｂは、中央処理装置と接続されるアドレスバスではな
く、タイマ回路３０と接続されている点で実施例１と異
なる。中央処理装置は一定時間毎にタイマスタート信号
をタイマ回路３０に与え、タイマ回路３０はこのタイマ
スタート信号でタイマのカウントを行う。この時の各部
の波形については、図４のタイミングチャートで示して
いる。
例２）におけるＤ／Ａコンバータの回路ブロック図であ
る。図３において、３０は所定の時間をカウントするタ
イマ回路であり、この実施例２のスイッチ回路６ａ，６
ｂは、中央処理装置と接続されるアドレスバスではな
く、タイマ回路３０と接続されている点で実施例１と異
なる。中央処理装置は一定時間毎にタイマスタート信号
をタイマ回路３０に与え、タイマ回路３０はこのタイマ
スタート信号でタイマのカウントを行う。この時の各部
の波形については、図４のタイミングチャートで示して
いる。
【００１７】次に、この実施例２の動作について図４を
用いて説明する。初めに、タイマ回路３０は、中央処理
装置からのタイマスタート信号によりカウントを開始
し、このカウント値がオーバーフローした場合に、オー
バーフロー信号ＴＡＯＶを発生するものとする。また、
このカウント値は、例えば８ビットのタイマであれば
「００Ｈ」からスターとして「ＦＦＨ」までカウントア
ップして行き、再び「００Ｈ」になった時にオーバーフ
ロー信号ＴＡＯＶを発生するものとする。中央処理装置
の指示により、第１レジスタ（ＤＡ−１）３ａ，（ＤＡ
−２）３ｂに「ｍｍＨ］，「ｎｎＨ」のデジタル値デー
タがラッチされるまでは、実施例１と同じ動作なので説
明を省略す（図４の（Ａ）〜（Ｇ））。中央処理装置が
タイマスタート信号をタイマ回路３０に送出すると、タ
イマ回路３０は、タイマのカウントを開始する（図４の
（Ｈ），（Ｋ））。そして、タイマ回路３０がオーバー
フローすると、オーバーフロー信号ＴＭＯＶは「１」と
なる。スイッチ回路６ａ，６ｂは、そのオーバーフロー
信号ＴＭＯＶにより同時に導通状態となり、この結果、
第１レジスタ（ＤＡ−１）３ａ，（ＤＡ−２）３ｂにラ
ッチされたデジタル値データ「ｍｍＨ」，「ｎｎＨ」
は、変換用レジスタ（ＤＡ−１）４ａ，（ＤＡ−２）４
ｂに同時に読み込まれラッチされるとともに、抵抗ラダ
ー（ＤＡ−１）７ａ，（ＤＡ−２）７ｂで対応するアナ
ログ電圧に変換され、アナログ出力電圧端子５ａ，５ｂ
から同時に出力される（図４の（Ｉ），（Ｊ））。
用いて説明する。初めに、タイマ回路３０は、中央処理
装置からのタイマスタート信号によりカウントを開始
し、このカウント値がオーバーフローした場合に、オー
バーフロー信号ＴＡＯＶを発生するものとする。また、
このカウント値は、例えば８ビットのタイマであれば
「００Ｈ」からスターとして「ＦＦＨ」までカウントア
ップして行き、再び「００Ｈ」になった時にオーバーフ
ロー信号ＴＡＯＶを発生するものとする。中央処理装置
の指示により、第１レジスタ（ＤＡ−１）３ａ，（ＤＡ
−２）３ｂに「ｍｍＨ］，「ｎｎＨ」のデジタル値デー
タがラッチされるまでは、実施例１と同じ動作なので説
明を省略す（図４の（Ａ）〜（Ｇ））。中央処理装置が
タイマスタート信号をタイマ回路３０に送出すると、タ
イマ回路３０は、タイマのカウントを開始する（図４の
（Ｈ），（Ｋ））。そして、タイマ回路３０がオーバー
フローすると、オーバーフロー信号ＴＭＯＶは「１」と
なる。スイッチ回路６ａ，６ｂは、そのオーバーフロー
信号ＴＭＯＶにより同時に導通状態となり、この結果、
第１レジスタ（ＤＡ−１）３ａ，（ＤＡ−２）３ｂにラ
ッチされたデジタル値データ「ｍｍＨ」，「ｎｎＨ」
は、変換用レジスタ（ＤＡ−１）４ａ，（ＤＡ−２）４
ｂに同時に読み込まれラッチされるとともに、抵抗ラダ
ー（ＤＡ−１）７ａ，（ＤＡ−２）７ｂで対応するアナ
ログ電圧に変換され、アナログ出力電圧端子５ａ，５ｂ
から同時に出力される（図４の（Ｉ），（Ｊ））。
【００１８】図５は、この第３の発明の一実施例（実施
例３）におけるＤ／Ａコンバータの回路ブロック図であ
る。図５において、４０はパルス信号を出力する回路と
接続される外部入力端子、４１はそのパルス信号の立上
がり又は立下がりからエッジを検出するエッジ検出回路
である。この外部入力端子４０及びエッジ検出回路４１
は、実施例２のタイマ回路に対応するものであり、実施
例２がタイマ回路のオーバーフロー信号によりスイッチ
回路６ａ，６ｂを同時に導通状態にするのと比べて、実
施例３では、外部回路を外部入力端子４０に接続してパ
ルス信号等の外部入力信号を発生させ、エッジ検出回路
４０でその外部入力信号のエッジを検出する。そして、
このエッジにもとづく信号ＥＸＴＲによって、スイッチ
回路６ａ，６ｂを同時に導通させる。このＤ／Ａコンバ
ータの各部の波形を示したのが図６のタイミングチャー
トである。
例３）におけるＤ／Ａコンバータの回路ブロック図であ
る。図５において、４０はパルス信号を出力する回路と
接続される外部入力端子、４１はそのパルス信号の立上
がり又は立下がりからエッジを検出するエッジ検出回路
である。この外部入力端子４０及びエッジ検出回路４１
は、実施例２のタイマ回路に対応するものであり、実施
例２がタイマ回路のオーバーフロー信号によりスイッチ
回路６ａ，６ｂを同時に導通状態にするのと比べて、実
施例３では、外部回路を外部入力端子４０に接続してパ
ルス信号等の外部入力信号を発生させ、エッジ検出回路
４０でその外部入力信号のエッジを検出する。そして、
このエッジにもとづく信号ＥＸＴＲによって、スイッチ
回路６ａ，６ｂを同時に導通させる。このＤ／Ａコンバ
ータの各部の波形を示したのが図６のタイミングチャー
トである。
【００１９】次に、この実施例３の動作について図６を
用いて説明する。初めに、信号ＥＸＴＲは、外部入力端
子４０に接続された外部回路から外部入力信号が入力さ
れ（図６の（Ｍ））、「０」から「１」に立上った時
に、エッジ検出回路４１によりエッジが検出され、その
エッジにもとづく信号（ワンショットパルス）ＥＸＴＲ
がスイッチ回路６ａ，６ｂに入力されるものとする。中
央処理装置の指示により、第１レジスタ（ＤＡ−１）３
ａ，（Ｄ−２）３ｂに「ｍｍＨ」，「ｎｎＨ」をラッチ
するまでは、実施例１，２と同じ動作なので説明を省略
する（図６Ｎ（Ａ）〜（Ｇ））。外部回路から外部入力
信号が入力され、（図６の（Ｍ））、「０」から「１」
に立上った時に、エッジ検出回路４１によりエッジが検
出され、そのエッジにもとづく信号ＥＸＴＲがスイッチ
回路６ａ，６ｂに同時に入力される（図６の（Ｎ））。
そしてこれらのスイッチ回路６ａ，６ｂが同時に導通状
態となることにより、第１レジスタ（ＤＡ−１）３ａ，
（ＤＡ−２）３ｂにラッチされたデジタル値データ「ｍ
ｍＨ」，「ｎｎＨ」が変換用レジスタ（ＤＡ−１）４
ａ，（ＤＡ−２）４ｂにラッチされるとともに、抵抗ラ
ダー（ＤＡ−１）７ａ，（ＤＡ−２）７ｂでアナログ電
圧に変換される。そして、それらのアナログ電圧がアナ
ログ電圧出力端子５ａ，５ｂから出力される。
用いて説明する。初めに、信号ＥＸＴＲは、外部入力端
子４０に接続された外部回路から外部入力信号が入力さ
れ（図６の（Ｍ））、「０」から「１」に立上った時
に、エッジ検出回路４１によりエッジが検出され、その
エッジにもとづく信号（ワンショットパルス）ＥＸＴＲ
がスイッチ回路６ａ，６ｂに入力されるものとする。中
央処理装置の指示により、第１レジスタ（ＤＡ−１）３
ａ，（Ｄ−２）３ｂに「ｍｍＨ」，「ｎｎＨ」をラッチ
するまでは、実施例１，２と同じ動作なので説明を省略
する（図６Ｎ（Ａ）〜（Ｇ））。外部回路から外部入力
信号が入力され、（図６の（Ｍ））、「０」から「１」
に立上った時に、エッジ検出回路４１によりエッジが検
出され、そのエッジにもとづく信号ＥＸＴＲがスイッチ
回路６ａ，６ｂに同時に入力される（図６の（Ｎ））。
そしてこれらのスイッチ回路６ａ，６ｂが同時に導通状
態となることにより、第１レジスタ（ＤＡ−１）３ａ，
（ＤＡ−２）３ｂにラッチされたデジタル値データ「ｍ
ｍＨ」，「ｎｎＨ」が変換用レジスタ（ＤＡ−１）４
ａ，（ＤＡ−２）４ｂにラッチされるとともに、抵抗ラ
ダー（ＤＡ−１）７ａ，（ＤＡ−２）７ｂでアナログ電
圧に変換される。そして、それらのアナログ電圧がアナ
ログ電圧出力端子５ａ，５ｂから出力される。
【００２０】図７は、実施例１の応用例を示す回路ブロ
ック図である。図７において、６ａ，６Ｄ，１２ａ，１
２Ｄ，１３ａ，１３Ｄは図１のライト信号ＣＰＵＳ，Ｗ
ＲＤＡ１又はＷＲＤＡ２によって導通状態となるスイッ
チ回路、８ａ，８Ｄは第２レジスタ（ＤＡ−１），（Ｄ
Ａ−２）、９ａ，９Ｄは第３レジスタ（ＤＡ−１），
（ＤＡ−２）、１０ａ，１０Ｄは第４レジスタ（ＤＡ−
１），（ＤＡ−２）、５０ａ〜５２ａ，５０Ｄ〜５２Ｄ
は論理素子（オフ素子）である。この応用例の特徴は、
実施例１〜３が第１レジスタを１個だけしか備えていな
いのに対して、複数の直列接続のレジスタ（第２〜第４
レジスタ）を備えている点である。それぞれのレジスタ
は、スイッチ回路６ａ，６Ｄ，１２ａ，１２Ｄ，１３
ａ，１３Ｄがライト信号ＣＰＵＳ，ＷＲＤＡ１．又はＷ
ＲＤＡ２で導通状態となる都度に、前段のレジスタのデ
ジタル値データを読み込み、次段のレジスタに出力す
る。この応用例の動作については実施例１とほとんど同
じであるが、レジスタに読込まれたデジタル値データを
順次、次段のレジスタに送るところが異なっている。す
なわち、初めに、ライト信号ＷＲＤＡ１，ＷＲＤＡ２に
よりスイッチ回路２ａ，２Ｄが導通状態となって、デー
タバス１からデジタル値データが第１レジスタ（ＤＡ−
１）３ａ，(ＤＡ−２）３ｂに読み込まれる。次に、ラ
イト進号ＣＰＵＳによってスイッチ回路６ａ，６ｂが導
通状態となり、第１レジスタ（ＤＡ−１）３ａ，（ＤＡ
−２）３ｂのデジタル値データが同時に第２レジスタ
（ＤＡ−１）８ａ，（ＤＡ−２）８ｂに読み込まれる。
ここまでは実施例１と同じである。次に、ライト信号Ｗ
ＲＤＡ１，ＷＲＤＡ２によってスイッチ回路１２ａ，１
２ｂが次々と導通状態となり、第２レジスタ（ＤＡ−
１）８ａ，（ＤＡ−２）８ｂのデジタル値データが第３
のレジスタ（ＤＡ−１）９ａ，（ＤＡ−２）９ｂに読み
込まれる。一方、この時ライト信号ＷＲＤＡ１，ＷＲＤ
Ａ２によって、データバス１から他のデジタル値データ
が第１レジスタ（ＤＡ−１）３ａ，（ＤＡ−２）３ｂに
読み込まれる。さらに、ライト信号ＣＰＵＳによってス
イッチ回路１３ａ，１３ｂが導通状態となり、第３レジ
スタ（ＤＡ−１）９ａ，（ＤＡ−２）９ｂのデジタル値
データが第４レジスタ（ＤＡ−１）４ａ，（ＤＡ−２）
４ｂに読み込まれる。そして、ライト信号ＣＰＵＳによ
ってスイッチ回路１４ａ，１４ｂが導通状態となり、そ
のデジタル値データがアナログ電圧に変換される。な
お、以上の応用例は、実施例１にもとづくものを一例と
して説明したが、実施例２、実施例３にも応用できるこ
とは言うまでもない。
ック図である。図７において、６ａ，６Ｄ，１２ａ，１
２Ｄ，１３ａ，１３Ｄは図１のライト信号ＣＰＵＳ，Ｗ
ＲＤＡ１又はＷＲＤＡ２によって導通状態となるスイッ
チ回路、８ａ，８Ｄは第２レジスタ（ＤＡ−１），（Ｄ
Ａ−２）、９ａ，９Ｄは第３レジスタ（ＤＡ−１），
（ＤＡ−２）、１０ａ，１０Ｄは第４レジスタ（ＤＡ−
１），（ＤＡ−２）、５０ａ〜５２ａ，５０Ｄ〜５２Ｄ
は論理素子（オフ素子）である。この応用例の特徴は、
実施例１〜３が第１レジスタを１個だけしか備えていな
いのに対して、複数の直列接続のレジスタ（第２〜第４
レジスタ）を備えている点である。それぞれのレジスタ
は、スイッチ回路６ａ，６Ｄ，１２ａ，１２Ｄ，１３
ａ，１３Ｄがライト信号ＣＰＵＳ，ＷＲＤＡ１．又はＷ
ＲＤＡ２で導通状態となる都度に、前段のレジスタのデ
ジタル値データを読み込み、次段のレジスタに出力す
る。この応用例の動作については実施例１とほとんど同
じであるが、レジスタに読込まれたデジタル値データを
順次、次段のレジスタに送るところが異なっている。す
なわち、初めに、ライト信号ＷＲＤＡ１，ＷＲＤＡ２に
よりスイッチ回路２ａ，２Ｄが導通状態となって、デー
タバス１からデジタル値データが第１レジスタ（ＤＡ−
１）３ａ，(ＤＡ−２）３ｂに読み込まれる。次に、ラ
イト進号ＣＰＵＳによってスイッチ回路６ａ，６ｂが導
通状態となり、第１レジスタ（ＤＡ−１）３ａ，（ＤＡ
−２）３ｂのデジタル値データが同時に第２レジスタ
（ＤＡ−１）８ａ，（ＤＡ−２）８ｂに読み込まれる。
ここまでは実施例１と同じである。次に、ライト信号Ｗ
ＲＤＡ１，ＷＲＤＡ２によってスイッチ回路１２ａ，１
２ｂが次々と導通状態となり、第２レジスタ（ＤＡ−
１）８ａ，（ＤＡ−２）８ｂのデジタル値データが第３
のレジスタ（ＤＡ−１）９ａ，（ＤＡ−２）９ｂに読み
込まれる。一方、この時ライト信号ＷＲＤＡ１，ＷＲＤ
Ａ２によって、データバス１から他のデジタル値データ
が第１レジスタ（ＤＡ−１）３ａ，（ＤＡ−２）３ｂに
読み込まれる。さらに、ライト信号ＣＰＵＳによってス
イッチ回路１３ａ，１３ｂが導通状態となり、第３レジ
スタ（ＤＡ−１）９ａ，（ＤＡ−２）９ｂのデジタル値
データが第４レジスタ（ＤＡ−１）４ａ，（ＤＡ−２）
４ｂに読み込まれる。そして、ライト信号ＣＰＵＳによ
ってスイッチ回路１４ａ，１４ｂが導通状態となり、そ
のデジタル値データがアナログ電圧に変換される。な
お、以上の応用例は、実施例１にもとづくものを一例と
して説明したが、実施例２、実施例３にも応用できるこ
とは言うまでもない。
【００２１】次に、実施例２（図３）のＤ／Ａ変換装置
でアナログ電圧出力端子５ａ，５ｂからｓｉｎ波を発生
させる場合のフローチャートの一例を図８に示す。この
フローチャートに従って説明すると、次のようになる。
初めにタイマ回路３０（インタバルタイマ）のインタバ
ル値を０．１ｍＳにセットし（ステップＳ１）、アナロ
グ電圧出力端子５ａから出力される信号の初期値をＤＡ
１＝０、アナログ電圧出力端子５ｂから出力される信号
の初期値をＤＡ２＝２５５とする（ステップＳ２）。次
に、中央処理装置からタイマスタート信号をタイマ回路
３０に与える。タイマ回路３０はカウンタ値の初期値を
Ｎ＝０とし、カウントを始める。そして、カウント（Ｎ
＝Ｎ＋１）した後、カウント値が１００、すなわち０．
１ｍＳになると、オーバーフロー信号ＴＭＯＶをスイッ
チ回路６ａ，６ｂに出力する（ステップＳ４〜Ｓ６）。
そして、図８で示すように、ステップＳ６０〜Ｓ６２の
タイマ割り込み処理を行い、ステップＳ４に戻る。これ
らの処理をくり返し行うことにより、図１０の（Ｑ），
（Ｒ）で示す出力波形がアナログ電圧出力端子５ａ，５
ｂから出力される。
でアナログ電圧出力端子５ａ，５ｂからｓｉｎ波を発生
させる場合のフローチャートの一例を図８に示す。この
フローチャートに従って説明すると、次のようになる。
初めにタイマ回路３０（インタバルタイマ）のインタバ
ル値を０．１ｍＳにセットし（ステップＳ１）、アナロ
グ電圧出力端子５ａから出力される信号の初期値をＤＡ
１＝０、アナログ電圧出力端子５ｂから出力される信号
の初期値をＤＡ２＝２５５とする（ステップＳ２）。次
に、中央処理装置からタイマスタート信号をタイマ回路
３０に与える。タイマ回路３０はカウンタ値の初期値を
Ｎ＝０とし、カウントを始める。そして、カウント（Ｎ
＝Ｎ＋１）した後、カウント値が１００、すなわち０．
１ｍＳになると、オーバーフロー信号ＴＭＯＶをスイッ
チ回路６ａ，６ｂに出力する（ステップＳ４〜Ｓ６）。
そして、図８で示すように、ステップＳ６０〜Ｓ６２の
タイマ割り込み処理を行い、ステップＳ４に戻る。これ
らの処理をくり返し行うことにより、図１０の（Ｑ），
（Ｒ）で示す出力波形がアナログ電圧出力端子５ａ，５
ｂから出力される。
【００２２】以上説明したように、この発明の実施例で
は、アナログ電圧出力端子５ａ，５ｂから出力されるア
ナログ電圧が同時に変更できる構成となっているため、
位相差を考える必要もなく、また中央処理装置で他のい
ろいろな関数計算を行うことにより、簡単な制御でいろ
いろな関数のアナログ出力電圧波形が出力できる。
は、アナログ電圧出力端子５ａ，５ｂから出力されるア
ナログ電圧が同時に変更できる構成となっているため、
位相差を考える必要もなく、また中央処理装置で他のい
ろいろな関数計算を行うことにより、簡単な制御でいろ
いろな関数のアナログ出力電圧波形が出力できる。
【００２３】
【発明の効果】以上のように、この第１の発明によれ
ば、Ｄ／Ａ変換装置内の複数のＤ／Ａ変換部出力を所定
のアドレスの指定により同時に変更できるように構成し
たので、複数の制御対象に対して同時に制御することが
でき、特に、位相差が問題となるシステムに用いる場
合、位相差が容易に制御できるとともに位相差の精度を
上げることができる効果がある。また、その制御を容易
に行うことができるため、Ｄ／Ａ変換部を含むシステム
の信頼性を高めることができる効果もある。
ば、Ｄ／Ａ変換装置内の複数のＤ／Ａ変換部出力を所定
のアドレスの指定により同時に変更できるように構成し
たので、複数の制御対象に対して同時に制御することが
でき、特に、位相差が問題となるシステムに用いる場
合、位相差が容易に制御できるとともに位相差の精度を
上げることができる効果がある。また、その制御を容易
に行うことができるため、Ｄ／Ａ変換部を含むシステム
の信頼性を高めることができる効果もある。
【００２４】この第２の発明によれば、Ｄ／Ａ変換装置
内の複数のＤ／Ａ変換部の出力をタイマ回路のオーバー
フロー信号により同時に変更できる構成としたので、中
央処理装置と直接関係することなく、複数の制御対象に
対して同時に制御することができる。このため、第１の
発明の効果に加えて、その制御を第１の発明よりも簡単
な構成で実現できる効果がある。
内の複数のＤ／Ａ変換部の出力をタイマ回路のオーバー
フロー信号により同時に変更できる構成としたので、中
央処理装置と直接関係することなく、複数の制御対象に
対して同時に制御することができる。このため、第１の
発明の効果に加えて、その制御を第１の発明よりも簡単
な構成で実現できる効果がある。
【００２５】この第３の発明によれば、Ｄ／Ａ変換装置
内のＤ／Ａ変換部の出力を外部回路からのパルス信号に
より同時に変更できる構成としたので、複数の制御対象
に対して同時に制御することができる。このため、上記
第１の発明の効果に加えて、パルス信号を発生する外部
回路が接続されたシステムに対して、第１の発明の構成
よりも簡単な構成で実現でくき効果がある。
内のＤ／Ａ変換部の出力を外部回路からのパルス信号に
より同時に変更できる構成としたので、複数の制御対象
に対して同時に制御することができる。このため、上記
第１の発明の効果に加えて、パルス信号を発生する外部
回路が接続されたシステムに対して、第１の発明の構成
よりも簡単な構成で実現でくき効果がある。
【図１】この第１の発明の一実施例を示すＤ／Ａコンバ
ータの回路ブロック図である。
ータの回路ブロック図である。
【図２】図１の回路における各部の波形を示すタイミン
グチャートである。
グチャートである。
【図３】この第２の発明の一実施例を示すＤ／Ａコンバ
ータの回路ブロック図である。
ータの回路ブロック図である。
【図４】図３の回路における各部の波形を示すタイミン
グチャートである。
グチャートである。
【図５】この第３の発明の一実施例を示すＤ／Ａコンバ
ータの回路ブロック図である。
ータの回路ブロック図である。
【図６】図５の回路における各部の波形を示すタイミン
グチャートである。
グチャートである。
【図７】この発明の応用例を示すＤ／Ａコンバータの回
路ブロック図である。
路ブロック図である。
【図８】この発明を利用する場合のプログラムの一例を
示すフローチャートである。
示すフローチャートである。
【図９】従来のＤ／Ａコンバータの回路ブロック図であ
る。
る。
【図１０】図９の回路を使用例を示す出力波形図であ
る。
る。
１ データバス ２ａ，２ｂ，６ａ，６ｂ，１２ａ〜１４ｂ スイッチ回
路 ３ａ，３ｂ 第１レジスタ（ＤＡ−１），（ＤＡ−２） ４ａ，４ｂ 変換用レジスタ（ＤＡ−１），（ＤＡ−
２） ７ａ，７ｂ 抵抗ラダー（ＤＡ−１），（ＤＡ−２） ８ａ，８ｂ 第２レジスタ（ＤＡ−１），（ＤＡ−２） ９ａ，９ｂ 第３レジスタ（ＤＡ−１），（ＤＡ−２） １０ａ，１０ｂ 第４レジスタ（ＤＡ−１），（ＤＡ−
２）
路 ３ａ，３ｂ 第１レジスタ（ＤＡ−１），（ＤＡ−２） ４ａ，４ｂ 変換用レジスタ（ＤＡ−１），（ＤＡ−
２） ７ａ，７ｂ 抵抗ラダー（ＤＡ−１），（ＤＡ−２） ８ａ，８ｂ 第２レジスタ（ＤＡ−１），（ＤＡ−２） ９ａ，９ｂ 第３レジスタ（ＤＡ−１），（ＤＡ−２） １０ａ，１０ｂ 第４レジスタ（ＤＡ−１），（ＤＡ−
２）
Claims (3)
- 【請求項１】 中央処理装置からアドレス値が指示され
る都度に、そのアドレス値に対応するスイッチを導通状
態にして、アドレスバスからのデジタル値データを通過
させる複数の第１のスイッチ回路と、この第１のスイッ
チ回路と対応して設けられ、アナログ電圧に変換する前
のデジタル値データを一時的に保持する第１の保持部と
を少なくとも備えるＤ／Ａ変換装置において、中央処理
装置からアドレス値が指示されることにより、導通状態
となった上記第１のスイッチ回路のそれぞれのスイッチ
を介してデータバスから読み込まれたデジタル値データ
を保持する第２の保持部と、中央処理装置から所定のア
ドレス値が指示されると、構成されるすべてのスイッチ
を同時に導通状態として、上記第２の保持保持部に保持
されているデジタル値データのすべてを上記第１の保持
部に書き込む第２のスイッチ回路とを備えたことを特徴
とするＤ／Ａ変換装置。 - 【請求項２】 中央処理装置からアドレス値が指示され
る都度に、そのアドレス値に対応するスイッチを導通状
態にして、アドレスバスからのデジタル値データを通過
させる複数の第１のスイッチ回路と、この第１のスイッ
チ回路と対応して設けられ、アナログ電圧に変換する前
のデジタル値データを一時的に保持する第１の保持部と
を少なくとも備えるＤ／Ａ変換装置において、中央処理
装置からアドレス値が指示されることにより、導通状態
となった上記第１のスイッチ回路のそれぞれのスイッチ
を介してデータバスから読み込まれたデジタル値データ
を保持する第２の保持部と、一定時間毎にオーバーフロ
ー信号を出力するタイマ回路と、このタイマ回路からオ
ーバーフロー信号を受けると、構成されるすべてのスイ
ッチを同時に導通状態として、上記第２の保持保持部に
保持されているデジタル値データのすべてを上記第１の
保持部に書き込む第２のスイッチ回路とを備えたことを
特徴とするＤ／Ａ変換装置。 - 【請求項３】 中央処理装置からアドレス値が指示され
る都度に、そのアドレス値に対応するスイッチを導通状
態にして、アドレスバスからのデジタル値データを通過
させる複数の第１のスイッチ回路と、この第１のスイッ
チ回路と対応して設けられ、アナログ電圧に変換する前
のデジタル値データを一時的に保持する第１の保持部と
を少なくとも備えるＤ／Ａ変換装置において、中央処理
装置からアドレス値が指示されることにより、導通状態
となった上記第１のスイッチ回路のそれぞれのスイッチ
を介してデータバスから読み込まれたデジタル値データ
を保持する第２の保持部と、外部回路から入力される外
部入力信号から立上がり又は立下がりのエッジを検出す
るエッジ検出回路と、このエッジ検出回路からのエッジ
にもとづく信号を受けると、構成されるすべてのスイッ
チを同時に導通状態として、上記第２の保持保持部に保
持されているデジタル値データのすべてを上記第１の保
持部に書き込む第２のスイッチ回路とを備えたことを特
徴とするＤ／Ａ変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226375A JPH0653835A (ja) | 1992-08-03 | 1992-08-03 | Ｄ／ａ変換装置 |
| US08/112,400 US5410312A (en) | 1992-08-03 | 1993-07-30 | Digital/analog conversion device with two switched latches for simultaneous D/A conversion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226375A JPH0653835A (ja) | 1992-08-03 | 1992-08-03 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653835A true JPH0653835A (ja) | 1994-02-25 |
Family
ID=16844149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4226375A Pending JPH0653835A (ja) | 1992-08-03 | 1992-08-03 | Ｄ／ａ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5410312A (ja) |
| JP (1) | JPH0653835A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001047123A1 (fr) * | 1999-12-21 | 2001-06-28 | Matsushita Electric Industrial Co., Ltd. | Convertisseur n/a de haute precision |
| JP2012037999A (ja) * | 2010-08-05 | 2012-02-23 | Yokogawa Electric Corp | アナログ出力モジュール |
| US10381251B2 (en) | 2002-06-19 | 2019-08-13 | Murata Machinery Ltd. | Automated material handling system for semiconductor manufacturing based on a combination of vertical carousels and overhead hoists |
| US10957569B2 (en) | 2002-10-11 | 2021-03-23 | Murata Machinery Ltd. | Access to one or more levels of material storage shelves by an overhead hoist transport vehicle from a single track position |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245020A (ja) * | 1985-04-23 | 1986-10-31 | Mitsubishi Electric Corp | Ｃａｍａｃシステムのアナログ信号出力モジユ−ル |
| JPH01241224A (ja) * | 1988-03-22 | 1989-09-26 | Yokogawa Electric Corp | デジタルアナログ変換器 |
| JPH01255001A (ja) * | 1988-04-05 | 1989-10-11 | Hitachi Seiko Ltd | マイクロコンピユータの信号出力装置 |
| JPH0360223A (ja) * | 1989-07-28 | 1991-03-15 | Alpine Electron Inc | デジタル・アナログ変換器 |
| JPH04207230A (ja) * | 1990-11-28 | 1992-07-29 | Mitsubishi Electric Corp | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2039432B (en) * | 1978-10-02 | 1983-01-26 | Lloyd Instr | Electronic memory unit |
| JPH0697745B2 (ja) * | 1987-12-26 | 1994-11-30 | 岩崎通信機株式会社 | 多チャネル・デジタル・アナログ変換回路の制御方法 |
-
1992
- 1992-08-03 JP JP4226375A patent/JPH0653835A/ja active Pending
-
1993
- 1993-07-30 US US08/112,400 patent/US5410312A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245020A (ja) * | 1985-04-23 | 1986-10-31 | Mitsubishi Electric Corp | Ｃａｍａｃシステムのアナログ信号出力モジユ−ル |
| JPH01241224A (ja) * | 1988-03-22 | 1989-09-26 | Yokogawa Electric Corp | デジタルアナログ変換器 |
| JPH01255001A (ja) * | 1988-04-05 | 1989-10-11 | Hitachi Seiko Ltd | マイクロコンピユータの信号出力装置 |
| JPH0360223A (ja) * | 1989-07-28 | 1991-03-15 | Alpine Electron Inc | デジタル・アナログ変換器 |
| JPH04207230A (ja) * | 1990-11-28 | 1992-07-29 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001047123A1 (fr) * | 1999-12-21 | 2001-06-28 | Matsushita Electric Industrial Co., Ltd. | Convertisseur n/a de haute precision |
| US6469647B1 (en) | 1999-12-21 | 2002-10-22 | Matsushita Electric Industrial Co., Ltd. | High-precision D-A converter circuit |
| US10381251B2 (en) | 2002-06-19 | 2019-08-13 | Murata Machinery Ltd. | Automated material handling system for semiconductor manufacturing based on a combination of vertical carousels and overhead hoists |
| US10957569B2 (en) | 2002-10-11 | 2021-03-23 | Murata Machinery Ltd. | Access to one or more levels of material storage shelves by an overhead hoist transport vehicle from a single track position |
| JP2012037999A (ja) * | 2010-08-05 | 2012-02-23 | Yokogawa Electric Corp | アナログ出力モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| US5410312A (en) | 1995-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0653835A (ja) | Ｄ／ａ変換装置 | |
| JPH0578855B2 (ja) | ||
| JPH08139575A (ja) | パルス出力回路 | |
| JP2707778B2 (ja) | ノイズ除去回路 | |
| SU1444744A1 (ru) | Программируемое устройство дл вычислени логических функций | |
| SU1566336A1 (ru) | Устройство дл вывода информации | |
| KR19980014697A (ko) | 복수개의 알람시간을 갖는 알람장치의 구현방법 | |
| SU1278832A1 (ru) | Устройство дл сравнени двоичных чисел | |
| SU1387004A2 (ru) | Устройство дл сопр жени @ датчиков с ЭВМ | |
| SU1126953A1 (ru) | Устройство управлени | |
| JP3142071B2 (ja) | ディジタル・デファジィファイヤ回路 | |
| SU598070A1 (ru) | Устройство вычислени функций | |
| SU572776A1 (ru) | Веро тностный коммутатор | |
| SU741321A1 (ru) | Посто нное запоминающее устройство | |
| JPH06110576A (ja) | 半導体集積回路装置 | |
| JPH08125501A (ja) | 制御信号発生装置 | |
| SU1198531A1 (ru) | Устройство дл сопр жени абонентов с электронно-вычислительной машиной | |
| JP2896478B2 (ja) | リモートコントロールパルス受信回路 | |
| SU1383505A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный код угловых единиц | |
| SU1649533A1 (ru) | Устройство дл сортировки чисел | |
| SU311406A1 (ru) | УСТРОЙСТВО дл СЧЕТА ПО ПЕРЕМЕННОМУ МОДУЛЮ | |
| SU1732347A1 (ru) | Генератор тестов | |
| JPS62237531A (ja) | 時分割プログラム出力方式 | |
| JPS5999824A (ja) | 不連続出力のカウンタ | |
| JPH02209010A (ja) | タイミングパルス生成回路 |