JPH01241224A - デジタルアナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、デジタルデータをアナログ信号に変換する
デジタルアナログ変換器に関し、特に構成が簡単なデジ
タルアナログ変換器に関するものである。

〈従来技術〉 第４図に１８ビツトのデジタルアナログ変換器の構成を
示す、マイクロプロセッサ（図示せず）のデータバス１
から送られるデジタルデータはラッチ２〜４に入力され
る。データバス１の幅は通常８ビツトであり、またデジ
タルデータは１８ビツト必要なので、ラッチ２〜４には
時分割でデジタルデータが送られ、ラッチ２には上位８
ビツト、ラッチ３には中位８ビツト、ラッチ４には下位
２ビツトのデジタルデータが入力され、保持される。

ラッチ３．４に保持されたデジタルデータはさらにラッ
チ５．６に移される。これらラッチ２．５．６に保持さ
れたデジタルデータは制御信号７により同時に１８ビツ
トのＤ／Ａ変換器８に入力され、アナログ信号に変換さ
れる。Ｄ／Ａ変換器８の出力はアンプ９を介して外部に
出力される。このようにしてデジタルデータがアナログ
信号に変換される。

〈発明が解決すべき課題〉 しかしながら、この様なデジタルアナログ変換器は構成
が複雑であるという欠点があった。特に変換するデジタ
ルデータのビット数が多くなると周辺回路の部品点数が
増加し、また、変換するデジタルデータと同じビット数
のＤ／Ａ変換器が必要であるためにコストが高くなると
いう欠点があった。

〈発明の目的〉 この発明の目的は、構成が簡単であり、かつ少ないビッ
ト数のＤ／Ａ変換器を使用して多桁のデジタルデータの
変換が出来るデジタルアナログ変換器を提供する事にあ
る。

〈課題を解決する為の手段〉 前記課題を解決する為に本発明では、パルス発生手段に
よって引き続いて発生する第１のパルス及び第２のパル
スを発生する。この第１のパルスまたは第２のパルスの
いずれかをデジタルアナログ変換器の最上位ビットに、
またデジタルデータの下位ビットを選択的に前記デジタ
ルアナログ変換器の下位ビットに入力し、このデジタル
アナログ変換器の出力をローパスフィルタに入力する。

この様な構成において、前記第１．ｔたは第２のパルス
のうちの少なくとも１つを前記デジタルデータに応じて
変化させると共に、前記デジタルアナログ変換器の最上
位ビットに入力されない側のパルスが発生している間の
み前記デジタルアナログ変換器に前記デジタルデータの
下位ビットを入力するようにしたものである。

〈実施例〉 第１図に本発明の一実施例を示す、第１図において、１
０はデータバスであり、図示しないマイクロプロセッサ
に接続されている。１１〜１３はカウンタであり、それ
ぞれ１６ビツトの長さを有する。これらのカウンタ１１
〜１３にはデータバス１０が接続され、値が設定される
。カウンタ１１にはクロックＣＬＫが入力され分周され
る。カウンタ１１の出力はカウンタ１２に入力され、カ
ウンタ１２の出力はカウンタ１３に入力される。

１４はラッチであり、そのデータ端子にはデータバス１
０が接続される。また、その出力制御端子ＯＣにはカウ
ンタ１２の出力が入力される。１５はラッチであり、そ
のデータ端子は低レベルにされ、出力制御端子ＯＣには
インバータ１６で反転されたカウンタ１２の出力が入力
される。１７は８ビツトのＤ／Ａ変換器であり、その入
力端子の最上位ビットＭＳＢにはインバータ１８で反転
されなカウンタ１３の出力が入力される。またその入力
端子の下位７ビツトにはラッチ１４．１５の出力が入力
される。１９はローパスフィルタであり、Ｄ／Ａ変換器
１７の出力が入力される。ローパスフィルタ１９の出力
がデジタルアナログ変換器の出力になる。カウンタ１２
と１３でパルス発生手段を構成している。

次に、この実施例の動作を第２図に基づいて説明する。

第２図（Ａ）はカウンタ１１に供給されるクロックＣＬ
Ｋであり、例えば６ＭＨｚのパルス信号が用いられる。

カウンタ１１には図示しないマイクロプロヅサからデー
タが書き込まれ、その分周比が決定される。Ｄ／Ａ変換
器１７のデータ更新周期はクロックＣＬＫの周期とこの
分周比で決定される０例えば、タロツクＣＬＫの周波数
を６ＭＨｚとし、分周比を１／２１５とすると、データ
更新周期は５．４６ｍ５ｅｃ、になる、（Ｂ）はカウン
タ１１の出力波形を表わす、パルスの立ち上がりから次
の立ち上がりまでの時間Ｔがデータ更新周期になる。（
Ｃ）はカウンタ１２の出力であり、第１のパルスに相当
する。カウンタ１２の出力はカウンタ１１の出力（Ｂ）
の立ち上がりに同期して立ち下がり、図示しないマイク
ロプロセッサにより設定されるデータとタロツクＣＬＫ
の周期の積の時間だけ低レベルを維持する。（Ｃ）は設
定データを１とした場合であり、クロックＣＬＫの１周
期間だけ低レベルになっている。（Ｄ）はカウンタ１３
の出力を表わし、第２のパルスに相当する。カウンタ１
３の出力はカウンタ１２の出力の立ち上がりに同期して
図示しないマイクロプロセッサで設定されるデータの値
とタロツクＣＬＫの周期の積の時間だけ低レベルを維持
する。

このデータの値はアナログ信号に変換するデジタルデー
タの上位１４ビツトに関連して与えられる。

（Ｅ）はＤ／Ａ変換器１７の出力を表わす、カウンタ１
２の出力はそのｔｔラッチ１４の出力制御端子に、イン
バータ１６で反転されてラッチ１５の出力制御端子に印
加され、かつラッチ１４にはアナログ信号に変換すべき
デジタルデータの下位７ビツトが入力されている。さら
に、カウンタ１３の出力はインバータ１８で反転されて
Ｄ／Ａ変換器１７の最上位ビットに印加される。従って
、Ｄ／Ａ変換器１７の出力は次に示すようになる。

■カウンタ１２の出力が低レベルのときはラッチ１４が
選択される。Ｄ／Ａ変換器１７の出力レベルはアナログ
信号に変換すべきデジタルデータの下位７ビツトの値に
相当する大きさになる。

■カウンタ１３の出力が低レベルのときはラッチ１５が
選択され、Ｄ／Ａ変換器１７の入力は最上位ビットのみ
高レベルになり、その出力はフルスクールに近い一定値
にな為。

■カウンタ１２．１３の出力が共に高レベルのときは、
Ｄ／Ａ変換器１７の出力レベルはゼロになる。

これら■〜■の出力は連続して現れ、かつカウンタ１１
の出力で規定される周期で繰り返される。

この出力はローパスフィルタ１９で平滑されて出力され
る。カウンタ１３の出力の最小パルス幅はクロックＣＬ
Ｋの１周期であり、かつカウンタ１１の分周比の２１５
の幅で任意に指定できる。また、カウンタ１２の出力は
クロックＣＬ　Ｋの１周期であり、かつＤ／Ａ変換器１
７によりそのレベルを７ビツトの分解能で指定できる。

従って、アナログ信号に変換すべきデジタルデータの上
位１４ビツトはカウンタ１３の出力パルス幅で表わされ
、下位７ビツトはカウンタ１２の出力期間のレベル差で
表わされる。ローパスフィルタ１９の出力はこれら２つ
の出力を平滑したものであるので、合計２１ビツトの分
解能を得ることができる。

第３図に出力の一例を示す、第３図（Ａ）はクロックＣ
ＬＫ、（Ｂ）はカウンタ１１の出力である。（Ｃ）〜（
Ｅ）は出力が１００％の時の出力であり、カウンタ１２
の出力（Ｃ）はタロツクＣＬＫの１周期、カウンタ１３
の出力は周期の残りの期間低レベルになる。従って、Ｄ
／Ａ変換器１７の出力はほぼ全区間で最大レベルになる
。（Ｆ）、（Ｇ）は出力がほぼ５０％の場合であり、カ
ウンタ１３の出力は（Ｄ＞の場合の半分の期間低レベル
になる。（Ｈ）、（Ｉ）は最低出力の場合であり、カウ
ンタ１３の出力は低レベルにならない。

このように、上位１４ビツトはカウンタ１３の出力が低
レベルになる期間で規定し、下位７ビツトはカウンタ１
２の出力が低レベルの期間、すなわちタロツクＣＩ−Ｋ
の１周期間Ｄ／Ａ変換器１７の出力レベルを変化させる
ことによって規定する。

なお、この実施例ではカウンタ１１〜１３を１６ビツト
、Ｄ／Ａ変換器１７を８ビツトとしたが、この例に限ら
ず任意の値にしてもよい。

また、第２のパルスが先に出力され、第１のパルスを後
に出力されるようにしてもよく、また第１のパルス、第
２のパルスの両方ともデジタルデータに関連してそのパ
ルス幅を変えるようにしてもよい。

さらに、カウンタ１３の出力の出力が低レベルのときに
その出力をＤ／Ａ変換器１７の最上位ビットに入力し、
他のビットをゼロにしたが、下位ビットの一部または全
部を高レベルにしてもよい。

要は、一定レベルの出力がＤ／Ａ変換器から出力される
ようにすればよい。

〈発明の効果〉 以上、実施例に基づいて具体的に説明したように、この
発明では引き続いて発生する第１及び第２のパルスを発
生させ、これらの一方をデジタルアナログ変換器の最上
位ビットに入力し、他方が出力されている間デジタルデ
ータの下位ビットを前記デジタルアナログ変換器に入力
して、最上位ビットに入力した側のパルス幅をデジタル
データの上位ビットの値に応じて変化させるようにした
。

その為、構成が簡単になり、かつ少ないビット数のデジ
タルアナログ変換器を用いて高精度のデジタルアナログ
変換を行う事が出来る。

また、データの更新周期を短くすると精度は落ちるが変
換速度が早くなり、更新周期を長くすると変換速度は長
くなるが精度を高くする事が出来る。このように、１つ
の変換器で目的に応じて使い分ける事が出来る。

さらに、Ｄ／Ａ変換器のビット数を高くする事により精
度を向上させる事が出来、同一構成で種々の目的に対応
させることが出来る。

【図面の簡単な説明】

第１図は本発明に係るデジタルアナログ変換器の一実施
例を示す構成図、第２図及び第３図は動作を説明する為
の波形図、第４図は従来のデジタルアナログ変換器の構
成を示す構成図である。 １１〜１３・・・カウンタ、１４．１５・・・ラッチ、
１７・・・Ｄ／Ａｌｌ器、１９・・・ローパスフィルタ
。 第１図 ７ＮＤ 第２図

Claims (1)

【特許請求の範囲】
1. 引き続いて発生する第１のパルス及び第２のパルスを発
   生するパルス発生手段と、前記第１のパルスまたは第２
   のパルスがその最上位ビットに入力されかつデジタルデ
   ータの下位ビットが選択的に入力されるデジタルアナロ
   グ変換器と、このデジタルアナログ変換器の出力が入力
   されるローパスフィルタとを有し、前記第１のパルスま
   たは第２のパルスのうち少なくとも１つのパルスのパル
   ス幅を前記アナログ信号に変換すべきデジタルデータに
   よって変化させ、かつ前記第１または第２のパルスのう
   ち前記デジタルアナログ変換器の最上位ビットに入力し
   ない側のパルスが出力されている期間のみ前記デジタル
   アナログ変換器に前記デジタルデータの下位ビットを入
   力するようにした事を特徴とするデジタルアナログ変換
   器。