JPS63197120A - Ｄ／ａコンバ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、デジタル信号をアナログ信号に変換するＤ／
Ａコンバータに関する。

〔従来技術及びその問題点〕

第８図は、従来の逐次比較方式のＡ／Ｄコンバータ１の
ブロック図である。逐次比較方式においては、未知のア
ナログ人力ｖＡｘを逐次比較電圧ＶＤＣと比較しなから
ｎステップのシーケンスによりデジタルデータに変換す
る。

以下、Ａ／Ｄコンバータ１が第９図（ｂ）に示す未知電
圧Ｖ　Ａ　Ｘを、第９図（ａ）のデジタルデータＤｖに
変換する１シーケンスの動作を第８図、第９図（ａ）、
伽）を参照しな艇ら説明する。

第８図において、タップデコーダ２には他端がアナログ
参照電圧ｖＡＲｚＦ４、もう一端がアナログ・グランド
ＡＣに接続されている直列抵抗綱３の各端子電圧が入力
しており、タップデコーダ２はＳＡ　Ｒ（Ｓ　ｕｃｃｅ
ｓｓｉｖｅ　Ａ　ｐｐｒｏｘｉａ＋ａｔｉｎ　Ｒｅｇｉ
ｓｔｅｒ　）３から入力する制御データＣｖをデコード
して比較電圧Ｖ。Ｃを生成しコンパレータ４の一端子に
出力する。コンパレータ４の子端子には、外部から未知
のアナログ信号ｖＡｘが入力する。

Ａ／Ｄコンバータ１は、スタート信号ＡＤＳＴがコント
ロール回路５に加わるとＡ／Ｄ変換の動作を開始する。

スタート信号ＡＤＳＴが加わるとコントロール回路５は
、５ＡＲ３に制御信号ａを出力し、制御信号ａにより５
ＡＲ３から制御データＣｖがタップデコーダ２に出力さ
れる。タップデコーダ２は、制御データＣｖをデコード
し１／２　ＶＡＲＥＦに等しいＶ。Ｃをコンパレータ４
の一端子に出力する。第９図（ｂ）に示すようにＶＡＸ
〉（１／２）　　・Ｖ　ＡＲＥＦであるから、コンパレ
ータ４から“１′″が５ＡＲ３に出力され５ＡＲ３のＭ
ＳＢ（最上位ビット）に“１”がセットされる。

以上が第１ステツプの動作である。

次に第２ステツプにおいては、５ＡＲ３からの制御デー
タＣｖによりタップデコーダ２からＶｏ　ｃ”　（１／
２＋１／４）ＸＶＡＩＨｐがコンパレータ４の一端子に
出力され、ＶＡＸ＜　（１／２＋１／４）ＸＶＡｎｐで
あるからコンパレータ４の出力が“０′″となり、５Ａ
Ｒ３の第２ビツトに“０”がセントされる。

次の第３ステツプにおいては、タップデコーダ２からＶ
　ｏ　ｃ　＝　（１／　２　＋　１／　８）　ＶＡＲＥ
Ｆがコンパレータ４に出力され、今度はＶＡＸ＞ＶＤＣ
であるからコンパレータ４の出力が“１”となり５ＡＲ
３の第３ビツトに“１”がセットされる。

以後、同様にして第４〜第ｎステツプの処理が行われ、
未知のアナログ信号ｖＡＸが第９図（ａ）に示すｎピン
トのデジタルデータＤｖに変換される。

以上ｎステップののシーケンスにより、Ａ／Ｄ変換が終
了するとコントロール回路５からＥＯＣ（Ｅｎｄ　　Ｏ
ｆ　Ｃｏｎｖｅｒｓｉｏｎ　）信号が出力され、外部回
路に対しＡ／Ｄ変換が終了した事を知らせると共に、デ
ジタルデータＤｖが正しいデータである事を通知する。

Ａ／Ｄコンバータ１のような、逐次比較方式のＡ／Ｄコ
ンバータは単体のデバイスとして市販されており、また
マイクロプロセッサに内蔵させたものも多く市販されて
いる。

しかしながら、単体のデバイスはもちろん、Ａ／Ｄコン
バータ内蔵のマイクロプロセッサは低コストとは言い難
い欠点がある。

一方、ハル大幅変調形の簡易なり／Ａコンバータと、コ
ンパレータ及びマイクロプロセッサから構成されるＡ／
Ｄコンバータが知られている。第１０図は、そのような
Ａ／ＤコンバータのＤ／Ａコンバータ部１０の回路構成
図である。

Ｄ／Ａコンバータ部１０は、パルス幅変調出力回路２０
　（以後ＰＷＭ回路２０と記す）と、ローパス・フィル
タ３０（以後ＬＰＦ３０と記す）及ヒハフファ３１から
構成されている。ＰＷＭ回路２０においてアップカウン
タ２１はｎビットのバイナリ・アップカウンタでありク
ロック信号φの立上がりに同期して０〜ｓ−１までをカ
ウントし、カウント値が“Ｓ−１”の時に端子ＣＹから
キャリー信号ＣＹ□をダウンカウンタ２２の端子り及び
ナントゲート２３に出力する。ダウンカウンタ２２は、
前記アンプカウンタ２１からＬレベルのキャリー信号Ｃ
Ｙ□を入力している時に、クロック信号φの立上がりに
より、データＤＡをカウント値として入力する（ブリセ
ント）。

次に、第１１図のタイミングチャートを参照しながらＤ
／Ａコンバータ部１ｏの動作を説明すると、アップカウ
ンタ２１からＬレベルのキャリー信号ｃｙ、、が出力さ
れるとクロック信号φの立上がりによりダウンカウンタ
２２にデータＤＡ（値をｍ−１とする）がプリセントさ
れ、ダウンカウンタ２２はクロック信号φの立上がりに
同期してカウントダウンを開始する。

一方、Ｌレベルのキャリー信号ＣＹ□がナントゲート２
３に加わることにより、ナントゲート２３の出力がＨレ
ベルに反転しフリップフロップ２４の端子りに加わりク
ロック信号φの立上がりでフリップフロップ２４のＱ出
力（ＰＭ）がＨレベルに反転する。ナントゲート２５に
は、前記フリップフロップ２４のＱ出力（ＰＭ）及びダ
ウンカウンタ２２のキャリー信号ＣＹ□が入力しており
ＰＭがＨレベルなので、ナントゲート２５の出力は、ダ
ウンカウンタ２２がｍ−１〜００カウントダウンを終了
し、Ｌレベルのキャリー信号ＣＹｍ−＋を出力するまで
変化しない。したがって、第１１図のタイミングチャー
トに示すようにＴφをクロック信号φの一周期とすると
、 ＴＨ−２・Ｔφ＝ｍ−Ｔφ−−・　（１，１）の間、Ｐ
ＭはＨレベルが維持される。

ダウンカウンタ２２のカウントダウンが終了し、Ｌレベ
ルのキャリー信号ＣＹ、、が加わるとナントゲート２５
の出力はＨレベルに変化し、アップカウンタ２１のキャ
リー信号ＣＹ□がまだ出力されていないので、ナントゲ
ート２３を介してフリップフロップ２４の端子りにＬレ
ベルが加わりクロック信号φの立上がりでＰＭがＬレベ
ルに変化する。ＰＭは、アップカウンタ２１がカウント
を終了しＬレベルのキャリー信号ＣＹ、、を出力してい
る時に、クロック信号φの立上がりでＨレベルに反転す
る。

このように、繰り返し周期Ｔは、アップカウンタ２１が
０〜Ｓ−１までカウントする Ｔ−３−Ｔφ−２・Ｔφ　・・・　（１，２）であり、
ＰＭがＨレベルとなる時間ＴＨは前記式（１，１）に示
すように入力するデータＤＡの値（ｍ−１）によって決
定され、 ＴＨ−ｍ−Ｔφである。

従って、ＰＭのデユーティは、式（１，１）と（１，２
）より Ｔｏ／Ｔ−ｍ−’ｌ’φ／Ｓ−Ｔφ−ｍ／Ｓ−ｍ／２”
・・・　（１，３） となる。

ＰＭは、アナログ参照電圧ｖ　Ａｗｉｐで動作するバワ
ワ７２６により常に安定した電圧でスイッチングが行わ
れる様にレベル変換され、ローパスフィルタ３０を介し
てアナログ値ｖＡに変換される。

バッファ２６としては、アナログ参照電圧Ｖ　ＡＲＥＦ
で動作するＣＭＯＳバッファ（例えば、市販の４０５０
汎用バフフア）等が利用できる。ローパスフィルタ３０
により変換されたアナログ値ｖＡは、バッファ３１を介
して外部に出力される。バッファ３１はオペアンプであ
り前記アナログ値ｖＡの出力インピーダンスを下げるた
めに使用しているが無くてもかまわない。

■Ａの値は、式（１，３）に示すデユーティによって決
まり、多少のロスを無視すれば■。＝ＴＨ／Ｔ・Ｖ　Ａ
ＲＥＦ −ｍ　／　２　ＴＬ−ＶＡｇｐ ＝ｍ／５−ＶＡ＊ＥＦ　　　・・・（１，４）となる。

したがって、ｍが１≦ｍ≦Ｓの値をとるに応じて１　／
　２　”　　・Ｖ７１ｇＢｙ　≦Ｖ　Ａ≦ＶＡＲＥＦ　
となる。

ところで、Ｄ／Ａコンバーク部１０において、デジタル
回路の電源ｖｃｃと前記アナログ参照電圧Ｖ　ＡＮ＊７
Ｊを同じ供給源よりとると、デジタル回路のスイッチン
グ・ノイズがＶ　ＡＭＩＩ；に影響するだけでなく、ア
ナログ参照電圧ＶＡＲ１７の安定化を図るために電源ｖ
ｃｃを高安定化するための回路が必要とり高コストとな
るという問題点がある。

一方、この問題点を解決するために、ＶＡＮＥＦを定電
圧素子から供給するようにしｖＣｅとＶＡＮＥＦを別電
源としたものがある。

しかしながら、ｖｃｃと異なるＶＡｇをバッファ２６に
供給するようにすると、ゲート・アレイ（Ｇａｔｅ　Ａ
ｒｒａｙ）　、スタンダード・セル（Ｓ　ｔａｎ−ｄａ
ｒｄ　　Ｃｅ１ｌ　）等にバッファ２６を内蔵させるこ
とは困難であり、バッファ２６をディスクリート素子と
して外部に設置しなければならず、実装効率が低下する
ばかりでなく、高コストになるという問題点があった。

Ｄ／Δコンバータには、その他にも種々の方式のものが
あり、第１２図は、そのような従来のＤ／Ａコンバータ
の一例である電圧加算方式のＤ／Ａコンバータ４０の回
路構成図である。

同図において、バッファ４１はアナログ参照電圧Ｖ　Ａ
ｌｉ’ＥＰを電源とするＣＭＯＳバッファであり、デジ
タル信号Ｄ１の値に応じてバッファ４１ａ１４　ｌ　ｂ
、　４１　ｃ、　４１　ｄがオンとなる。例えば、Ｄ８
の値が１０１１”であれば３個のバッファ４１　ａ、　
４１　Ｃ，４１ｄがオンとなりバッファ４１ｂがオフと
なる。また、ラダー抵抗網４２は、Ｒと２Ｒの組み合せ
からなる抵抗積であり、アナログ変換された電圧Ｖ１は
バッファ４３を介して■、となって出力される。

Ｄ／Ａコンバータ４０は、周知のように４ビットデジタ
ル信号ＤＢの値（Ｎとする）によりＤ／Ａ変換を行い、 ＶＡ＝　（Ｎ／２　　）ｉＡｔｔｐ＝　（Ｎ／１６　　
）・Ｖｍｐ・・・　（２，１） を出力する。

尚、ｎビットのデジタル信号り一を用いた電圧加算方式
のＤ／Ａコンバークの場合にはＶＡ＝　（Ｎ／２’　）
　　・ＶＡＲＥＦ　・・・　（２，２）とアナログ変換
される。

さらに、第１３図は従来のＤ／Ａコンバータの他の一例
である抵抗分圧方式のＤ／Ａコンバータ５０の回路構成
図である。

バッファ５１は、オープン・ドレイン等のバッファであ
り各バッフｙ５１ａ、５１ｂ、５１ｃ。

５１ｄの出力はそれぞれ抵抗積５２の各端子に接続され
ている。Ｄ／Ａコンバーク５０に入力するデジタル信号
ＤＣはバッファ５１、抵抗積５２によりアナログ変換さ
れバッファ５３を介しＶＡとなって出力される。デジタ
ル信号ＤＣは、デコーダ（図示せず）を介し入力される
事が望ましいが、ＣＰＵ　（図示せず）の出力ポートで
バッファ５１までを構成し、前記出力ポートの値を抵抗
積５２に出力するようにすることもできる。一般に抵抗
分圧方式においては、ｎビットのデジタル信号を、デコ
ーダによりデコードして２″個の抵抗からなる抵抗積の
各端子に接続された２　個のバッファのうちの一つをオ
ンにするようにすることにより２′種類のアナログ信号
に変換することが可能であり、第１３図に示すＤ／Ａコ
ンバータ５０の場合、４種のアナログ信号に変換する。

前記Ｄ／Ａコンバータ４０．５０の場合、分解能を高く
しようと゛するとバッファ４１、ラダー抵抗網４２また
はバッフ１５１、抵抗積５２のコンポーネントの数が増
えるので、実装面積が増加しコスト高になるという問題
点があった。さらに、デジタル信号り、、ＤＣの信号線
の数も増加するので、インターフェイスのための配線が
複雑になり実装面積も増大する問題があった。

〔発明の目的〕

本発明は、上記従来の問題点に鑑み、ゲートアレイ、ス
タンダード・セル等に集積内蔵することが可能な、実装
効率が高く、低コストのパルス幅変調方式によるＤ／Ａ
コンバータを提供することを目的とする。

〔発明の要点〕

上記目的は、本発明によれば安定電源と、該安定電源と
グランド間に接続された抵抗とスイッチ手段から成る直
列回路と、前記スイッチ手段にパルス幅変調信号を加え
る出力手段と、前記抵抗と前記スイッチ手段の接続点の
電位が入力するローパスフィルタを具備することを特徴
とするＤ／Ａコンバータを提供することにより達成され
る。

〔実　　施　　例〕

以下、本発明の実施例について図面を参照しながら説明
する。

第１図は、本発明の実施例であるＤ／Ａコンバータ６０
の回路構成図である。Ｄ／Ａコンバータ６０は、前述し
たＤ／Ａコンバータ２０　（第１０図参照）の問題点を
解決するものであり、同図において、Ｄ／Ａコンバータ
２０で用いた回路と同一の回路には同一番号を付し詳し
い説明は省略する。

第１図と第１０図を比較すれば明らかなように、Ｄ／Ａ
コンバータ６０においてはＤ／Ａコンバータ２０で用い
たバッファ２６を、オープン・ドレインまたはオープン
・コレクタのバッファ６１に置き換え、バッファ６１の
出力を安定電源ｖＡＩＩ−一が印加される抵抗Ｒ１とＲ
２から成る抵抗積６２の端子Ａに接続している。Ｄ／Ａ
コンバータ６０において、抵抗Ｒ１、Ｒ２にＲ１，Ｒ２
／ＩＲである抵抗を用いれば、アナログ変換値ｖＡはＶ
　Ａ−（Ｔ　、　／　Ｔ、）　（Ｒ＋　／＠　＋　＋　
Ｒ２）Ｆ　ＶＡＩＦＥＦ（ｍ　／　２　”）４ＲＩ　／
（ＲＩ　＋　Ｒ２））　ＶＡＲＥＦ（ｍ　／　５）（Ｒ
Ｉ／（Ｒ＋　＋　Ｒ２）ｌ　ＶＡＲＥＦ・・・　（３，
１） となる（式（１，４）参照）。本発明のＤ／Ａコンバー
タ６０は、バッファ６１を含めてゲート・アレイやスタ
ンダード・セル等に内蔵することが可能であり、従来の
Ｄ／Ａコンバータ２０のようにバッファ２６を外部素子
として設ける必要がない。このため、外部とのインター
フェイスのための信号線が減少し実装が容易になると共
に、実装密度の向上、低コスト化がもたらされる。また
、抵抗Ｒ１の抵抗値を変えることにより、増幅度（Ｇａ
ｉｎ）を変化できるので種々の装置に通用することがで
き、応用性に優れている。

次に、第２図は本発明の前記Ｄ／Ａコンバータ６０を通
用したＡ／Ｄコンバータ７０の回路構成図である。

同図においては、Ｄ／Ａコンバータ６０の一部のみを示
しており、またＤ／Ａコンバータ６０によるアナログ変
換値ｖＡをｖＤｃとして示している。

Ａ／Ｄコンバータ７０においては、上記アナログ変換値
Ｖ。Ｃが４個のコンパレータ７１−１．７１−２．７１
−３．７１−４の一端子に入力しており、各コンパレー
タ７１−１．７１−２．７１−３．７１−４はそれぞれ
の子端子に入力すル未知ノアナログ電圧ＶＡＸｌ−ＶＡ
Ｘ２、ＶＡＸ３、ＶＡＸ＋が供給されており、後述する
逐次比較方式により２進のデジタルデータに変換するた
めに、ＣＰＵ（Ｃｅｎｔｒａｌ　　Ｐｒｏｃｅｓｓｉｎ
ｇ　Ｕｎｉｔ　）　　７２の入カポ−）Ｐ＋　０％　Ｐ
１１％　Ｐｒ　ｚ、Ｒ１３に接続されている。入力ポー
トＰ＋　０％　Ｐ＋　１、Ｐ＋　２、Ｐｅ３には図示し
てはいないがプルアップ抵抗が内蔵されておりコンパレ
ータ７１−１．７１−２．７１−３．７１−４の出力抵
抗は設けていない。

次に、ＣＰＵ７２の制御により行われるＡ／Ｄコンバー
ク７０の動作を第３図のフローチャートを参照しながら
説明する。尚、併せて第１図及び第２図を参照する。第
３図のフローチャートは、第２図に示すＣＰＵ７２の４
つのポートＰ＋ｏ〜Ｐ１３のいずれか１つ（１’＋ｘで
示す）を選択してＡ／Ｄ変換を行う処理を示している。

まず、ＣＰＵ７２は、カウンタＫに２８−′の値をセン
トし、更にＡ／Ｄ変換レジしタＡＤＲに初期値“０″を
セントする（ステップＳ＋）。

次に、Ｄ／Ａ変換レジしタＤＡＲに、Ａ／Ｄ変換レジし
タＡＤＨの値とカウンタにの値を加算した値をセントし
、Ｄ／Ａ変換レジしタＤＡＲの値ＤＡを第１図に示すダ
ウンカウンタ２２に出力し、１、時間ウェイト（待ち状
態）する（ステ・ノブＳ２〜Ｓ３）。ｔａは、Ｄ／Ａコ
ンバータ６０がデジタルデータＤＡの値をアナログ変換
して出力する電圧ＶＤｃが安定するまでの時間であり、
第１図に示すアップカウンタ２１の周期をＴとした場合
、ｔ、１は５Ｔ〜ＩＯＴ以上の時間が必要である。前述
したようにＤ／Ａコンバータ６０は、式（３，１）に示
す変換を行うので、ＤＡの値を２″とすれば、 ＶＡ　、、（２に＋１／２’　）　・（Ｒ＋　／（Ｒ＋
　＋Ｒ２））・ｖＡＲ旺　・・・　（３，１）’ となる。

次に、ボートＰＩＸ（Ｘ−０〜３のいずれが）から入力
を行い、ボートＰ　ｒ　ｘすなわちコンパレータ７１−
（Ｘ＋１）の値がＨであるかどうかの判別を行い（ステ
ップ８４〜５１１）、ＨレベルであればＡ／Ｄ変換レジ
しタＡＤＲにＤ／Ａ変換レジしタＤＡＲＯ値を転送した
後（ステップｓ６）、カウンタにの各ビットを右ヘシフ
トする。このため、カウンタにの値は１／２となる（ス
テップＳ？）。

一方、ステップＳ５でポートＰＬ）ｌの値がＬレベルで
あれば、直接ステップｓ７に移りカウンタにの値を１／
２にする。そして、カウンタにの右ビットシフトにより
キャリーが発生しなければ、すなわちカウンタにの値が
まだ“０″でなければ再びステップＳ２に戻り、前記ス
テップ８２〜ｓ８の処理を繰り返す。

このように、カウンタにの値が２ＴＬ−１から１（２°
）まで変化するまでステップ８２〜Ｓ８の処理が繰り返
され、未知のアナログ電圧ＶＡＸＩ〜ＶＡＸ４がｎビ、
トのデジタルデータに変換されてＡ／Ｄ変換レジしタＡ
ＤＲにセットされる。変換できる最大のアナログ電圧値
■、は、式（３，１）’より ；≦　　（Ｒ１／　　（Ｒ１＋Ｒ２）　　）・Ｖ□。・
・・　（３，３） となる。

以上説明したＡ／Ｄコンバータ７０において、コンパレ
ータ７１−１．７１−２．７１−３．７１−４はゲート
・アレイに内蔵させることも可能であり、またコンパレ
ータ７１−１〜７１−４を内蔵しているＣＰＵも市販さ
れているので、そのようなゲート・アレイまたはＣＰＵ
を用いれば、実装面積の小さいＡ／Ｄコンバータ７０が
実現できる。

Ｄ／Ａコンバータ６０においては、分解能は、アップカ
ウンタ２１の周期Ｔ及びダウンカウンタ２２のパルス幅
ＴＨの種類によって決定される。

また、従来のＤ／Ａコンバータ４０，５０はＤ／Ａ変換
速度は数μ３以下と高速であるが、本発明のＤ／Ａコン
バータ６０においてはアップカウンタ２２０周期Ｔによ
って制限され、周期Ｔ以上となる。周期Ｔは、式（１，
１）よりアップカウンタ２１のピント数ｎとクロック信
号φの周期Ｔφにより決定され、例えばクロック信号φ
がＩＭＨｚＳｎ−８ビツトの場合、 Ｔ−２ＸＩＯ”’−２５６Ｘ１０　５＝２５６μｓとな
る。

一般に液晶プリンタ等の記録装置の制御部で用いるＤ／
Ａコンバータ、Ａ／Ｄコンバークにおいては分解能は８
ビツトで十分であり、変換速度もそれほど高速性が要求
されないので、本発明のＤ／Ａコンバータ６０、Ａ／Ｄ
コンバータ７０を上記制御部に使用することができる。

ところで、記録装置は、複数個のＤ／Ａコンバータ及び
Ａ／Ｄコンバークを使用する。前述したようにパルス幅
変調方式のＤ／Ａコンバータ及びＡ／Ｄコンバータにお
いては、一定周期Ｔを計測するアップカウンタ及びデジ
タル信号を入力してパルス幅ＴＨを生成するダウンカウ
ンタが必要である。しかしながら、第１１図のタイミン
グチャートが示すように周期Ｔはキャリー信号ＣＹ、の
発生周期により定めることができ、１個のタイム・ベー
ス・カウンタの任意の出力信号を組み合せて、任意の周
期を持つ複数のキャリー信号を生成するならば、１個の
タイム・ベース・カウンタを複数のＤ／Ａコンバータ及
びＡ／Ｄコンバータの周期Ｔを決定するカウンタとして
兼用できる。

以下に示す発明の応用例においては、記録装置の制御部
で使用するＤ／Ａコンバータ及びＡ／Ｄコンバータにパ
ルス幅変調方式のＤ／Ａコンバータ、Ａ／Ｄコンバータ
を使用し、周期Ｔを決定するカウンタを１個のタイム・
ベース・カウンタにより行っている。

第４図に汎用のタイム・ベース・カウンタ８０を用いて
任意の周期Ｔを生成する回路の一例を示す、タイム・ベ
ース・カウンタ８０は、１０冊のＤ−ＦＦ８０−１．８
０−２、・・・８０−９．８０−１０により構成されて
おり、入力するクロック信号φｃＫを分周してＱＡ−Ｑ
、出力及びそれらの反転出力“ｄ；〜回出力を生成する
。ナントゲート８１は、Ｑ　Ａ　１Ｑ　＊、ＱＣＳＱｏ
出力を入力し、ＱＡ〜Ｑ０が全てＨレベルの時にＬレベ
ルのキャリー信号σＹＡを出力する。また、ナントゲー
ト８２はＱいＱｏ、ＱいＱ、、Ｑ、、ＱＨを入力し、Ｑ
ｃ−ＱＨが全てＨレベルの時にＬレベルのキャリー信号
ＣＹＢを出力する。従って、φａ　（φｃＫと同一）及
びでＹＡによりｎ＝４ピントのアップカウンタ２１　（
第１図参照）と、φｂ　（Ｑｉ比出力及びＣＹＢにより
ｎ＝６ビツトのアップカウンタ２１と同じ機能が得られ
る。タイムベースカウンタ８０及びナントゲート８１゜
８２は、ｎ＝４ビツト及びｎ−６ビツトのアップカウン
タ２１を兼用するものであるが、Ｄ−ＦＦ及びナントゲ
ートの組合せにより任意のビットのアップカウンタ２１
と同じ機能を得ることができる。

次に、第５図は本発明を記録装置の記録制御部１００に
通用しん応用例である。以下、本発明に係る主要部につ
いて説明する。

第５図に示すＧＡＩＯＩは、第６図（ａ）　〜（ｆ）に
示す制御回路を集積しているゲート・アレイ（Ｇａｔｅ
Ａｒｒａｙ）である。後述、詳しく説明するようにＧＡ
ＩＯＩ内に設けられた８ビットＰＷＭ部２１０により生
成されたパルス信号ＳＤＡは端子ＰＭからＡ／Ｄ変換部
１０２に出力される。Ａ／Ｄ変換部１０２は、前述した
Ａ／Ｄコンバータ７０　（第２図参照）と同様な構成の
Ａ／Ｄコンバータである。また、同じ＜ＧＡＩＯＩ内に
設けられた４ピントＰＷＭ部２２０により生成されたパ
ルス信号ＥＸＰは、Ｄ／Ａ変換部１０３により電圧値■
ＬＡに変換されスイッチングレギュレータＩＣ１０４の
非反転入力端子（＋）に入力する。また、スイッチング
レギュレータＩＣ１０４の反転入力端子（−）には、フ
ォトダイオード１０５ａに流れる電流をオペアンプ１０
５ｂにより電圧変換する電流電圧変換部１０′５の出力
が入力しており、図示してはいないがスイッチングレギ
ュレータＩＣ１０４の出力により露光ランプのパワーが
制御されるように構成されている。露光ランプの光量は
、Ｄ／Ａ変換部１０３の出力する電圧値Ｖ　Ｌ　Ａによ
って制御されるが、露光ランプの光量調整のためには精
度の高い電圧値ｖＬ、Ａの制御が必要となる。

Ｄ／Ａ変換部１０３は、第７図（ａ）に示すような回路
構成になっており第６図（ａ）に示す４ピツ）ＰＷＭ部
２２０内のオーブンドレインのバッファ２２０ａの出力
するパルス信号ＥＸＰをＤ／Ａ変換により第７図（ｂ）
に示すようなアナログ電圧ｖＬＡに変換している（第７
図（ａ）においてＶＡ１２ｉｐ　”　Ａ　Ｖとなる）。

同図価）において、Ｎは、パルス信号ＥＸＰのパルス幅
を指定するデジタルデータの値である。第７図（Ｃ）に
第２図に示すＤ／Ａ変換部６０による同じ基準電圧ＶＡ
Ｒ，Ｆ　　（＝ＡＶ）　、デジタルデータＮを用いた場
合のＤ／Ａ変換特性の図を示す。同図（′ｂ）、（Ｃ）
を比較すると明らかなようにＤ／Ａ変換部１０３を用い
ることにより、狭い電圧範囲でより高い分解能を得るこ
とができる。露光ランプの光量制御においては、第７図
（Ｃ）に示すような精度の高い電圧調整が求められるた
めＤ／Ａ変換部１０３は第７図（ａｌに示すような回路
構成としている。

また、第５図に示すように、Ａ／Ｄ変換部１０２、Ｄ／
Ａ変換部１０３のいずれもアナログ参照電圧ＡＶは、ス
イッチングレギュレータＩＣ１０４の出力する電圧Ｖ　
、＠ｆから供給している。

また、前記Ｖｒａｆを分圧することにより電流電圧変換
部１０５の基準電圧Ｅ、を供給している。

Δ／Ｄ変換部１０２のコンパレータ１０２ａの＋端子に
は前記電流電圧変換部１０５の出力Ｖａが、コンパレー
タ１０２ｂの子端子には前記アナログ参照電圧ＡＶの雰
囲気温度検知サーミスタ１０６の抵抗値ＲＡと抵抗Ｒ＋
ｏの分圧値Ｖｂ　−ＡＶｘＲ＋　ｏ／　（ＲＡ　＋ＲＩ
ｏ）が、コンパレータ１０２Ｃの子端子にはＬＣＳパネ
ルサーミスタ１０７の抵抗値ＲＴと抵抗Ｒ＋＋の分圧値
ＶＣ＝ＡＶＸＲ＋　＋／　（ＲＴ＋Ｒ＋　＋）が入力す
る。コンパレータ１０２ａ、１０２ｂ、１０２ｃの出力
はそれぞれＣＰＵＩ　Ｏ８のボー）Ｐ＋　ｌｘ　Ｐ＋　
２、ＰＩ３に入力しており、ＣＰＵ１０ＢはＧＡＩＯＩ
内の後述する８ピツ）ＰＷＭ部２１０を介してパルス信
号ＳＤＡのパルス幅を制御してコンパレータ１０２ａ、
１０２ｂ、１０２ｃの一端子の入力電圧を変化させるこ
とにより、前記未知電圧ｖａ、、ｖｂＳｖｃの値を求め
、ＬＣＳパネルヒータやファンの制御を行う。

次に、第６図（ａ）により、前記Ａ／Ｄ変換部１０２に
パルス信号ＳＤＡを供給する８ビットＰＷＭ部２１０及
び前記Ｄ／Ａ変換部１０３にパルス信号ＥＸＰを供給す
る４ビットＰＷＭ部２２０の回路構成を説明する。

８ビットＰＷＭ部２１０．４ビットＰＷＭ部２２０の固
定周期は、共に第６図（ｂ）に示すタイミング制御部２
３０から入力するキャリー信号τ７Ｋ（８ビットＰＷＭ
部用）　、ＣＹＶ　（４ビットＰＷＭ部用）によって決
定される。タイミング制御部２３０は、第４図で示した
タイムベースヵウンタ８０と同様な回路構成を持つ１５
ビツトのバイナリアップカウンタであるタイムベースカ
ウンタ２３１、インバータ２３２．２３４、ナントゲー
ト２３３．２３５、バンファ２３６．２３７により構成
されている。タイムベースカウンタ２３１は、外部の水
晶発振回路１０９からインバータ２３２を介して入力す
るクロック信号φｘｘを分周し、各種クロック信号を生
成しており、て−出力（クロック信号Ｔτ）を、８ピツ
）ＰＷＭ部２１０．４ピントＰＷＭ部２２０の基本クロ
ック信号として８ビツトダウンカウンタ２１Ｌ４ビント
ダウンカウンク２２１の端子ＣＫ、フリ７プフロツプ２
１２．２２２の端子ＧＫに出力する。

また、ナントゲート２３３はタイムベースカウンタ２３
１のＱｃ、Ｑ、、Ｑ、、ＱＦ小出力入力しており、キャ
リー信号ＣＹＶを４ビットＰＷＭ部２２０のナントゲー
ト２２３及びダウンカウンタ２２１の端子りに出力する
。更に、タイムベースカウンタ２３１のＱ、、ＱＨ，Ｑ
ｔ、ＱＪ出力及びインバータ２３４を介して前記キャリ
ー信号ＣＹＶの反転信号がナントゲート２３５に入力し
、ナントゲート２３５からキャリー信号ＣＹＮが８ビッ
トＰＷＭ部２１０のアンドゲート２１３及びダウンカウ
ンタ２１１の端子りに出力される。

また、タイムベースカウンタ２３１はクロック信号φ８
、φ。をＣＰＵ１０８へ、クロック信号φｓｃＫをシリ
アル・インターフェイス制御部２４０へ、ｉロック信号
φ、。をウォッチドッグ制御部２５０へ、更にクロック
信号φ０、φ１、φ２、φ３を各回路へ出力する。

一方、８ビットＰＷＭ部２１０のＰＷＭ　（パルス幅変
調）制御用のデジタルデータＤＮＩ、ＤＮ２は、ＣＰＵ
１０８によりデータバスＤＢＯ〜３、トランシーバ２６
０、ラッチ２６１．２６２を介してダウンカウンタ２１
１にセットされる。

更に第６図（Ｃ１を参照しながら詳しく説明すると、Ｃ
ＰＵＩ　０８は前記ダウンカウンタ２１１にデジタルデ
ータＤＮ１、ＤＮ２を２回に分けてセットする。まず、
ＣＰｔＪｌｏＢはデータバスＤＢＯ〜３にデータＤＮＩ
を出力する。次に、Ｎ５ＴＢ＝Ｌレベル、’ＣＢＯ−Ｌ
レベル、ＣＢ１〜３＝“３１とすることによりデコーダ
２７１から５ＤＡＬＷ／１ＤＢＷをＨレベルとしてラッ
チ２６１に加えることによりトランシーバ２６０１ラツ
チ２６１を介し内部データバス１ＤＢｏ〜３にデータＤ
Ｎ１を出力する０次にデータバスＤＢＯ〜３にデータＤ
Ｎ２を出力する。そして、ＣＢ１〜３−４とすることに
よりデコーダ２７１から５ＤＡＨＷ／ＸＭＥＭＣをＨレ
ベルにしランチ２６２に加えることによりトランシーバ
２６０、ラッチ２６２を介し制御バスＸＣＢＯ−３上に
データＤＮ２を出力する。データバス１ＤＢｏ−３、制
御バスＸＣＢＯ−３上のデータＤＮＩ、ＤＮ２は前記ナ
ントゲート２３５からＬレベルのキャリー信号ＣＹＮが
ダウンカウンタ２１１の端子りに加わり、クロック信号
７１がＬレベルからＨレベルに立上がる時にダウンカウ
ンタ２１１にセットされる。

また、４ビットＰＷＭ部２２０のダウンカウンタ２２１
へのデータＤＶのセントも８ビットＰＷＭ部２１０と同
様にＣＰｔＪｌｏＢによりＮ５ＴＢ−Ｌレベル、ＣＢＯ
＝Ｌレベルとし、デコーダ２７１からＥＸＰＷ／Ｘ５Ｂ
ＷををＨレベルとしラッチ２６３に加え、データバスＤ
ＢＯ〜３、トランシーバ２６０、ラッチ２６３を介しデ
ータＤ■をダウンカウンタ２２１に出力して、キャリー
信号ＣＹＶがＬレベルとなった時にクロック信号？ａの
立上がりによりダウンカウンタ２２１にセントされる。

このように、ＣＰＵ１０Ｂの制御により８ビットＰＷＭ
部２１０，４ビットｐｗ部２２０にそれぞれデジタルデ
ータ（ＤＮＩ、ＤＮ２）　、ＤＶが出力され、８ビ、ト
ＰＷＭ部２１０，４ピントＰＷＭ部２２０によりそれぞ
れパルス信号ＳＤＡ。

ＥＸＰが生成される。パルス信号ＳＤＡはＧＡｌｏｌの
端子ＰＭからＡ／Ｄ変換部１０２に出力され、前述した
ようにしてＬＳＣパネルヒータやファンの制御に用いら
れる。また、パネル信号ＥｘｐはＧＡＩＯＩの端子ＥＸ
からＤ／Ａ変換部１０３に出力され、前述したようにし
て露光ランプのパワー制御に用いられる。

以上、説明したように本発明のＤ／Ａコンバータ６０を
記録制御部１００のＡ／Ｄ変換部１０２、Ｄ／Ａ変換部
１０３に通用することにより、ゲートアレイ１０１に１
チツプに集積した第６図（ａ）〜（ｆ）に示す制御回路
は、外部とのインターフェイスの数が大幅に削減された
。その結果、ゲートアレイ１０１は５６ピンのシュリン
ク・フラット・パッケージに納めることが可能となった
。また、第６図（ａ）に示すようにシリアルインターフ
ェイス制御部２４０を設は入出力バス拡張を行うことに
より、ＣＰＵ１０８に低コストのワンチップ・マイクロ
・コントローラを用いることができ記録制御部１００の
小型化、低コスト化が可能となった。

尚、第１図に示すＤ／Ａコンバータ６０のバッフプロ１
は、オーブンコレクタ、オーブンドレインの素子に限定
されず、オーブンエミッタ、オーブンソース等の素子を
用いてもよく、ダウンカウンタ２２は、アップカウンタ
でもよい。

第５図に示す記録制御部１００は、Ａ／Ｄ変換部１０２
、Ｄ／Ａ変換部１０３に本発明のＤ／Ａコンバータ６０
を通用したこと、及び本発明の要部ではないので詳しい
説明は省略するが、第６図（ｄｌ、　（８１に示す回路
によりマクロデータを展開して液晶光シャンクの駆動波
形を生成するようにしたことにより合計６個のＩＣによ
り構成することができ、従来に比べＩＣの個数は１／２
となり、実装面積も　１／３とすることができた。

〔発明の効果〕

以上詳細に説明したように本発明によれば、パルス幅変
調出力を、オーブンドレインまたはオーブンコレクタが
安定電源が印加される抵抗網に接続されるスイッチング
素子に加え、そのスイッチング信号をローパスフィルタ
に入力することによりアナログ電圧に変換するようにし
たので次のような効果が得られる。

ａ）　全ての回路を、ゲート・プレイ、スタンダード・
セル等に集積内蔵することが可能となり、インターフェ
イスが容易になると共に実装密度が向上する。

ｂ）　　　ＩＣ化が可能になることにより、低コストと
なる。

【図面の簡単な説明】

第１図は、本発明の一実施例の回路構成図を示すブロッ
ク図、 第２図は、本発明を通用したＡ／Ｄコンバータ７０の回
路構成を示すブロック図、 第３図は、上記Ａ／Ｄコンバータ７０の動作を説明する
フローチャート、 第４図は、タイムベースカウンタ８０の回路構成図、 第５図は、記録制御部１００の回路構成を示すブロック
図、 第６図（ａ）〜（ｆｌはＧＡＩＯＩの内部回路構成を示
すブロック図、 第７図（ａｌは、Ｄ／Ａコンバータ１０３の主要部の回
路構成図、 第７図世）は、Ｄ／Ａコンバータ１０３のＤ／Ａ変換の
特性を示す図、 第７図（Ｃ）は、Ｄ／Ａコンバータ６０によるＤ／Ａ変
換の特性を示す図、 第８図は、従来゛の逐次比較方式のＡ／Ｄコンバータ１
の回路構成を示すブロック図、 第９図（ａ）は、Ａ／Ｄコンバータ１により変換される
デジタルデータＤｖの形式を示す図、第９図世）は、タ
ップデコーダ２の動作を説明する図、 第１０図は、従来のパルス幅変調形式のＤ／Ａコンバー
タ２０の回路構成を示すブロック図、第１１図は、Ｄ／
Ａコンバータ部１０の動作を示すタイミングチャート、 第１２図は、従来の電圧加算方式のＤ／Ａコンバータ４
０の回路構成図、 第１３図は、従来の抵抗分圧方式のＤ／Ａコンバータ５
０の回路構成図である。 ２１・・・アップカウンタ、 ２２・・・ダウンカウンタ、 ２３．２５・・・ナントゲート、 ２４・・・フリツブフロップ、 ３０・・・ローパスフィルタ、 ３１．６１・・・バッファ、 ６２・・・抵抗網、 ＡＣ・・・アナログ・グランド、 Ｒ１、Ｒ２・・・抵抗、 Ｖ　Ａｚｓｐ・・・安定電源。 特許出願人　　カシオ電子工業株式会社同　　　上　　
カシオ計算機株式会社 、７０ 第２ｆｆｌ 第３ｒｌ！Ｊ 第４図 （ｂ）　　　　　　　　　　　　　　　　　　　（Ｃ）
第７図 匁 第１２図

Claims (1)

1. 【特許請求の範囲】 １）安定電源と、 該安定電源とグランド間に接続された抵抗とスイッチ手
   段から成る直列回路と、 前記スイッチ手段にパルス幅変調信号を加える出力手段
   と、 前記抵抗と前記スイッチ手段の接続点の電位が入力する
   ローパスフィルタを具備することを特徴とするＤ／Ａコ
   ンバータ。 ２）前記直列回路には接地された抵抗が接続されている
   ことを特徴とする特許請求の範囲第１項記載のＤ／Ａコ
   ンバータ。 ３）前記スイッチ手段は、トランジスタであることを特
   徴とする特許請求の範囲第１項記載のＤ／Ａコンバータ
   。 ４）前記トランジスタはソースあるいはエミッタが接地
   され、ドレインあるいはコレクタが抵抗に接続されてい
   ることを特徴とする特許請求の範囲第３項記載のＤ／Ａ
   コンバータ。 ５）前記安定電源は、電源用ＩＣの補助出力であること
   を特徴とする特許請求の範囲第１項記載のＤ／Ａコンバ
   ータ。 ６）前記出力手段は、パルス幅変調信号の固定周期を、
   汎用のタイムベースカウンタにより生成することを特徴
   とする特許請求の範囲第１項記載のＤ／Ａコンバータ。