JP2009508380A

JP2009508380A - Ｐｗｍ信号生成回路

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Application number: JP2008529712A
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Inventors: 聖嗣牧田; 義敬尾島; 宣伸粂
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Filing date: 2006-09-12
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Abstract

本発明によるＰＷＭ信号生成回路は、クロック信号ＣＬＫと、ｎビット（但し、ｎ≧１）のデジタル情報とに基づいて２^ｎの分解能を有するデジタルＰＷＭ信号を生成するデジタルＰＷＭ信号生成回路と、前記クロック信号ＣＬＫと同期した三角波（ランプ波を含む。）を発生する三角波発生器と、前記三角波と閾値とを比較する比較器とを備える。ＰＷＭ信号生成回路は、前記比較器の出力に基づいて、前記デジタルＰＷＭ信号の分解能を大きくする。

Description

本発明は、高速なクロックを用いずに高い分解能のＰＷＭ信号を生成できるＰＷＭ信号生成回路に関する。

出力電圧を制御するＰＷＭ波生成回路において、フィードバック電圧に応じて電流値が変化する定電流回路と、該定電流回路からの電流を充電するコンデンサと、該コンデンサの電荷を放電するスイッチ回路と、前記フィードバック電圧を入力し、デジタル信号を遅延回路に伝送するＡ／Ｄコンバータと、該デジタル信号を入力し、スイッチ回路を制御する遅延回路と、前記コンデンサの電圧によりＰＷＭ波電圧を制御する第１コンパレータとを具備することを特徴とするＰＷＭ波生成回路が知られている（例えば、特許文献１参照）。

また、基準クロック単位に分解可能なＰＷＭ生成するためのＰＷＭのオン，オフ情報と、基準クロックでカウントするカウンタと、該カウンタのとりうるカウント値毎にそれに対応する前記オン，オフ情報を選択し出力するセレクタ回路またはコンパレータ回路を有し、前記セレクタ回路、または前記コンパレータ回路が出力する信号を合成してＰＷＭ信号を形成する波形合成回路からなるＰＷＭ生成回路において、前記波形合成回路は、少なくとも２単位以上の時間範囲の前記コンパレータ回路によるコンパレート結果又は前記セレクタ回路によるセレクト結果同士を演算した結果を基本クロックでラッチし、その異なったラッチ結果同士をさらに少なくとも２個以上演算した結果毎に、基本クロックでラッチし、さらに同等の操作をラッチが１個になるまで繰り返し、その１個のラッチの出力を前記基本クロック分解能のＰＷＭ信号として用いる事を特徴としたデジタルＰＷＭ信号生成回路が知られている（例えば、特許文献２参照）。
特開２００１−１６９５４１号公報特開２００４−３４５２８０号公報

ところで、上述の特許文献２に記載される構成も同様であるが、一般的なデジタル型のＰＷＭ信号生成回路では、高い分解能のＰＷＭ信号を生成するためには、高速なクロックを扱う必要があり、高価な回路構成となる問題点がある。

また、一方で、アナログ型のＰＷＭ信号生成回路では、ＰＷＭ信号のデューティ比を設定するための指示値と三角波（例えば、ランプ波）を比較することになるが、高い分解能のＰＷＭ信号を生成するためには、高い精度の指示値及び良好な直線性の三角波を実現する必要がある。また、ノイズの影響などにより指示値や三角波が影響を受けないように配慮しなければならず、また、低ドリフト、低オフセットのコンパレータは一般的に高価であり、デジタル型と同様に、高価な回路構成となる問題点がある。

この点、上述の技術では、デジタル信号を遅延回路に伝送するＡ／Ｄコンバータを用いることで、ＰＷＭ信号の高分解能化（従来のデジタル信号による不連続なパルス幅の連続化）を図っているが、ＰＷＭ信号の分解能を一様に高めるまでには至っていない。

そこで、本発明は、高速なクロックを用いずに高い分解能のＰＷＭ信号を生成できるＰＷＭ信号生成回路を提供することを目的とする。

発明の第１の態様に係るＰＷＭ信号生成回路は、クロック信号ＣＬＫと、ｎビット（但し、ｎ≧１）のデジタル情報とに基づいて２^ｎの分解能を有するデジタルＰＷＭ信号を生成するデジタルＰＷＭ信号生成回路と、
前記クロック信号ＣＬＫと同期した三角波（ランプ波を含む。）を発生する三角波発生器と、
前記三角波と、閾値とを比較する比較器とを備え、
前記比較器の出力に基づいて、前記デジタルＰＷＭ信号の分解能を大きくする。

第１の態様に係るＰＷＭ信号生成回路において、前記比較器は、三角波と閾値との比較結果に基づき、クロック信号ＣＬＫの一周期が分けられ、その分けられた数と等しい数の信号を生成する。

第１の態様に係るＰＷＭ信号生成回路において、１ビット以上のデジタル情報に基づいて、２値以上の前記閾値を生成するＤ／Ａコンバータを備えてもよい。

発明の第２の態様に係るＰＷＭ信号生成回路は、クロック信号ＣＬＫに基づいて動作するカウンタと、
ＰＷＭ信号のデューティ比を設定するレジスタと、
前記カウンタの出力とレジスタの出力とを比較する第１比較器と、
前記クロック信号ＣＬＫと同期した三角波（ランプ波を含む。）を発生する三角波発生器と、
前記三角波と、閾値とを比較する第２比較器と、
カウンタの出力と、前記第１比較器の出力及び第２比較器の出力とに基づいて、ＰＷＭ信号を生成する信号生成回路とを備える。

第２の態様に係るＰＷＭ信号生成回路において、前記レジスタに、前記カウンタの出力に対して比較される１ビット以上のデジタル情報と、２値以上の前記閾値を生成するための１ビット以上のデジタル情報とが格納されてもよい。

第１又は第２の態様に係るＰＷＭ信号生成回路において、前記三角波の前記クロック信号ＣＬＫに対する位相差を調整する位相比較器を備えてもよい。

本発明の第１又は第２の態様によれば、高速なクロックを用いずに高い分解能のＰＷＭ信号を生成できるＰＷＭ信号生成回路を得ることができる。

以下、図面を参照して、本発明の一実施例の説明を行う。

先ず、図１を参照して、本発明によるＰＷＭ信号生成回路について概説する。先ず、図１を参照して、本発明によるＰＷＭ信号生成回路について概説する。図１には、カウンタ１０１、比較器１０２、Ｄｕｔｙ設定レジスタ１０３、ランプ波発生器１０４、Ｄ／Ａコンバータ１０５、比較器１０６、フリップフロップ１０６、ＡＮＤ回路１０８が示されている。

カウンタ１０１は、クロック信号ＣＬＫの立ち上がり又は立下りによりカウントアップを行う。カウンタ１０１がオーバーフローした場合には「Ｈ」信号が出力される。尚、図に示す例では、カウンタ１０１は、８ビットのアップカウンタである。

比較器１０２は、Ｄｕｔｙ設定レジスタ１０３の出力とカウンタ１０１の出力との比較を行い、一致していれば「Ｈ」信号を出力する。尚、図に示す例では、Ｄｕｔｙ設定レジスタ１０３は、１０ビットのデジタル情報（Ｄｕｔｙを決めるデジタル情報）を格納し、上位８ビットのデータがカウンタ１０１の出力と比較される。Ｄｕｔｙ設定レジスタ１０３の出力（格納データ）は、図示しないデコーダーの出力に応じて変化される（即ち、Ｄｕｔｙを決めるデジタル情報が外部から供給される。）。

ランプ波発生器１０４は、図示のように、位相比較器などを用い、クロック信号ＣＬＫの立ち上がりエッジ又は立下りエッジに同期したランプ波を発生させる。ランプ波の傾きは、例えば、その１周期（＝クロック信号ＣＬＫの１周期）の時間でＤ／Ａコンバータ１０５の最大出力電圧＋１ＬＳＢ［V］の電圧に到達する傾きに設定される。

Ｄ／Ａコンバータ１０５は、Ｄｕｔｙ設定レジスタ１０３の下位２ビット（２ＬＳＢ）のデジタル情報をＤ／Ａ変換する。比較器１０６は、ランプ波発生器１０４により発生されるランプ波と、Ｄ／Ａコンバータ１０５の出力（Ｄ／Ａ変換されたＤｕｔｙ設定レジスタ１０３の出力）とを比較し、ランプ波がＤ／Ａコンバータ１０５の出力より大きくなった場合に「Ｈ」信号を出力する。尚、図に示す例では、比較器１０６は、オペアンプで構成されたアナログ式のコンパレータである。以下、区別のため、比較器１０２を「第１比較器１０２」といい、比較器１０６を「第２比較器１０６」という。

第１比較器１０２の出力及び第２比較器１０６の出力は、AND回路１０８に入力される。AND回路１０８は、第１比較器１０２の出力と第２比較器１０６の出力が一致した場合に「Ｈ」信号を出力する。

フリップフロップ１０７は、カウンタ１０１のオーバーフロー（つまり、"H"信号の出力）若しくはオールクリアによりセットされ、第１比較器１０２のＨ出力及び第２比較器１０６のＨ出力によりリセットされる。尚、図に示す例では、フリップフロップ１０７は、ＲＳフリップフロップであり、Ｓ入力にカウンタ１０１の出力（正確には、カウンタ１０１のオーバーフロー若しくはオールクリア時にワンショットにより生成されるパルス）が入力され、Ｒ入力にAND回路１０８の出力が入力される。

ここで、第２比較器１０６の出力が常に「Ｈ」であるならば（即ち第１比較器１０２の出力がそのままフリップフロップ１０７のＲ入力となるならば）、Ｄｕｔｙ設定レジスタ１０３の上位８ビットの情報に基づいてＤｕｔｙが制御される一般的なデジタルＰＷＭ信号生成回路が構成されることになる（この場合、２^８の分解能を有するデジタルＰＷＭ信号が生成される）。

これに対して、本実施例では、上述の如く、第２比較器１０６において、クロック信号ＣＬＫの１周期とその１周期が同期されたランプ波と、Ｄｕｔｙ設定レジスタ１０３のデジタル情報がＤ／Ａ変換されて生成される２値以上の電圧値（閾値）とが比較される。従って、第２比較器１０６の出力は、その比較結果に応じて、「Ｈ」と「Ｌ」が切り替わる。換言すると、第２比較器１０６の出力は、Ｄｕｔｙ設定レジスタ１０３のデジタル情報によって、クロック信号ＣＬＫの１周期内で「Ｈ」と「Ｌ」とを自由に切り替えることができる。例えば、図示の例のようにＤｕｔｙ設定レジスタ１０３の下位２ビットのデジタル情報で４値の電圧値（閾値）を生成する場合、クロック信号ＣＬＫの１周期を４分割した周期で、第２比較器１０６の出力（及びこれに伴いフリップフロップ１０７のＲ入力）を「Ｈ」と「Ｌ」とを自由に切り替えることができる。（この場合、２^８×４の分解能を有するＰＷＭ信号を生成可能である）。

このように本実施例によれば、ランプ波とＤ／Ａコンバータ１０５の出力とを比較する第２比較器１０６の出力を用いて、クロック信号ＣＬＫの１周期を分けた数と等しい信号を生成することができる。従って、例えば１００ｋＨｚで１４ビットの分解能のＰＷＭをデジタルＰＷＭ信号生成回路のみで実現するのには、約１．６ＧＨｚ（１００×２^１４ｋＨｚ）の高速のクロックが必要であるが、本実施例によれば、１４ビットの分解能は、例えばデジタルで８ビット、アナログで６ビット（２^６値の閾値）の分担とすると、２６ＭHz程度のクロックで実現できる。また、ランプ波と２^６値の閾値との関係についても、ランプ波の最大電圧値と最小電圧値の差が５Vとすれば、１LSBあたり７８［ｍV］程度（５０００／２^６［ｍV］）であるので、ランプ波の直線性や第２比較器１０６のオフセットやドリフトにさほど大きな注意を払う必要がなく、ロバストな回路を実現することができる。

次に、図２以降を参照して、より詳細に説明を加える。図２には、４段のＤフリップフロップを用いた４ビットのアップカウンタ２０１、比較器２０２、Ｄｕｔｙ設定レジスタ２０３、Ｄ／Ａコンバータ２０４、ＮＯＲ回路２０５、ＡＮＤ回路２０６、フリップフロップ２０７、比較器２０９、比較器２１２、ランプ波発生器２４０が示される。アップカウンタ２０１は、各段のＤフリップフロップのＣＬＫ入力にクロック信号ＣＬＫが入力される同期式のカウンタである。各ＤフリップフロップのＱ出力が、２０５のＮＯＲ回路に接続されている。尚、本発明はこの形式のカウンタに限定されることはなく、クロック信号ＣＬＫに基づいて動作する如何なる形式のカウンタが用いられてもよい。

Ｄｕｔｙ設定レジスタ２０３は、６ビットのレジスタである。Ｄｕｔｙ設定レジスタ２０３内のＤｕｔｙ設定データは、所定のキャリア周波数毎に、図示しないデコーダーからの入力データに基づいて変更される。

比較器２０２（以下、「第１比較器２０２」という。）は、Ｄｕｔｙ設定レジスタ２０３の出力ＤＲ２〜ＤＲ５（上位４ビット）とカウンタ２０１の値を比較する。より詳細には、第１比較器２０２は、各DフリップフロップのQの各出力と、Ｄｕｔｙ設定レジスタ２０３の各出力DR２〜DR５との排他的論理和の否定をそれぞれとる計４つのXNOR回路で構成された比較回路である。

NOR回路２０５は、カウンタ２０１の値が０になったときに一定のパルスを発生させるワンショットを含む回路である。

AND回路２０６は、比較器２０２と比較器２０８（以下、「第２比較器２０８」という。）による比較結果により一定のパルスを発生させるワンショットを含む回路である。

フリップフロップ２０７は、NOR回路２０５及びAND回路２０６の出力するパルスによりPWM信号を生成する。フリップフロップ２０７のS入力には、NOR回路２０５の出力が接続され、フリップフロップ２０７のR入力には、AND回路２０６の出力が接続されている。

Ｄ／Ａコンバータ２０４は、Ｄｕｔｙ設定レジスタ２０３の出力ＤＲ０、ＤＲ１（下位２ビット）をＤ／Ａ変換して、第２比較器２０８に入力する。第２比較器２０８は、ランプ波がＤ／Ａコンバータ２０４の出力より大きくなった場合に「Ｈ」信号を出力する。

ランプ波発生器２４０は、位相比較器２１０等により、クロック信号ＣＬＫの立ち上がりエッジ又は立下りエッジに同期したランプ波を発生する。ランプ波の傾きは、例えば、その１周期（＝１クロック周期）の時間でＤ／Ａコンバータ２０４の最大出力電圧＋１ＬＳＢ［Ｖ］の電圧に到達する傾きに設定される。

比較器２１２は、Ｄ／Ａコンバータ１０５の出力できる最大値＋１／２ＬＳＢ［Ｖ］の電圧を検出し、リセット回路２１３によりランプ波の電圧をリセットする。

比較器２０９は、電圧制御電流源２１１、コンデンサ２１４及びリセット回路２１３により生成されるランプ波と１／２Ｖｃｃとを比較する。２１０は位相比較器である。位相比較器２１０は、クロック信号ＣＬＫと、比較器２０９で生成されたパルスの位相を比較し、位相のずれを補正するように電圧制御電流源２１１の電流を調整する。これについて、図３を参照して説明する。

図３（A）及び図３（B）は、上から、クロック信号ＣＬＫの波形、ランプ波の波形（位相調整前）、比較器２０９の出力波形、クロック信号ＣＬＫと比較器２０９の出力との位相差（本例では、ランプ波の出力が１／２Ｖｃｃとなるタイミングと、クロック信号ＣＬＫの立下りエッジとの位相差）、及び、電圧制御電流源２１１の電流を示すタイミングチャートである。図３（A）は、ランプ波の位相が進んでいる状態を示し、図３（B）は、ランプ波の位相が遅れている状態を示している。

位相比較器２１０は、図３（A）に示すように、ランプ波の位相が進んでいる場合には、電圧制御電流源２１１の電流を低下させてランプ波の位相を遅らせる。また、位相比較器２１０は、図３（B）に示すように、ランプ波の位相が遅れている場合には、電圧制御電流源２１１の電流を増加させてランプ波の位相を進ませる。このように、位相比較器２１０は、ランプ波とクロック信号ＣＬＫとを同期させつつ、それらの位相差を自由に変えることができる。尚、本例では、ランプ波の直線性の最もよい箇所を効率的に利用するために、ランプ波の出力が１／２Ｖｃｃとなる位相とクロック信号ＣＬＫの立下りエッジとが一致するように調整されているが、クロック信号ＣＬＫの立下りエッジ（ないし立ち上がりエッジ）に対して、ランプ波の１／２Ｖｃｃ以外の出力値を同期させてもよい。尚、本例では、後段の論理回路の位相遅れを考慮しないため、ランプ波の出力が１／２Ｖｃｃとなるタイミングとクロック信号ＣＬＫの立下りエッジとを完全に一致させているが、位相比較器２１０において、後段の論理回路の位相遅れを補償すべくランプ波の位相が進められてもよい。

図４は、図２に示すＰＷＭ信号生成回路の動作時における第２比較器２０８の出力波形（図２のポイントBでの波形）の生成態様を示す。

図４は、上から、クロック信号ＣＬＫの波形、ランプ波の波形（上記の位相比較器２１０による位相調整後）、第２比較器２０８の出力波形（図２のポイントBでの波形）、及び、クロック信号ＣＬＫを４逓倍した波形（CLK×４）を示す。尚、図４に示すランプ波は、４．５［V］でリセット回路２１３によりリセットされて生成されている。

図４において、ランプ波の波形に対して、４値の閾値（１LSBあたり１.25［V］であり、０［V］，１．２５［V］，２．５［V］，３．７５［V］の４値）が示されている。この４値の閾値は、上述の如く、Ｄｕｔｙ設定レジスタ２０３の出力DR０、DR1をＤ／Ａ変換して生成される。従って、第２比較器２０８の出力波形のパルス幅（H出力の幅）は、４値の閾値に応じて４値（４種類）となる。即ち、図４の第２比較器２０８の出力波形に示すように、閾値が１．２５［V］、２．５［V］，３．７５［V］と切り替わるに従って、パルス幅は、閾値０のときのパルス幅（図中の一番左のパルス）に比べて、右に順に、段階的に小さくなっている。従って、この第２比較器２０８の出力波形を用いてPWM信号を生成すれば、クロック信号ＣＬＫを用いた場合にも、４倍の高速のクロック（CLK×４）を用いた場合と同等の分解能のPWM信号を生成できることがわかる。

図５は、図２に示すＰＷＭ信号生成回路によるPWM信号の生成態様を概略的に示す。

図５は、上から、カウンタ２０１の値（２ＬＳＢ分）、Ｄｕｔｙ設定レジスタ２０３の出力（DR２〜DR５の２ＬＳＢ分）、第１比較器２０２の出力波形、ランプ波の波形（上記の位相比較器２１０による位相調整後）、Ｄｕｔｙ設定レジスタ２０３の出力（DR０、DR１）、第２比較器２０８の出力波形（図２のポイントBでの波形）、AND回路２０６の出力、及び、フリップフロップ２０７のQ出力（＝生成されるPWM信号）を示す。

図５において、Ｄｕｔｙ設定レジスタ２０３の出力（DR0〜DR５）は、ＰＷＭ信号のキャリア周波数の周期（本例では、１６×１クロック周期）毎に変更されている。

第１比較器２０２の出力は、図５に示すように、Ｄｕｔｙ設定レジスタ２０３の出力とカウンタ２０１の出力とが一致した場合に、「Ｈ」となる。この例では、キャリア周波数の１周期目と、２周期目でＤｕｔｙ設定レジスタ２０３の出力（DR２〜DR５）が変化したため、「Ｈ」の出力タイミングが変化している。即ち、第１比較器２０２の出力は、キャリア周波数の１周期目では、カウンタ値が“２”となるタイミングで「Ｈ」となり、キャリア周波数の２周期目では、カウンタ値が“３”となるタイミングで「Ｈ」となる。

一方、第２比較器２０８の出力波形は、図５に示すように、ランプ波の電圧がＤｕｔｙ設定レジスタ２０３の出力（DR０、DR１）を超えたときに、「Ｈ」となる。この例では、キャリア周波数の１周期目と、２周期目でＤｕｔｙ設定レジスタ２０３の出力（DR２〜DR５）が変化したため（それに伴い閾値が例えば１．２５［V］から２．５［V］に変化したため）、「Ｈ」の出力タイミング及びパルス幅が変化している。即ち、第２比較器２０８の出力は、キャリア周波数の１周期目では、クロック信号ＣＬＫの周期の約１／４時間後に「Ｈ」となり、キャリア周波数の２周期目では、クロック信号ＣＬＫの周期の約１／２時間後に「Ｈ」となる。また、第２比較器２０８のＨ出力のパルス幅は、キャリア周波数の１周期目では、クロック信号ＣＬＫの周期の約３／４の時間幅となり、キャリア周波数の２周期目では、クロック信号ＣＬＫの周期の約１／２の時間幅となる。

これに伴い、AND回路２０６の出力は、図５に示すように、キャリア周波数の１周期目では、カウンタ値が“２”となるタイミングから約１／４クロック時間遅れて、約３／４クロック時間に亘って「Ｈ」となり、キャリア周波数の２周期目では、カウンタ値が“３”となるタイミングから約１／２クロック時間遅れて、約１／２クロック時間に亘って「Ｈ」となる。

この結果、生成されるＰＷＭ信号（フリップフロップ２０７のＱ出力：ＰＷＭＯＵＴ）は、図５に示すように、キャリア周波数の１周期目では、カウンタ値が“０”となるタイミングでセットされてＯＮとなり、約５／４クロック時間経過後に（ＡＮＤ回路２０６の立ち上がりエッジのタイミングで）ＯＦＦとなる。また、キャリア周波数の２周期目では、カウンタ値が“０”となるタイミングでセットされてＯＮとなり、約５／２クロック時間経過後にＯＦＦとなる。

以上から分かるように、本実施例では、Ｄｕｔｙ設定レジスタ２０３の出力（DR２〜DR５）によって、どのクロック周期（１キャリア周期を１６分周した１６通りのタイミング）でOFFとするかを自由に変えることができ、更に、Ｄｕｔｙ設定レジスタ２０３の出力（DR０〜DR１）によって、当該クロック周期内のどのタイミング（１クロック周期を４分周した４通りのタイミング）で、OFFとするかを自由に変えることができる。

従って、本実施例によれば、上述の繰り返しとなるが、クロック信号ＣＬＫの１周期（１クロック周期）を分けた数と等しい信号を生成することができるので、高速なクロックを用いずに高い分解能のＰＷＭ信号を生成できるＰＷＭ信号生成回路を得ることができる。

尚、本実施例では、ＡＮＤ回路２０６の出力によりＰＷＭ信号がＯＦＦとなるタイミングを決定しているが、フリップフロップ２０７のＲ入力にＮＯＲ回路２０５の出力を接続し、フリップフロップ２０７のＳ入力にＡＮＤ回路２０６の出力を接続することで、ＡＮＤ回路２０６の出力によりＰＷＭ信号がＯＮとなるタイミングを決定することも可能である。

次に、図６を参照して、本発明によるＰＷＭ信号生成回路のその他の実施例について説明する。

この実施例では、デジタルＰＷＭ信号生成回路を内部に備えるマイクロコンピューター３００に対する外付け機能によって、マイクロコンピューター３００内で生成されるPWM信号（デジタルPWM信号）の分解能を大きくする。

以下、本実施例の特徴的な構成を説明し、上述の実施例と同様の構成については同一の参照符号を付して説明を省略する。

外付けユニット３０２には、マイクロコンピューター３００から出力されるＰＷＭ信号、クロック信号CLK、Ｄｕｔｙ設定レジスタ２０３の出力DR０、DR１が入力される。

ＰＷＭ信号は、ワンショット２２２に直接入力されると共に、ワンショット２２４にNOR回路２２０を介して入力される。NOR回路２２０には、第２比較器２０８の出力が接続されている。第２比較器２０８には、上述のランプ波と、D/A変換されたＤｕｔｙ設定レジスタ２０３の出力DR０、DR１が入力される。クロック信号CLKは、マイクロコンピューター３００から出力されるＰＷＭ信号と同期の取れたランプ波を生成するために用いられる。

この実施例の場合も、上述の実施例と同様の原理により、ランプ波とＤ／Ａコンバータ２０４の出力とを比較する第２比較器２０８の出力を用いて、マイクロコンピューター３００から出力されるＰＷＭ信号のクロック信号ＣＬＫの１周期（１クロック周期）を分けた数と等しい信号を生成することができるので、高速なクロックを用いずに高い分解能のＰＷＭ信号を生成することができる。また、既存のマイクロコンピューター３００に外付けユニット３０２を外付けすることにより、回路全体を再構成することなく、マイクロコンピューター３００から出力されるＰＷＭ信号の分解能を大きくすることができ、既存のマイクロコンピューター３００の機能を容易に拡張することが可能である。

尚、この実施例の場合では、マイクロコンピューター３００から出力されるＰＷＭ信号が論理回路の位相遅れの影響を受けるため、ランプ波の出力が１／２Ｖｃｃとなるタイミングとクロック信号ＣＬＫの立下りエッジとを完全に一致させるのではなく、位相比較器２１０において当該位相遅れを補償すべくランプ波の位相が進めることが望ましい。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。

例えば、上述した実施例では、クロック信号ＣＬＫの１周期に１周期が対応したランプ波を用いているが、例えば、クロック信号ＣＬＫの２周期に１周期が対応したランプ波（例えば電圧昇降時の勾配が等しいランプ波）を用いることも可能である。この場合、ランプ波の電圧上昇時と電圧下降時とを区別しながら第２比較器２０８で比較を行うことで、同様の効果を得ることができる。

また、上述した実施例では、Ｄｕｔｙ設定レジスタ２０３の下位２ビット（２ＬＳＢ）のデジタル情報をＤ／Ａ変換して第２比較器２０８に入力しているが、Ｄｕｔｙ設定レジスタ２０３の他の桁のデジタル情報をＤ／Ａ変換して第２比較器２０８に入力することも可能である。

また、上述した実施例では、デジタル情報に基づいて２値以上の電圧値（閾値）を生成して分解能を３倍以上に高めているが、１値の電圧値（閾値）により分解能を２倍にすることも可能である。

本発明によるＰＷＭ信号生成回路の一実施例を示す図である。図１のＰＷＭ信号生成回路のより詳細な構成を示す図である。図３（A），図３（B）は、位相比較器２１０による位相調整態様を示すタイミングチャートである。図２に示すＰＷＭ信号生成回路の動作時における第２比較器２０８の出力波形（図２のポイントBでの波形）の生成態様を示すタイミングチャートである。図２に示すＰＷＭ信号生成回路によるPWM信号の生成態様を概略的に示すタイミングチャートである。本発明によるＰＷＭ信号生成回路のその他の一実施例を示す図である。

符号の説明

１０１カウンタ
１０２比較器
１０３Ｄｕｔｙ設定レジスタ
１０４ランプ波発生器
１０５Ｄ／Ａコンバータ
１０６比較器
１０７フリップフロップ
１０８ AND回路

Claims

クロック信号ＣＬＫと、ｎビット（但し、ｎ≧１）のデジタル情報とに基づいて２^ｎの分解能を有するＰＷＭ信号を生成するＰＷＭ信号生成回路と、
前記クロック信号ＣＬＫと同期した三角波を発生する三角波発生器と、
前記三角波と、閾値とを比較する比較器とを備え、
前記ＰＷＭ信号生成回路は、前記比較器の出力に基づいて、前記ＰＷＭ信号の分解能を大きくすることを特徴とする、ＰＷＭ信号生成回路。
前記三角波と前記閾値との比較結果に基づき、クロック信号ＣＬＫの一周期が分けられ、前記ＰＷＭ信号生成回路は、その分けられた数と等しい数の信号を生成することを特徴とする、請求項１に記載のＰＷＭ信号生成回路。
１ビット以上のデジタル情報に基づいて、２値以上の前記閾値を生成するＤ／Ａコンバータを備え、前記閾値が前記比較器に入力されることを特徴とする、請求項１又は２に記載のＰＷＭ信号生成回路。
前記比較器は、前記三角波と前記閾値との比較結果に基づき変化するデューティ比が変化する信号を出力することを特徴とする、請求項１〜３の何れかに記載のＰＷＭ信号生成回路。
クロック信号ＣＬＫに基づいて動作するカウンタと、
ＰＷＭ信号のデューティ比を設定するレジスタと、
前記カウンタの出力とレジスタの出力とを比較する第１比較器と、
前記クロック信号ＣＬＫと同期した三角波を発生する三角波発生器と、
前記三角波と、閾値とを比較する第２比較器と、
カウンタの出力と、前記第１比較器の出力及び第２比較器の出力とに基づいて、ＰＷＭ信号を生成するＰＷＭ信号生成回路とを含むことを特徴とする、ＰＷＭ信号生成回路。
前記レジスタに、前記カウンタの出力に対して比較される１ビット以上のデジタル情報と、２値以上の前記閾値を生成するための１ビット以上のデジタル情報とが格納されることを特徴とする、請求項５に記載のＰＷＭ信号生成回路。
前記第2比較器は、前記三角波と前記閾値との比較結果を示す信号を出力し、当該出力信号に基づき、前記クロック信号ＣＬＫの一周期が分けられ、
前記ＰＷＭ信号生成回路は、前記クロック信号ＣＬＫの一周期が分けられた数と等しい数の信号を生成することを特徴とする、請求項５又は６に記載のＰＷＭ信号生成回路。
前記三角波の前記クロック信号ＣＬＫに対する位相差を調整する位相比較器を備えることを特徴とする、請求項１〜７の何れかに記載のＰＷＭ信号生成回路。