WO2019220539A1 - 表示装置 - Google Patents

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WO2019220539A1
WO2019220539A1 PCT/JP2018/018764 JP2018018764W WO2019220539A1 WO 2019220539 A1 WO2019220539 A1 WO 2019220539A1 JP 2018018764 W JP2018018764 W JP 2018018764W WO 2019220539 A1 WO2019220539 A1 WO 2019220539A1
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WO
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signal
circuit
control signal
display
cell
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PCT/JP2018/018764
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English (en)
French (fr)
Inventor
堀邊　隆介
優斗 木村
Original Assignee
堺ディスプレイプロダクト株式会社
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Publication date
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Definitions

  • the present invention relates to a display device including a display panel including a plurality of display cells arranged two-dimensionally.
  • a display panel such as a liquid crystal panel has been gradually increased in size, and its resolution and frame rate are also increasing.
  • the gate control signal for turning on and off the switching element of each display cell is generated at a position near the gate drive circuit (edge portion of the display panel) and a position remote from the gate drive circuit (center portion of the display panel). The time difference between the rise and fall becomes significant.
  • the display device includes a display panel, at least one first drive circuit, at least one second drive circuit, and a control circuit.
  • the display panel includes a plurality of first signal lines along a plurality of rows, a plurality of second signal lines along a plurality of columns, and a plurality of displays connected to the first and second signal lines, respectively.
  • Cell At least one first drive circuit supplies a plurality of first control signals for selecting each display cell for each row to each display cell via the plurality of first signal lines.
  • At least one second drive circuit outputs a plurality of second control signals indicating the gradation of each pixel of the image along one of the plurality of rows with a plurality of variable delay amounts.
  • Each display cell is supplied via two signal lines.
  • the control circuit controls the first and second drive circuits.
  • the display panel further includes at least one monitor cell connected to the first signal line.
  • the monitor cell includes a switch element that is turned on and off in response to the first control signal.
  • the control circuit receives from the monitor cell a monitor signal indicating ON / OFF of the switch element of the monitor cell.
  • the control circuit turns on the switch element of the monitor cell from the first timing at which the first control signal transmitted through the first signal line connected to the monitor cell transitions from on to off in the first drive circuit.
  • the delay amounts of the plurality of second control signals based on the first timing are respectively set based on the time length from the first timing to the second timing at which the transition is turned off.
  • the delay time of the source control signal is set based on the monitor signal obtained from the monitor cell, thereby calibrating the display device so as to reduce the luminance variation in the screen of the display panel. can do.
  • FIG. 3 is a circuit diagram showing a detailed configuration of the display cell of FIG. 2.
  • FIG. 3 is a circuit diagram showing a detailed configuration of the monitor cell of FIG. 2.
  • FIG. 3 is a diagram showing an equivalent circuit of one gate signal line in FIG. 2.
  • FIG. 2 is a schematic diagram showing a delay that occurs in the display panel of FIG. 1.
  • FIG. 3 is a timing chart showing a first example of a delay generated in a gate control signal transmitted through the gate signal line of FIG. 2.
  • FIG. 3 is a timing chart showing a second example of a delay generated in a gate control signal transmitted through the gate signal line in FIG. 2.
  • FIG. 6 is a timing chart showing a third example of a delay generated in a gate control signal transmitted through the gate signal line in FIG. 2.
  • 2 is a graph showing a drain current characteristic with respect to a gate-source voltage for each switch element of the display panel of FIG. 1.
  • 2 is a graph showing characteristics of a gate threshold voltage with respect to a channel temperature related to each switch element of the display panel of FIG. 1.
  • 2 is a timing chart illustrating an ideal operation of a display cell when the display panel of FIG. 1 is driven.
  • 2 is a timing chart showing the operation of a display cell when a delay occurs due to a dull gate control signal when driving the display panel of FIG.
  • FIG. 2 is a diagram illustrating a display panel when a delay occurs due to a dull gate control signal when the display panel of FIG.
  • FIG. 1 is driven to display a white test image as a whole image.
  • 3 is a timing chart showing the operation of the display cell when the source control signal is delayed in accordance with the delay generated in the gate control signal when the display panel of FIG. 1 is driven.
  • FIG. 2 is a block diagram showing a first example of a circuit for determining a delay amount of operation of a switch element in the control circuit of FIG. 1.
  • 17 is a timing chart showing the operation of the circuit of FIG.
  • FIG. 7 is a block diagram showing a second example of a circuit for determining the delay amount of the operation of the switch element in the control circuit of FIG. 1. It is a timing chart which shows operation
  • FIG. 2 is a diagram for explaining a method for setting a delay amount of a source control signal in the display device of FIG. 1.
  • FIG. 21 is a block diagram illustrating a detailed configuration of the source drive circuit of FIG. 20. It is a graph which shows the delay amount set to the source control signal transmitted via each source signal line of FIG. 3 is a graph showing a synthesis of delay amounts in each source drive circuit of FIG. 1. It is a figure for demonstrating the method to set the delay amount of a source control signal in the display apparatus which concerns on the modification of embodiment.
  • FIG. 1 is a block diagram illustrating a configuration of a display device 1 according to the embodiment.
  • the display device 1 includes a display panel 11, a plurality of gate drive circuits 12a, 12aA, 12b, and 12bA, a plurality of source drive circuits 13, a control circuit 14, and a memory 15.
  • the display panel 11 includes a plurality of display cells arranged along the row direction (X direction in FIG. 1 and the like) and the column direction (Y direction in FIG. 1 and the like).
  • the display panel 11 has a rectangular screen.
  • the display panel 11 is a liquid crystal panel, for example.
  • the gate drive circuits 12a, 12aA, 12b, and 12bA supply a plurality of gate control signals for selecting each display cell for each row to each display cell of the display panel 11.
  • select means turning on a switch element (described later) of the display cell.
  • Gate drive circuits 12a and 12aA are provided on the left side of the display panel 11, and gate drive circuits 12b and 12bA are also provided on the right side of the display panel 11.
  • the source drive circuit 13 supplies a plurality of source control signals indicating the gradation of each pixel of the image along one of the plurality of rows to each display cell with a plurality of variable delay amounts.
  • the source drive circuit 13 is provided on the lower side of the display panel 11.
  • the control circuit 14 controls the gate drive circuits 12a, 12aA, 12b, 12bA and the source drive circuit 13 using a gate clock signal, a source clock signal, a latch pulse signal, and the like.
  • the control circuit 14 is also called a timing controller.
  • the memory 15 is a non-volatile storage medium that stores various parameters related to the operation of the display device 1 such as the delay amount of the source control signal.
  • the control circuit 14 controls the overall operation of the display device 1 based on the parameters stored in the memory 15.
  • FIG. 2 is a block diagram showing a detailed configuration of the display device 1 of FIG.
  • the display panel 11 includes a plurality of gate signal lines 31 along a plurality of rows, a plurality of source signal lines 32 along a plurality of columns, and a plurality of display cells connected to the gate signal lines 31 and the source signal lines 32. 33.
  • the display panel 11 further includes at least one monitor cell 34 connected to at least one gate signal line 31. In the example of FIG. 2, a case where one monitor cell 34 is provided corresponding to each source driving circuit 13 is shown.
  • Each gate drive circuit 12a, 12aA, 12b, 12bA supplies a plurality of gate control signals for selecting each display cell 33 for each row to each display cell 33 via a plurality of gate signal lines 31.
  • the plurality of gate signal lines 31 are connected to the display cell 33 and are not connected to the monitor cell 34, and are not connected to the display cell 33 and are connected to the monitor cell 34.
  • a case including at least one signal line is shown.
  • the former is also referred to as “non-dummy signal line” and the latter is also referred to as “dummy signal line”.
  • the gate signal line 31 in the bottom row is a dummy signal line
  • the gate drive circuits 12a and 12b are connected only to non-dummy signal lines
  • the gate drive circuits 12aA and 12bA are connected to non-dummy signal lines and dummy signals. Shown when connected to a line.
  • the gate drive circuits 12aA and 12bA also supply a gate control signal similar to that supplied to each display cell 33 to the monitor cell 34 via the gate signal line 31 (dummy signal line).
  • the gate drive circuits 12a and 12aA are connected to the left end of each gate signal line 31, and the gate drive circuits 12b and 12bA are connected to the right end of each gate signal line 31.
  • gate drive circuit 12 the gate drive circuits 12a, 12aA, 12b, and 12bA are collectively referred to as “gate drive circuit 12”.
  • Each source driving circuit 13 sends a plurality of source control signals indicating the gradation of each pixel of an image along one of a plurality of rows through a plurality of source signal lines 32 with a plurality of variable delay amounts. Supplied to each display cell 33.
  • the display panel 11 is driven by, for example, a dot inversion method, a horizontal line inversion method, or a vertical line inversion method.
  • a dot inversion method a voltage having a polarity that is inverted every row, every column, and every frame is applied to each display cell 33.
  • a horizontal line inversion method a voltage having a polarity that is inverted every predetermined number of rows and every frame is applied to each display cell 33.
  • the vertical line inversion method a voltage having a polarity that is inverted every predetermined number of columns and every frame is applied to each display cell 33.
  • the gate drive circuit 12, the gate signal line 31, and the gate control signal are also referred to as “first drive circuit”, “first signal line”, and “first control signal”, respectively.
  • the source driving circuit 13, the source signal line 32, and the source control signal are respectively referred to as “second driving circuit”, “second signal line”, and “second control signal”.
  • FIG. 3 is a circuit diagram showing a detailed configuration of the display cell 33 of FIG.
  • the display cell 33 includes a switch element 41, a capacitor 42, and a display element 43.
  • the switch element 41 is turned on and off according to the gate control signal.
  • the switch element 41 is, for example, a thin film transistor.
  • the capacitor 42 and the display element 43 are connected in parallel to each other, one end of which is connected to the source signal line 32 via the switch element 41, and the other end thereof is connected to a terminal of a predetermined common voltage Vcom.
  • the capacitor 42 is a capacitive element that is charged according to the voltage of the source control signal.
  • the display element 43 has optical characteristics that change according to the voltage across the capacitor 42.
  • the display element 43 is a liquid crystal, for example.
  • the gate control signal input from the gate drive circuit 12 to the display panel 11 propagates through the gate signal line 31 and is applied to the gate terminal of the switch element 41 of each display cell 33.
  • the source control signal input from the source drive circuit 13 to the display panel 11 propagates through the source signal line 32 and is applied to the drain terminal of the switch element 41 of each display cell 33.
  • the switch element 41 is turned on and conduction between the drain and source is established.
  • the voltage of the source control signal applied to the drain terminal of the switch element 41 is supplied to the display cell 33 through the source terminal of the switch element 41, and the capacitor 42 is charged (or charged according to the voltage of the source control signal (or Discharged).
  • FIG. 4 is a circuit diagram showing a detailed configuration of the monitor cell 34 of FIG.
  • the monitor cell 34 includes a switch element 41 and a resistor 44.
  • the switch element 41 of the monitor cell 34 is designed to have the same characteristics as the switch element 41 of the display cell 33, for example, the drain current characteristic with respect to the gate-source voltage and / or the gate threshold voltage characteristic with respect to the channel temperature. Is formed.
  • the gate terminal of the switch element 41 of the monitor cell 34 is connected to the gate signal line 31.
  • the drain terminal of the switch element 41 of the monitor cell 34 is connected to an arbitrary power source, for example, the terminal of the power source voltage Vdd inside the source drive circuit 13, and is turned on and off according to the gate control signal.
  • the power supply voltage Vdd is, for example, 15 to 17V.
  • the monitor cell 34 generates a monitor signal Vmon indicating ON / OFF of the switch element 41 of the monitor cell 34 from the source terminal of the switch element 41 of the monitor cell 34 and sends the monitor signal Vmon to the control circuit 14.
  • L1 is the distance between the display cell 33 closest to the gate drive circuit 12aA among the plurality of display cells 33 connected to the source drive circuit 13 of FIG. 4 and the gate drive circuit 12aA (“first Also called “distance”.
  • L2 is the distance between the display cell 33 farthest from the gate drive circuit 12aA and the gate drive circuit 12aA among the plurality of display cells 33 connected to the source drive circuit 13 of FIG. ").
  • Each display cell 33 connected to the source drive circuit 13 corresponding to the monitor cell 34 is connected to the gate signal line 31 at a position within the range of distances L1 to L2 when viewed from the gate drive circuit 12aA.
  • the monitor cell 34 is also connected to the gate signal line 31 at the position of the distance L3 included in the range of the distances L1 to L2 when viewed from the gate drive circuit 12aA. If the display cell 33 and the monitor cell 34 are connected to the gate signal line 31 at such a position and (L2-L1) is at a distance of about several centimeters, each gate signal line 31 is connected from the gate drive circuit 12aA. The delays of the gate control signals transmitted to the display cell 33 and the monitor cell 34 are substantially equal to each other. Therefore, the monitor cell 34 represents each display cell 33 connected to the source drive circuit 13 corresponding to the monitor cell 34, and represents the on / off of the switch element 41 of each display cell 33 by the monitor signal Vmon.
  • FIG. 5 is a diagram showing an equivalent circuit of one gate signal line 31 in FIG.
  • the gate signal line 31 has its own resistance R. Further, a capacitance C (parasitic capacitance) is generated between the gate signal line 31 and a conductor in the vicinity thereof. Therefore, the gate signal line 31 is a distributed constant circuit having a resistor R and a capacitor C, and has a time constant determined by the resistor R and the capacitor C. That is, since the gate signal line 31 functions as a low-pass filter, the waveform becomes dull as the gate control signal propagates on the gate signal line 31.
  • FIG. 6 is a schematic diagram showing a delay occurring in the display panel 11 of FIG.
  • the display panel 11 increases in size, the amount of delay of a signal transmitted through the signal line increases.
  • the gate signal line 31 becomes longer, and accordingly, the resistance R and the capacitance C increase, so that the waveform of the gate control signal becomes dull.
  • the waveform of the gate control signal becomes dull, the timing at which the voltage of the gate control signal exceeds and / or falls below the threshold voltage of the switch element 41, that is, the timing at which the switch element 41 is turned on and / or off is delayed. The same effect as when the signal itself is delayed occurs.
  • the delay caused by the gate signal line 31 is affected by the resistance R and capacitance C (distributed constant) of the gate signal line 31, and as shown in FIG. 6, in the vicinity of the gate drive circuits 12a and 12b, that is, the left side of the display panel 11. And it increases as it goes from the right side (for example, display cell A) to the central portion (for example, display cell B) of the display panel 11. Due to this influence, when the display panel 11 is driven by the dot inversion method or the horizontal line inversion method, the central portion of the display panel 11 becomes dark.
  • FIG. 7 is a timing chart showing a first example of delay occurring in the gate control signal transmitted through the gate signal line 31 of FIG.
  • FIG. 8 is a timing chart showing a second example of the delay generated in the gate control signal transmitted through the gate signal line 31 of FIG.
  • FIG. 9 is a timing chart showing a third example of the delay generated in the gate control signal transmitted through the gate signal line 31 in FIG. 7 to 9, the gate control signal transmitted through the gate signal line 31 connected to the display cells A and B in FIG. 6 transitions between ON and OFF in the gate drive circuit 12. Waveform is shown.
  • the second stage in FIGS. 7 to 9 shows the blunting of the waveform when the first stage gate control signal is transmitted to the display cell A or B via the gate signal line 31. 7 to 9 show monitor signals generated by the monitor cell 34 at substantially the same distance from the gate drive circuit 12 as the display cell A or B.
  • FIG. 7 shows monitor signals generated by the monitor cell 34 at substantially the same distance from the gate drive circuit 12 as the display cell A or B.
  • FIG. 10 is a graph showing the drain current characteristics with respect to the gate-source voltage for each switch element 41 of the display panel 11 of FIG.
  • FIG. 11 is a graph showing the characteristics of the gate threshold voltage with respect to the channel temperature for each switch element 41 of the display panel 11 of FIG. Since various characteristics of the switch element 41 change depending on the temperature, even when the waveform of the gate control signal is the same, the timing at which the switch element 41 is turned on and off changes depending on the temperature. .
  • the voltage held in the capacitor 42 of the display cell 33 is the source control in the period from when the voltage of the source control signal supplied to the display cell 33 transitions to a desired value until the switch element 41 of the display cell 33 is turned off. It depends on the voltage of the signal. Therefore, in order to cause the capacitor 42 to hold a desired voltage, it is necessary to maintain the desired value of the voltage of the source control signal for at least this period.
  • the voltage of the source control signal transits from the desired value of the current display cell 33 to the next voltage value to be supplied to the display cell 33 in the adjacent row before the switch element 41 is turned off, the voltage is held in the capacitor 42. The voltage thus deviated from the desired value changes to the next voltage value or to an intermediate value between the desired value and the next voltage value.
  • the voltage held in the capacitor 42 deviates from a desired value and the luminance decreases.
  • the timing at which the voltage of the source control signal reaches a desired value is delayed after the switch element 41 is turned on, the charging time of the capacitor 42 is insufficient, and the capacitor 42 cannot reach the desired value voltage. There is a possibility that the luminance of 33 may decrease.
  • the timing at which the source drive circuit 13 outputs the source control signal is delayed in accordance with the delay of the gate control signal.
  • the control circuit 14 receives from the monitor cell 34 a monitor signal indicating ON / OFF of the switch element 41 of the monitor cell 34.
  • the control circuit 14 starts from the first timing when the gate control signal transmitted via the gate signal line 31 connected to the monitor cell 34 transitions from on to off in the gate drive circuit 12 (ie, the monitor signal 34).
  • the delay amounts of the plurality of source control signals with the first timing as a reference are determined.
  • the control circuit 14 sets the determined delay amount of the source control signal in the display device 1, thereby calibrating the display device 1 so as to reduce the variation in luminance.
  • FIGS. 12 to 15 illustrate a case where the display panel 11 of FIG. 1 is driven by the dot inversion method.
  • the dot inversion method the polarity of the voltage applied to each display cell 33 is inverted for each adjacent gate signal line 31, inverted for each adjacent source signal line 32, and inverted for each frame. .
  • a white test image having uniform brightness over the entire image is displayed on the display panel 11.
  • FIG. 12 is a timing chart showing an ideal operation of the display cell 33 when the display panel 11 of FIG. 1 is driven.
  • the first row of FIG. 12 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell A of FIG. 12 shows the voltage of the source control signal applied to the drain terminal of the switch element 41 in the display cell A of FIG.
  • the third row of FIG. 12 shows the voltage held in the capacitor 42 in the display cell A of FIG.
  • the gate control signal has a voltage of ⁇ 10 V to ⁇ 6 V when it is at a low level, and has a voltage of 20 V to 35 V when it is at a high level.
  • the gate threshold voltage of the switch element 41 is, for example, about 5V. If the display panel 11 has, for example, about 4000 scan lines and operates at 120 Hz, the gate control signal has an on period of about 2 microseconds.
  • the voltage of the source control signal is alternately higher or lower than the common voltage Vcom every time one row is scanned.
  • FIGS. 12 to 15 a case where a voltage VH of a source control signal higher than the common voltage Vcom is supplied to the display cells A and B in order to display white by the pixels including the display cells A and B of FIG. Think.
  • the capacitor 42 is charged according to the voltage VH of the source control signal over the ON period of the switch element 41.
  • the voltage held in the capacitor 42 at the time when the ON period of the switch element 41 ends depends on the voltage VH of the source control signal during the ON period and the length of the ON period.
  • the capacitor 42 is charged and reaches the voltage VH, and then the switch element 41 is turned off (the gate control signal becomes low level).
  • the source control signal is maintained at the voltage VH. Therefore, in the display cell A, after the switch element 41 is turned off, the capacitor 42 holds a desired voltage VH as shown in the third stage of FIG.
  • FIG. 13 is a timing chart showing the operation of the display cell 33 when the gate control signal is dull and a delay occurs when the display panel 11 of FIG. 1 is driven.
  • FIG. 13 shows a case where each source driving circuit 13 outputs a plurality of source control signals at the same timing.
  • 13 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell A of FIG.
  • the second row of FIG. 13 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell B of FIG. 13 shows the voltage of the source control signal applied to the drain terminal of the switch element 41 in the display cell B of FIG.
  • the fourth row of FIG. 13 shows the voltage held in the capacitor 42 in the display cell B of FIG.
  • FIG. 14 is a diagram showing the display panel 11 when the gate control signal is dull and a delay occurs when the display panel 11 of FIG. 1 is driven to display a white test image on the entire image.
  • the gate control signal When the gate control signal is transmitted from the left side and the right side (for example, display cell A) of the display panel 11 to the center (for example, display cell B), as shown in the first and second stages of FIG. Due to the resistor R and the capacitor C, the waveform of the gate control signal becomes dull. Due to the dullness of the waveform of the gate control signal, the timing when the switch element 41 is turned on and off is delayed. Therefore, the switch element 41 is affected in the same manner as when the gate control signal itself is delayed. Here, when (VH ⁇ Vth)> (Vth ⁇ VL), the fall of the gate control signal is delayed more than the rise of the gate control signal.
  • the ON period of the gate control signal in the display cell B becomes longer than the ON period of the gate control signal in the display cell A. Therefore, when each source driving circuit 13 outputs a plurality of source control signals at the same timing, in the display cell B, the time length during which the capacitor 42 is charged (or discharged) according to the voltage of the source control signal is It becomes longer than the time length at A, and the timing at which the switch element 41 is turned off is delayed.
  • the source control signal changes from the voltage VH to the voltage VL during the ON period of the switch element 41, and then the switch element 41 is turned off. Therefore, in the display cell B, as shown in the fourth stage of FIG. 13, the voltage held in the capacitor 42 increases in accordance with the voltage VH of the source control signal during the ON period of the switch element 41. The voltage drops according to the voltage VL of the source control signal. After the switch element 41 is turned off, the capacitor 42 holds a voltage lower than the voltage VH. Thereby, as shown in FIG. 14, the brightness of the central portion of the display panel 11 is lower than the vicinity of the left side and the right side of the display panel 11.
  • FIG. 15 is a timing chart showing the operation of the display cell 33 when the source control signal is delayed in accordance with the delay generated in the gate control signal when the display panel 11 of FIG. 1 is driven.
  • 15 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell A of FIG. 15 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell B of FIG. 15 shows the voltage of the source control signal applied to the drain terminal of the switch element 41 in the display cell A of FIG. 15 shows the voltage of the source control signal applied to the drain terminal of the switch element 41 in the display cell B of FIG.
  • the fifth row of FIG. 15 shows the voltage held in the capacitor 42 in the display cell B of FIG.
  • the timing at which the source drive circuit 13 outputs the source control signal at least by the delay amount of the fall of the gate control signal (see the second stage of FIG. 15). Delay.
  • the capacitor 42 is charged and reaches the voltage VH, and then the source control signal is maintained at the voltage VH until the switch element 41 is turned off. Accordingly, in the display cell B, after the switch element 41 is turned off, the capacitor 42 holds the desired voltage VH as shown in the fifth stage of FIG.
  • the control circuit 14 determines the delay amount of the source control signal from the first timing when the gate control signal transmitted through the gate signal line 31 connected to the monitor cell 34 transitions from on to off in the gate drive circuit 12.
  • the monitor signal is determined to be the same as or longer than the time length until the second timing at which the monitor signal transitions from on to off.
  • the control circuit 14 is configured so that the switch element 41 of the display cell 33 is turned on and the voltage of the source control signal is applied to the capacitor 42 of the display cell 33 after the switch element 41 of the display cell 33 is turned on.
  • the delay amount of the source control signal is determined so that the voltage of the capacitor 42 of the display cell 33 is equal to or longer than the time length until the voltage of the source control signal is reached. As a result, even when the source control signal is delayed, a sufficient length of time for the voltage of the capacitor 42 to reach the voltage of the source control signal can be secured. Therefore, the source control signal is delayed. It is possible to make it difficult to reduce the luminance.
  • FIG. 16 is a block diagram showing a first example of a circuit for determining the delay amount of the operation of the switch element 41 in the control circuit 14 of FIG.
  • the control circuit 14 includes a simulation signal generator 101, a clock signal generator 102, and a counter 103. Since the gate drive circuit 12 generates a gate control signal under the control of the control circuit 14, the control circuit 14 recognizes the rising and falling timings of the gate control signal.
  • the simulated signal generator 101 generates a simulated gate control signal G1 having the same rise and fall timing as the gate control signal generated in the gate drive circuit 12.
  • the clock signal generator 102 generates a clock signal CLK having a predetermined frequency.
  • the counter 103 counts the number of clocks from the fall of the simulated gate control signal G1 to the fall of the monitor signal Vmon based on the clock signal CLK.
  • FIG. 17 is a timing chart showing the operation of the circuit of FIG.
  • the control circuit 14 generates a simulated gate control signal G1 and simultaneously generates a gate control signal by the gate drive circuit 12 as shown in the first stage of FIG. Let it transmit.
  • the waveform of the gate control signal transmitted through the gate signal line 31 is blunt in the display cell B and in the monitor cell 34 corresponding to the display cell B as shown in the second stage of FIG.
  • the monitor cell 34 generates the monitor signal Vmon shown in the third stage of FIG.
  • the counter 103 is reset in response to the fall of the simulated gate control signal G1, is incremented at every rise of the clock signal CLK, and the count value of the number of clocks is changed according to the fall of the monitor signal Vmon. Output as delay amount.
  • the resolution for measuring the delay amount of the operation of the switch element 41 by the circuit of FIG. 16 depends on the frequency of the clock signal CLK, and the resolution increases as the frequency increases.
  • the control circuit 14 is configured such that the gate control signal transmitted through the gate signal line 31 connected to the monitor cell 34 changes from on to off in the gate drive circuit 12.
  • the time length from the timing 1 to the second timing at which the monitor signal transitions from on to off is determined by counting the number of clocks of the clock signal using the counter 103.
  • the control circuit 14 determines the delay amounts of the plurality of source control signals based on the first timing, based on this time length (that is, the delay amount of the operation of the switch element 41).
  • FIG. 18 is a block diagram showing a second example of a circuit for determining the delay amount of the operation of the switch element 41 in the control circuit 14 of FIG.
  • the control circuit 14 includes a simulation signal generator 101, a ramp signal generator 104, a capacitor 105, and an A / D converter 106.
  • the simulation signal generator 101 of FIG. 18 is the same as the simulation signal generator 101 of FIG.
  • the ramp signal generator 104 includes a voltage source of a reference voltage Vref and a current source therein. Further, a capacitor 105 is connected to the ramp signal generator 104. Terminal voltage Vc of capacitor 105 has voltage Vref as an initial value, and rises linearly with time by injecting a constant current from a current source.
  • a signal represented by the voltage value of the capacitor 105 is also referred to as a “ramp signal”.
  • the A / D converter 106 takes in the analog terminal voltage Vc of the capacitor 105 at this time and converts it into a digital value. In other words, the A / D converter 106 functions as a voltmeter that measures the voltage value of the ramp signal.
  • FIG. 19 is a timing chart showing the operation of the circuit of FIG.
  • the ramp signal generator 104 resets the terminal voltage Vc of the capacitor 105 to the reference voltage Vref at the rise of the simulated gate control signal G1, and then the capacitor 105 has a high level over a period in which the simulated gate control signal G1 is at a high level.
  • the terminal voltage Vc is maintained at the reference voltage Vref.
  • the A / D converter 106 reads the digital value converted from the analog terminal voltage Vc of the capacitor 105 as the first conversion value.
  • the ramp signal generator 104 releases the reset at the fall of the simulated gate control signal G1, and starts to inject a constant current from the current source into the capacitor 105.
  • the terminal voltage Vc of the capacitor 105 starts to rise at a constant speed from the reference voltage Vref. Thereafter, the ramp signal generator 104 stops injecting current from the current source to the capacitor 105 at the fall of the monitor signal Vmon. At this time, the A / D converter 106 reads the digital value converted from the analog terminal voltage Vc of the capacitor 105 as the second conversion value, and determines the difference between the first conversion value and the second conversion value as the switch element. 41 is output as the delay amount of the operation 41.
  • the resolution for measuring the delay amount of the operation of the switch element 41 by the circuit of FIG. 18 depends on the resolution of the A / D converter 106, and the resolution increases as the number of bits of the A / D converter 106 increases.
  • the control circuit 14 is configured such that the gate control signal transmitted through the gate signal line 31 connected to the monitor cell 34 changes from on to off in the gate drive circuit 12.
  • the time length from the timing 1 to the second timing at which the monitor signal transitions from on to off is determined by measuring the amount of increase in the voltage value of the ramp signal.
  • the control circuit 14 determines the delay amounts of the plurality of source control signals based on the first timing, based on this time length (that is, the delay amount of the operation of the switch element 41).
  • the display device 1 is calibrated so as to reduce the variation in luminance in the screen of the display panel by setting the delay amount of the source control signal based on the monitor signal obtained from the monitor cell 34. be able to.
  • the delay amount of the source control signal can be determined so as to eliminate the decrease in luminance in consideration of such a delay.
  • the control circuit 14 may store the determined delay amount of the source control signal in the memory 15. When the power of the display device 1 is turned on, the control circuit 14 may read the delay amount of the source control signal stored in the memory 15 from the memory 15 and set it in the display device 1. The control circuit 14 periodically re-determines the delay amount of the source control signal based on the monitor signal obtained from the monitor cell 34 during the operation of the display device 1, and delays the re-determined source control signal. The amount may be set in the display device 1.
  • This embodiment can be similarly applied when the gate drive circuit 12 is provided only on the left side or only on the right side of the display panel 11.
  • the first embodiment is also applicable to the case where the source drive circuit 13 is provided on both the upper side and the lower side of the display panel 11.
  • the case where only one of the display cell 33 and the monitor cell 34 is connected to one gate signal line 31 is shown, but both the display cell 33 and the monitor cell 34 are connected to one gate signal line 31. May be.
  • only one of the gate signal lines 31 is a dummy signal line, and the dummy signal line is connected only to the gate drive circuits 12aA and 12bA. Many dummy signal lines may be connected to the drive circuit.
  • one monitor cell 34 is provided corresponding to each source drive circuit 13, but two or more monitor cells 34 are provided corresponding to each source drive circuit 13. It may be provided.
  • the delay amount of the source control signal may reach a maximum of about 1 microsecond or more.
  • a large number of source signal lines are provided at predetermined intervals in the horizontal direction of the display panel.
  • the circuit cannot generate all source control signals supplied to the display panel.
  • a source control signal is generated using an integrated circuit of a plurality of source driving circuits juxtaposed with each other to drive the display panel. Therefore, it is necessary to control a plurality of source driving circuits individually and in cooperation with each other.
  • FIG. 20 is a diagram for explaining a method of setting the delay amount of the source control signal in the display device 1 of FIG.
  • FIG. 20 shows only the control circuit 14 and the four source drive circuits 13-1 to 13-4 among the components of the display device 1 of FIG. 1, and other components are shown for simplicity of explanation. Omitted.
  • Each one of the source drive circuits 13-1 to 13-4 is connected to a plurality of N source signal lines 32-mn (1 ⁇ m ⁇ 4, 1 ⁇ n ⁇ N) adjacent to each other. Connected.
  • the control circuit 14 supplies the source drive circuits 13-1 to 13-4 with a latch pulse signal LS0 for outputting the source control signals from the buffers in the source drive circuits 13-1 to 13-4.
  • the latch pulse signal LS0 is also referred to as a “third control signal”.
  • FIG. 21 is a block diagram showing a detailed configuration of the source drive circuit 13-1 of FIG.
  • the source drive circuit 13-1 includes an interface (I / F) 51, a shift register circuit 52, a data latch circuit 53, a D / A converter circuit 54, an output buffer circuit 55, and delay circuits 56 and 57.
  • the source drive circuit 13-1 delays the clock signal CLK from the control circuit 14, the data signal DATA indicating the gradation of each pixel of the image along one row, and the source control signal read from the memory 15. And a latch pulse signal LS0.
  • the clock signal CLK and the data signal DATA are serial data indicating a video.
  • the interface (I / F) 51 receives the clock signal CLK and the data signal DATA sent from the control circuit 14 and stores the received data in the shift register circuit 52.
  • the shift register circuit 52 sends the stored data to the data latch circuit 53 for every fixed amount of data and stores it as N-channel parallel data.
  • the data latch circuit 53 sends the stored N-channel parallel data (digital data) to the D / A converter circuit 54.
  • the D / A converter circuit 54 performs digital / analog conversion on the N-channel parallel data sent from the data latch circuit 53 to convert it into an N-channel voltage value, and outputs the converted N-channel voltage value to the output buffer circuit 55.
  • the output buffer circuit 55 includes N buffers 55a, and each buffer 55a stores each voltage value sent from the D / A converter circuit 54.
  • each buffer 55a of the output buffer circuit 55 When the latch pulse signal is input to each buffer 55a of the output buffer circuit 55, for example, at the rising timing of the latch pulse signal, the voltage value stored therein is used as a source control signal as source signal lines 32-1-1 to 32-32. Output to -1-N.
  • a latch pulse signal obtained by delaying the latch pulse signal LS0 by the delay circuits 56 and 57 is input to each buffer 55a.
  • the delay circuit 56 delays the latch pulse signal LS0 by the delay amount D1 among the first delay amounts D1 to D4 that are different for the source drive circuits 13-1 to 13-4.
  • the latch pulse signal LS0 delayed by the delay circuit 56 is represented as “latch pulse signal LS1”.
  • the delay circuit 57 delays the latch pulse signal LS1 by a different second delay amount for each of the source signal lines 32-1-1 to 32-1-1-N connected to the source drive circuit 13-1.
  • the delay circuit 56 is also referred to as a “first delay circuit”
  • the delay circuit 57 is also referred to as a “second delay circuit”.
  • all the buffers 55a output the source control signal simultaneously in response to one latch pulse signal.
  • the source drive circuit 13-1 by shifting the phase of the latch pulse signal for each buffer 55a, various delays are generated in a plurality of source control signals output from one source drive circuit 13-1. The amount can be set.
  • the control circuit 14 determines the second delay amount of the source control signal supplied to each display cell 33 so as to increase by a value ⁇ d0 as the display cell 33 moves away from the gate drive circuit 12, for example. Accordingly, the control circuit 14 can determine the first and second delay amounts so that the sum of the first and second delay amounts becomes a desired delay amount of each source control signal.
  • FIG. 22 is a graph showing the delay amount set in the source control signal transmitted via the source signal lines 32-1-1 to 32-1-1-N in FIG.
  • the delay amount of the source signal line 32-1-1 has a minimum value in the source drive circuit 13-1, and is equal to the first delay amount D1 of the source drive circuit 13-1.
  • the delay amount of the source signal line 32-1-N has the maximum value in the source drive circuit 13-1, and is substantially equal to the first delay amount D2 of the source drive circuit 13-2.
  • the delay amount of the other source signal lines 32-1-32-1-(N ⁇ 1) increases linearly from the delay amount D 1 to the delay amount D 2.
  • the delay circuits 56 and 57 may delay the latch pulse signal LS0 in an analog manner or may digitally delay the latch pulse signal LS0 based on a clock faster than the latch pulse signal LS0. However, the digital delay circuit can delay the latch pulse signal LS0 with higher accuracy than the analog delay circuit.
  • the latch pulse signal LS0 is input from the control circuit 14 to the source driving circuit 13-1 separately from the clock signal CLK and the data signal DATA, and instead of the source driving circuit 13 based on the clock signal CLK and the data signal DATA. ⁇ 1 may be generated.
  • the source drive circuits 13-2 to 13-4 are also configured similarly to the source drive circuit 13-1.
  • the source drive circuits 13-1 to 13-4 include delay circuits 56-1 to 56-4, respectively.
  • the delay circuits 56-1 to 56-4 correspond to the delay circuit 56 of FIG. 21, and delay the latch pulse signal LS0 by the first delay amounts D1 to D4 that are different for the source drive circuits 13-1 to 13-4.
  • the delayed latch pulse signals LS1 to LS4 are generated.
  • the source control signal is transmitted through the rightmost source signal line 32-1 -N of the source drive circuit 13-1 and the leftmost source signal line 32-2-1 of the source drive circuit 13-2.
  • the delay amounts are substantially equal to each other.
  • the delay amounts set for the source control signals respectively transmitted via the pair of source signal lines adjacent to each other at the boundaries of the source drive circuits 13-2 to 13-4 are substantially equal to each other.
  • the delay amount can be changed substantially continuously, and a rapid change in the delay amount between adjacent source drive circuits can be achieved. It can be made difficult to occur, and a steep luminance change can be suppressed.
  • FIG. 23 is a graph showing the synthesis of delay amounts in each source drive circuit 13 of FIG. Even when the display device 1 is large and has a high resolution and it is necessary to set a large delay amount in the source control signal, the variation in luminance is reduced by synthesizing the delay amounts of the delay circuits 56 and 57. Thus, a desired delay amount of the source control signal can be set. Further, as described above, the display panel 11 can be driven by generating a source control signal by controlling the plurality of source driving circuits 13 individually and in cooperation with each other.
  • FIG. 24 is a diagram for explaining a method of setting the delay amount of the source control signal in the display device according to the modification of the first embodiment. 24 shows a case where the display device 1 of FIG. 1 includes source drive circuits 13A-1 to 13A-4 and a control circuit 14A instead of the source drive circuits 13-1 to 13-4 and the control circuit 14 of FIG. Indicates.
  • the source drive circuits 13A-1 to 13A-4 have a configuration in which the delay circuits 56-1 to 56-4 are removed from the source drive circuits 13-1 to 13-4 of FIG.
  • Each one of the source drive circuits 13A-1 to 13A-4 is different for each source signal line 32 connected to the source drive circuit, similarly to the source drive circuit 13-1 in FIG.
  • a delay circuit 57 (second delay circuit) that delays the latch pulse signal LS0 by a delay amount of 2 is provided.
  • the control circuit 14A includes a latch signal generator 61 and a delay circuit 62.
  • the latch signal generator 61 is a signal source that generates a latch pulse signal LS0 for outputting each source control signal.
  • the delay circuit 62 delays the latch pulse signal LS0 by the first delay amounts D1 to D4 that are different for the source drive circuits 13A-1 to 13A-4.
  • the delayed latch pulse signals LS1 to LS4 are generated.
  • the latch pulse signals LS1 to LS4 are supplied to the source drive circuits 13A-1 to 13A-4.
  • the delay circuit 62 is also referred to as a “first delay circuit”.
  • control circuit 14 determines the first and second delay amounts so that the sum of the first and second delay amounts becomes a desired delay amount of each source control signal.
  • the method for setting the delay amount described with reference to FIGS. 20 to 24 is not limited to the case of setting the delay amount of the source control signal determined based on the monitor signal obtained from the monitor cell 34. This is applicable when the delay amount is set in the source drive circuit 13.
  • the present invention can be used when calibrating so as to reduce luminance variation in a large-sized and high-resolution display device.

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Abstract

表示パネル（１１）は、ゲート信号線（３１）に接続された少なくとも１つのモニタセル（３４）を含む。モニタセル（３４）は、ゲート制御信号に応じてオン及びオフするスイッチ素子（４１）を備える。制御回路（１４）は、モニタセル（３４）から、モニタセル（３４）のスイッチ素子（４１）のオン及びオフを示すモニタ信号を受信する。制御回路（１４）は、モニタセル（３４）に接続されたゲート信号線（３１）を介して伝送されるゲート制御信号が第１の駆動回路においてオンからオフに遷移する第１のタイミングから、モニタセルのスイッチ素子がオンからオフに遷移する第２のタイミングまでの時間長に基づいて、第１のタイミングを基準とする複数のソース制御信号の遅延量をそれぞれ設定する。

Description

表示装置
　本発明は、２次元的に配列された複数の表示セルを含む表示パネルを備えた表示装置に関する。
　近年、液晶パネルなどの表示パネルは、次第に大型化し、その解像度及びフレームレートも次第に増大している。
特開２００３－１６２２６２号公報 特開２００９－０１４８９７号公報
　表示パネルが大型化するにつれて、その各表示セルを駆動させるための信号線の長さが増大し、従って、信号線を介して伝送される信号の遅延量が大きくなる。例えば、各表示セルのスイッチ素子をオン及びオフするゲート制御信号は、ゲート駆動回路の近傍の位置（表示パネルのエッジ部）と、ゲート駆動回路から遠隔した位置（表示パネルの中央部）とでは、その立ち上がり及び立ち下がりの時間差が顕著になる。
　この影響を低減するために、各表示セルに画像データを供給するタイミングをゲート制御信号の遅延量に応じて補正することが考えられている（例えば、特許文献１及び２を参照）。
　しかしながら、表示パネルの信号線には製造バラツキがあり、信号の遅延は個別の製品ごとに変動し、個別の製品ごとに表示パネルの画面内において輝度（階調）のバラツキが生じる可能性がある。
　本発明の目的は、以上の課題を解決し、表示パネルの画面内における輝度のバラツキを低減するようにそれ自体で較正可能な表示装置を提供することにある。
　本発明の一態様によれば、表示装置は、表示パネルと、少なくとも１つの第１の駆動回路と、少なくとも１つの第２の駆動回路と、制御回路とを備える。表示パネルは、複数の行に沿った複数の第１の信号線と、複数の列に沿った複数の第２の信号線と、第１及び第２の信号線にそれぞれ接続された複数の表示セルとを含む。少なくとも１つの第１の駆動回路は、各表示セルを行ごとに選択する複数の第１の制御信号を、複数の第１の信号線を介して各表示セルに供給する。少なくとも１つの第２の駆動回路は、複数の行のうちの１つに沿った画像の各画素の階調を示す複数の第２の制御信号を、複数の可変な遅延量で、複数の第２の信号線を介して各表示セルに供給する。制御回路は、第１及び第２の駆動回路を制御する。表示パネルは、第１の信号線に接続された少なくとも１つのモニタセルをさらに含む。モニタセルは、第１の制御信号に応じてオン及びオフするスイッチ素子を備える。制御回路は、モニタセルから、モニタセルのスイッチ素子のオン及びオフを示すモニタ信号を受信する。制御回路は、モニタセルに接続された第１の信号線を介して伝送される第１の制御信号が第１の駆動回路においてオンからオフに遷移する第１のタイミングから、モニタセルのスイッチ素子がオンからオフに遷移する第２のタイミングまでの時間長に基づいて、第１のタイミングを基準とする複数の第２の制御信号の遅延量をそれぞれ設定する。
　本発明に係る表示装置によれば、モニタセルから得られたモニタ信号に基づいてソース制御信号の遅延量を設定することにより、表示パネルの画面内における輝度のバラツキを低減するように表示装置を較正することができる。
実施形態に係る表示装置の構成を示すブロック図である。 図１の表示装置の詳細構成を示すブロック図である。 図２の表示セルの詳細構成を示す回路図である。 図２のモニタセルの詳細構成を示す回路図である。 図２の１つのゲート信号線の等価回路を示す図である。 図１の表示パネルにおいて生じる遅延を示す概略図である。 図２のゲート信号線において伝送されるゲート制御信号に生じる遅延の第１の例を示すタイミングチャートである。 図２のゲート信号線において伝送されるゲート制御信号に生じる遅延の第２の例を示すタイミングチャートである。 図２のゲート信号線において伝送されるゲート制御信号に生じる遅延の第３の例を示すタイミングチャートである。 図１の表示パネルの各スイッチ素子に係るゲート・ソース電圧に対するドレイン電流の特性を示すグラフである。 図１の表示パネルの各スイッチ素子に係るチャネル温度に対するゲートしきい値電圧の特性を示すグラフである。 図１の表示パネルを駆動する場合における、表示セルの理想的な動作を示すタイミングチャートである。 図１の表示パネルを駆動する場合における、ゲート制御信号が鈍って遅延が生じたときの表示セルの動作を示すタイミングチャートである。 図１の表示パネルを駆動して画像全体で白色のテスト画像を表示する場合における、ゲート制御信号が鈍って遅延が生じたときの表示パネルを示す図である。 図１の表示パネルを駆動する場合における、ゲート制御信号に生じた遅延に応じてソース制御信号を遅延させたときの表示セルの動作を示すタイミングチャートである。 図１の制御回路においてスイッチ素子の動作の遅延量を決定するための回路の第１の例を示すブロック図である。 図１６の回路の動作を示すタイミングチャートである。 図１の制御回路においてスイッチ素子の動作の遅延量を決定するための回路の第２の例を示すブロック図である。 図１８の回路の動作を示すタイミングチャートである。 図１の表示装置においてソース制御信号の遅延量を設定する方法を説明するための図である。 図２０のソース駆動回路の詳細構成を示すブロック図である。 図２１の各ソース信号線を介して伝送されるソース制御信号に設定される遅延量を示すグラフである。 図１の各ソース駆動回路における遅延量の合成を示すグラフである。 実施形態の変形例に係る表示装置においてソース制御信号の遅延量を設定する方法を説明するための図である。
　以下、図面を参照して、本発明の実施形態に係る表示装置について説明する。各図において、同じ符号は同様の構成要素を示す。
　図１は、実施形態に係る表示装置１の構成を示すブロック図である。表示装置１は、表示パネル１１、複数のゲート駆動回路１２ａ，１２ａＡ，１２ｂ，１２ｂＡ、複数のソース駆動回路１３、制御回路１４、及びメモリ１５を備える。
　表示パネル１１は、行方向（図１等のＸ方向）及び列方向（図１等のＹ方向）に沿って配列された複数の表示セルを含む。表示パネル１１は矩形の画面を有する。表示パネル１１は、例えば液晶パネルである。
　ゲート駆動回路１２ａ，１２ａＡ，１２ｂ，１２ｂＡは、各表示セルを行ごとに選択する複数のゲート制御信号を表示パネル１１の各表示セルに供給する。ここで、「選択」とは、表示セルのスイッチ素子（後述）をオンすることを意味する。表示パネル１１の左辺にゲート駆動回路１２ａ，１２ａＡが設けられるとともに、表示パネル１１の右辺にもゲート駆動回路１２ｂ，１２ｂＡが設けられる。
　ソース駆動回路１３は、複数の行のうちの１つに沿った画像の各画素の階調を示す複数のソース制御信号を、複数の可変な遅延量で、各表示セルに供給する。例えば、表示パネル１１の下辺にソース駆動回路１３が設けられる。
　制御回路１４は、ゲートクロック信号、ソースクロック信号、及びラッチパルス信号などを用いて、ゲート駆動回路１２ａ，１２ａＡ，１２ｂ，１２ｂＡ及びソース駆動回路１３を制御する。制御回路１４は、タイミングコントローラとも呼ばれる。メモリ１５は、ソース制御信号の遅延量など、表示装置１の動作に関連するさまざまなパラメータを格納する不揮発性記憶媒体である。制御回路１４は、メモリ１５に格納されたパラメータに基づいて表示装置１の全体の動作を制御する。
　図２は、図１の表示装置１の詳細構成を示すブロック図である。
　表示パネル１１は、複数の行に沿った複数のゲート信号線３１と、複数の列に沿った複数のソース信号線３２と、ゲート信号線３１及びソース信号線３２に接続された複数の表示セル３３とを含む。また、表示パネル１１は、少なくとも１つのゲート信号線３１に接続された少なくとも１つのモニタセル３４をさらに含む。図２の例では、各ソース駆動回路１３に対応して１つずつのモニタセル３４が設けられる場合を示す。
　各ゲート駆動回路１２ａ，１２ａＡ，１２ｂ，１２ｂＡは、各表示セル３３を行ごとに選択する複数のゲート制御信号を、複数のゲート信号線３１を介して各表示セル３３に供給する。
　図２の例では、複数のゲート信号線３１が、表示セル３３に接続され、かつ、モニタセル３４に接続されない複数の信号線と、表示セル３３に接続されず、かつ、モニタセル３４に接続された少なくとも１つの信号線とを含む場合を示す。ここで、前者を「非ダミー信号線」ともいい、後者を「ダミー信号線」ともいう。図２の例では、最下行のゲート信号線３１がダミー信号線であり、ゲート駆動回路１２ａ，１２ｂが非ダミー信号線のみに接続され、ゲート駆動回路１２ａＡ，１２ｂＡが非ダミー信号線及びダミー信号線に接続された場合を示す。ゲート駆動回路１２ａＡ，１２ｂＡは、各表示セル３３に供給されるものと同様のゲート制御信号を、ゲート信号線３１（ダミー信号線）を介してモニタセル３４にも供給する。
　各ゲート信号線３１の左端にゲート駆動回路１２ａ，１２ａＡが接続され、各ゲート信号線３１の右端にゲート駆動回路１２ｂ，１２ｂＡが接続される。
　本明細書では、ゲート駆動回路１２ａ，１２ａＡ，１２ｂ，１２ｂＡを総称して「ゲート駆動回路１２」ともいう。
　各ソース駆動回路１３は、複数の行のうちの１つに沿った画像の各画素の階調を示す複数のソース制御信号を、複数の可変な遅延量で、複数のソース信号線３２を介して各表示セル３３に供給する。
　表示パネル１１は、例えば、ドット反転方式、横ライン反転方式、又は縦ライン反転方式で駆動される。ドット反転方式では、行ごと、列ごと、かつフレームごとに反転する極性を有する電圧が各表示セル３３に印加される。また、横ライン反転方式では、予め決められた個数の行ごとかつフレームごとに反転する極性を有する電圧が各表示セル３３に印加される。また、縦ライン反転方式では、予め決められた個数の列ごとかつフレームごとに反転する極性を有する電圧が各表示セル３３に印加される。
　本明細書では、ゲート駆動回路１２、ゲート信号線３１、及びゲート制御信号を、それぞれ、「第１の駆動回路」、「第１の信号線」、及び「第１の制御信号」ともいう。また、本明細書では、ソース駆動回路１３、ソース信号線３２、及びソース制御信号を、それぞれ、「第２の駆動回路」、「第２の信号線」、及び「第２の制御信号」ともいう。
　図３は、図２の表示セル３３の詳細構成を示す回路図である。表示セル３３は、スイッチ素子４１、キャパシタ４２、及び表示素子４３を備える。スイッチ素子４１は、ゲート制御信号に応じてオン及びオフする。スイッチ素子４１は、例えば薄膜トランジスタである。キャパシタ４２及び表示素子４３は、互いに並列接続され、それらの一端はスイッチ素子４１を介してソース信号線３２に接続され、それらの他端は所定の共通電圧Ｖｃｏｍの端子に接続される。キャパシタ４２は、ソース制御信号の電圧に応じて充電される容量素子である。表示素子４３は、キャパシタ４２の両端電圧に応じて変化する光学的特性を有する。表示素子４３は、例えば液晶である。
　ゲート駆動回路１２から表示パネル１１に入力されたゲート制御信号は、ゲート信号線３１を伝搬し、各表示セル３３のスイッチ素子４１のゲート端子に印加される。また、ソース駆動回路１３から表示パネル１１に入力されたソース制御信号は、ソース信号線３２を伝搬し、各表示セル３３のスイッチ素子４１のドレイン端子に印加される。スイッチ素子４１のゲート端子に印加されているゲート制御信号の電圧が上昇してスイッチ素子４１のしきい値電圧Ｖｔｈを超えると、スイッチ素子４１がオンしてドレイン・ソース間が導通する。このとき、スイッチ素子４１のドレイン端子に印加されているソース制御信号の電圧がスイッチ素子４１のソース端子を通って表示セル３３に供給され、ソース制御信号の電圧に応じてキャパシタ４２が充電（又は放電）される。
　図４は、図２のモニタセル３４の詳細構成を示す回路図である。モニタセル３４は、スイッチ素子４１及び抵抗４４を備える。モニタセル３４のスイッチ素子４１は、設計上、表示セル３３のスイッチ素子４１と同じ特性、例えば、ゲート・ソース電圧に対するドレイン電流の特性、及び／又は、チャネル温度に対するゲートしきい値電圧の特性、などを有するように形成される。モニタセル３４のスイッチ素子４１のゲート端子は、ゲート信号線３１に接続される。モニタセル３４のスイッチ素子４１のドレイン端子は、任意の電源、例えばソース駆動回路１３の内部の電源電圧Ｖｄｄの端子に接続され、ゲート制御信号に応じてオン及びオフする。電源電圧Ｖｄｄは、例えば１５～１７Ｖである。モニタセル３４は、モニタセル３４のスイッチ素子４１のソース端子から、モニタセル３４のスイッチ素子４１のオン及びオフを示すモニタ信号Ｖｍｏｎを生成して制御回路１４に送る。
　図４において、Ｌ１は、図４のソース駆動回路１３に接続された複数の表示セル３３のうちのゲート駆動回路１２ａＡに最も近い表示セル３３とゲート駆動回路１２ａＡとの間の距離（「第１の距離」ともいう）を示す。また、Ｌ２は、図４のソース駆動回路１３に接続された複数の表示セル３３のうちのゲート駆動回路１２ａＡから最も遠い表示セル３３とゲート駆動回路１２ａＡとの間の距離（「第２の距離」ともいう）を示す。モニタセル３４に対応するソース駆動回路１３に接続された各表示セル３３は、ゲート駆動回路１２ａＡからみて、距離Ｌ１からＬ２の範囲内の位置においてゲート信号線３１に接続される。モニタセル３４もまた、ゲート駆動回路１２ａＡからみて、距離Ｌ１からＬ２の範囲に含まれる距離Ｌ３の位置においてゲート信号線３１に接続される。表示セル３３及びモニタセル３４がこのような位置においてゲート信号線３１に接続されており、（Ｌ２－Ｌ１）が数ｃｍ程度の距離にあるとすれば、ゲート駆動回路１２ａＡから各ゲート信号線３１を介して表示セル３３及びモニタセル３４に伝送されるゲート制御信号の遅延は、互いに実質的に等しくなる。従って、モニタセル３４は、当該モニタセル３４に対応するソース駆動回路１３に接続された各表示セル３３を代表し、モニタ信号Ｖｍｏｎにより、各表示セル３３のスイッチ素子４１のオン及びオフを表す。
　次に、図５及び図６を参照して、各ゲート信号線３１を介して伝送されるゲート制御信号の遅延について説明する。
　図５は、図２の１つのゲート信号線３１の等価回路を示す図である。ゲート信号線３１は、それ自体の抵抗Ｒを有する。また、ゲート信号線３１とその近傍の導体との間に容量Ｃ（寄生容量）が生じる。従って、ゲート信号線３１は、抵抗Ｒ及び容量Ｃを有する分布定数回路であり、抵抗Ｒ及び容量Ｃにより決まる時定数を有する。すなわち、ゲート信号線３１は低域通過フィルタとして機能するので、ゲート信号線３１の上でゲート制御信号が伝搬するにつれて、その波形の鈍りが大きくなる。
　図６は、図１の表示パネル１１において生じる遅延を示す概略図である。前述のように、表示パネル１１が大型化するにつれて、信号線を介して伝送される信号の遅延量が大きくなる。さらに、表示パネル１１が特に４０型以上の大きなサイズを有する場合、ゲート信号線３１が長くなり、従って、その抵抗Ｒ及び容量Ｃが増大することによりゲート制御信号の波形の鈍りが大きくなる。ゲート制御信号の波形が鈍ると、ゲート制御信号の電圧がスイッチ素子４１のしきい値電圧を超える及び／又は下回るタイミング、すなわちスイッチ素子４１がオン及び／又はオフされるタイミングが遅延し、ゲート制御信号自体が遅延したときと同等の影響が生じる。ゲート信号線３１に起因する遅延は、ゲート信号線３１の抵抗Ｒ及び容量Ｃ（分布定数）の影響で、図６に示すように、ゲート駆動回路１２ａ，１２ｂの近傍、すなわち表示パネル１１の左辺及び右辺（例えば表示セルＡ）から、表示パネル１１の中央部（例えば表示セルＢ）に進むほど増大する。この影響で、表示パネル１１をドット反転方式又は横ライン反転方式で駆動する場合は、表示パネル１１の中央部が暗くなる。また、表示パネル１１を縦ライン反転方式で駆動し、横ストライプを表示する場合は、ある表示セル３３のキャパシタ４２に対して、隣接する行の表示セル３３のキャパシタ４２に供給すべきソース制御信号の電圧が充電されてしまうことにより、表示パネル１１の中央部においてゴーストが発生する。
　次に、図７～図１１を参照して、ゲート制御信号の遅延についてさらに説明する。
　図７は、図２のゲート信号線３１において伝送されるゲート制御信号に生じる遅延の第１の例を示すタイミングチャートである。図８は、図２のゲート信号線３１において伝送されるゲート制御信号に生じる遅延の第２の例を示すタイミングチャートである。図９は、図２のゲート信号線３１において伝送されるゲート制御信号に生じる遅延の第３の例を示すタイミングチャートである。図７～図９の１段目は、図６の表示セルＡ及びＢに接続されたゲート信号線３１を介して伝送されるゲート制御信号がゲート駆動回路１２においてオン及びオフの間で遷移する波形を示す。図７～図９の２段目は、１段目のゲート制御信号がゲート信号線３１を介して表示セルＡ又はＢまで伝送されたときの波形の鈍りを示す。図７～図９の３段目は、ゲート駆動回路１２から表示セルＡ又はＢとほぼ同じ距離にあるモニタセル３４によって生成されるモニタ信号を示す。
　図７及び図８からわかるように、ゲート制御信号がゲート信号線３１を介して伝送される距離が長くなると、ゲート制御信号の立ち下がりにおいて波形の鈍りが大きくなり、スイッチ素子４１がオフされるタイミングの遅延量ｔｄが増大する。また、スイッチ素子４１の製造ばらつき及び温度特性に応じて、スイッチ素子４１のしきい値電圧Ｖｔｈは変化する。これにより、図８及び図９からわかるように、ゲート制御信号の波形の鈍りが大きいとき、スイッチ素子４１のしきい値電圧Ｖｔｈに応じて、スイッチ素子４１がオフされるタイミングの遅延量ｔｄは変化する。しきい値電圧Ｖｔｈが低くなると遅延量ｔｄは大きくなり、しきい値電圧Ｖｔｈが高くなると遅延量ｔｄは小さくなる。このように、スイッチ素子４１がオフされるタイミングの遅延量ｔｄは、ゲート制御信号がゲート信号線３１を介して伝送される距離と、スイッチ素子４１のしきい値電圧Ｖｔｈとに依存する。
　図１０は、図１の表示パネル１１の各スイッチ素子４１に係るゲート・ソース電圧に対するドレイン電流の特性を示すグラフである。図１１は、図１の表示パネル１１の各スイッチ素子４１に係るチャネル温度に対するゲートしきい値電圧の特性を示すグラフである。スイッチ素子４１の各種特性は温度に依存して変化するので、ゲート制御信号の波形の鈍りが同じ場合であっても、スイッチ素子４１がオン及びオフされるタイミングは、温度に依存して変化する。
　表示セル３３のキャパシタ４２に保持される電圧は、表示セル３３に供給されるソース制御信号の電圧が所望値に遷移してから、表示セル３３のスイッチ素子４１がオフするまでの期間におけるソース制御信号の電圧に応じて決まる。従って、キャパシタ４２に所望値の電圧を保持させるためには、少なくともこの期間にわたって、ソース制御信号の電圧は所望値を維持する必要がある。スイッチ素子４１がオフする前に、ソース制御信号の電圧が、現在の表示セル３３の所望値から、隣接する行の表示セル３３に供給すべき次の電圧値に遷移すると、キャパシタ４２に保持された電圧は所望値からずれて、次の電圧値に、又は、所望値と次の電圧値との中間値に変化してしまう。この場合、例えば、白色を表示するために表示セル３３が最大輝度で発光すべき場合であっても、キャパシタ４２に保持された電圧が所望値からずれて輝度が低下してしまう。また、スイッチ素子４１がオンした後、ソース制御信号の電圧が所望値に達するタイミングが遅延すると、キャパシタ４２の充電時間が不足してキャパシタ４２が所望値の電圧に達することができず、表示セル３３の輝度が低下する可能性がある。
　これに対して、本実施形態によれば、ゲート制御信号の遅延に合わせて、ソース駆動回路１３がソース制御信号を出力するタイミングを遅延させる。詳しくは、制御回路１４は、モニタセル３４から、モニタセル３４のスイッチ素子４１のオン及びオフを示すモニタ信号を受信する。制御回路１４は、モニタセル３４に接続されたゲート信号線３１を介して伝送されるゲート制御信号がゲート駆動回路１２においてオンからオフに遷移する第１のタイミングから、モニタ信号（すなわち、モニタセル３４のスイッチ素子４１）がオンからオフに遷移する第２のタイミングまでの時間長に基づいて、第１のタイミングを基準とする複数のソース制御信号の遅延量をそれぞれ決定する。制御回路１４は、決定されたソース制御信号の遅延量を表示装置１に設定し、これにより、輝度のバラツキを低減するように表示装置１を較正する。
　次に、図１２～図１５を参照して、制御回路１４によって決定されるソース制御信号の遅延量について詳細に説明する。
　図１２～図１５では、図１の表示パネル１１をドット反転方式で駆動する場合について説明する。ドット反転方式では、各表示セル３３に印加される電圧の極性は、互いに隣接するゲート信号線３１ごとに反転され、互いに隣接するソース信号線３２ごとに反転され、かつ、フレームごとに反転される。説明のため、画像全体で均一の輝度を有する白色のテスト画像を表示パネル１１に表示する場合を考える。
　図１２は、図１の表示パネル１１を駆動する場合における、表示セル３３の理想的な動作を示すタイミングチャートである。図１２の１段目は、図６の表示セルＡにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図１２の２段目は、図６の表示セルＡにおいて、スイッチ素子４１のドレイン端子に印加されるソース制御信号の電圧を示す。図１２の３段目は、図６の表示セルＡにおけるキャパシタ４２に保持された電圧を示す。
　図１２の１段目を参照すると、ゲート制御信号は、例えば、ローレベルのとき－１０Ｖ～－６Ｖの電圧を有し、ハイレベルのとき２０Ｖ～３５Ｖの電圧を有する。スイッチ素子４１のゲートしきい値電圧は、例えば約５Ｖである。表示パネル１１が例えば約４０００本の走査線を有し、１２０Ｈｚで動作する場合、ゲート制御信号は、約２マイクロ秒のオン期間を有する。
　表示パネル１１はドット反転方式で駆動するので、図１２の２段目に示すように、ソース制御信号の電圧は、１行を走査するごとに交互に共通電圧Ｖｃｏｍより高い電圧ＶＨ又は低い電圧ＶＬに変化する。以下、図１２～図１５では、図６の表示セルＡ及びＢを含む画素により白色を表示するために、共通電圧Ｖｃｏｍより高いソース制御信号の電圧ＶＨを表示セルＡ及びＢに供給する場合を考える。
　図１２を参照すると、キャパシタ４２は、スイッチ素子４１のオン期間にわたって、ソース制御信号の電圧ＶＨに応じて充電される。スイッチ素子４１のオン期間が終了した時点においてキャパシタ４２に保持される電圧は、オン期間中のソース制御信号の電圧ＶＨと、オン期間の長さとに依存する。表示セルＡでは、キャパシタ４２が充電されて電圧ＶＨに達し、その後、スイッチ素子４１がオフになる（ゲート制御信号がローレベルになる）までは、図１２の１～２段目からわかるように、ソース制御信号は電圧ＶＨのまま維持される。従って、表示セルＡでは、スイッチ素子４１がオフした後、図１２の３段目に示すように、キャパシタ４２は所望の電圧ＶＨを保持する。
　図１３は、図１の表示パネル１１を駆動する場合における、ゲート制御信号が鈍って遅延が生じたときの表示セル３３の動作を示すタイミングチャートである。図１３は、各ソース駆動回路１３が複数のソース制御信号を同じタイミングで出力する場合を示す。図１３の１段目は、図６の表示セルＡにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図１３の２段目は、図６の表示セルＢにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図１３の３段目は、図６の表示セルＢにおいて、スイッチ素子４１のドレイン端子に印加されるソース制御信号の電圧を示す。図１３の４段目は、図６の表示セルＢにおけるキャパシタ４２に保持された電圧を示す。図１４は、図１の表示パネル１１を駆動して画像全体で白色のテスト画像を表示する場合における、ゲート制御信号が鈍って遅延が生じたときの表示パネル１１を示す図である。
　ゲート制御信号が表示パネル１１の左辺及び右辺（例えば表示セルＡ）から中央部（例えば表示セルＢ）まで伝送されると、図１３の１～２段目に示すように、ゲート信号線３１の抵抗Ｒ及び容量Ｃによりゲート制御信号の波形に鈍りが生じる。ゲート制御信号の波形の鈍りに起因してスイッチ素子４１がオン及びオフされるタイミングが遅延する。従って、スイッチ素子４１は、ゲート制御信号自体が遅延した場合と同様の影響を受ける。ここで、（ＶＨ－Ｖｔｈ）＞（Ｖｔｈ－ＶＬ）の場合、ゲート制御信号の立ち下がりは、ゲート制御信号の立ち上がりよりも大きく遅延する。これにより、表示セルＢにおけるゲート制御信号のオン期間は、表示セルＡにおけるゲート制御信号のオン期間よりも長くなる。従って、各ソース駆動回路１３が複数のソース制御信号を同じタイミングで出力する場合、表示セルＢでは、ソース制御信号の電圧に応じてキャパシタ４２が充電（又は放電）される時間長は、表示セルＡでの時間長よりも長くなり、スイッチ素子４１がオフするタイミングが遅くなる。
　図１３の２～３段目に示すように、表示セルＢでは、ソース制御信号はスイッチ素子４１のオン期間において電圧ＶＨから電圧ＶＬに変化し、その後、スイッチ素子４１がオフされる。従って、表示セルＢでは、図１３の４段目に示すように、スイッチ素子４１のオン期間において、キャパシタ４２に保持された電圧は、ソース制御信号の電圧ＶＨに応じて上昇するが、その後、ソース制御信号の電圧ＶＬに応じて下降してしまう。スイッチ素子４１がオフした後、キャパシタ４２は電圧ＶＨよりも低い電圧を保持する。これにより、図１４に示すように、表示パネル１１の左辺及び右辺の近傍に比べて、表示パネル１１の中央部の輝度が低下する。
　図１５は、図１の表示パネル１１を駆動する場合における、ゲート制御信号に生じた遅延に応じてソース制御信号を遅延させたときの表示セル３３の動作を示すタイミングチャートである。図１５の１段目は、図６の表示セルＡにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図１５の２段目は、図６の表示セルＢにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図１５の３段目は、図６の表示セルＡにおいて、スイッチ素子４１のドレイン端子に印加されるソース制御信号の電圧を示す。図１５の４段目は、図６の表示セルＢにおいて、スイッチ素子４１のドレイン端子に印加されるソース制御信号の電圧を示す。図１５の５段目は、図６の表示セルＢにおけるキャパシタ４２に保持された電圧を示す。
　図１５の４段目に示すように、表示セルＢでは、少なくともゲート制御信号の立ち下がりの遅延量（図１５の２段目を参照）だけ、ソース駆動回路１３によりソース制御信号を出力するタイミングを遅延させる。これにより、表示セルＢでは、キャパシタ４２が充電されて電圧ＶＨに達し、その後、スイッチ素子４１がオフになるまでは、ソース制御信号は電圧ＶＨのまま維持される。従って、表示セルＢでは、スイッチ素子４１がオフした後、図１５の５段目に示すように、キャパシタ４２は所望の電圧ＶＨを保持する。
　制御回路１４は、ソース制御信号の遅延量を、モニタセル３４に接続されたゲート信号線３１を介して伝送されるゲート制御信号がゲート駆動回路１２においてオンからオフに遷移する第１のタイミングから、モニタ信号がオンからオフに遷移する第２のタイミングまでの時間長と同じもしくはより長くなるように決定する。さらに、制御回路１４は、表示セル３３のスイッチ素子４１がオンされて表示セル３３のキャパシタ４２にソース制御信号の電圧が印加される時間長が、表示セル３３のスイッチ素子４１がオンされてから表示セル３３のキャパシタ４２の電圧がソース制御信号の電圧に達するまでの時間長と同じもしくはより長くなるように、ソース制御信号の遅延量を決定する。これにより、ソース制御信号を遅延させても、キャパシタ４２の電圧がソース制御信号の電圧に達するのに十分な時間長を確保することができ、従って、ソース制御信号を遅延させたことに起因する輝度の低下を生じにくくすることができる。
　次に、図１６～図１９を参照して、ゲート制御信号がゲート信号線３１を介して伝送されることに起因するスイッチ素子４１の動作の遅延量を測定する具体的な方法について説明する。
　図１６は、図１の制御回路１４においてスイッチ素子４１の動作の遅延量を決定するための回路の第１の例を示すブロック図である。図１６を参照すると、制御回路１４は、模擬信号発生器１０１、クロック信号発生器１０２、及びカウンタ１０３を備える。ゲート駆動回路１２は制御回路１４の制御下でゲート制御信号を発生するので、制御回路１４は、ゲート制御信号の立ち上がり及び立ち下がりのタイミングを認識している。模擬信号発生器１０１は、ゲート駆動回路１２において発生されるゲート制御信号と同じ立ち上がり及び立ち下がりのタイミングを有する模擬ゲート制御信号Ｇ１を発生する。クロック信号発生器１０２は、所定周波数のクロック信号ＣＬＫを発生する。カウンタ１０３は、クロック信号ＣＬＫに基づいて、模擬ゲート制御信号Ｇ１の立ち下がりからモニタ信号Ｖｍｏｎの立ち下がりまでのクロック数を計数する。
　図１７は、図１６の回路の動作を示すタイミングチャートである。制御回路１４は、模擬ゲート制御信号Ｇ１を発生すると同時に、図１７の１段目に示すように、ゲート駆動回路１２によりゲート制御信号を発生させ、このゲート制御信号をゲート信号線３１を介して伝送させる。ゲート信号線３１を介して伝送されたゲート制御信号の波形には、表示セルＢにおいて、また、表示セルＢに対応するモニタセル３４において、図１７の２段目に示すように、鈍りが生じる。モニタセル３４は、図１７の２段目に示すゲート制御信号が印加されたとき、図１７の３段目に示すモニタ信号Ｖｍｏｎを発生する。カウンタ１０３は、模擬ゲート制御信号Ｇ１の立ち下がりに応じてリセットされ、クロック信号ＣＬＫの立ち上がりごとにインクリメントされ、モニタ信号Ｖｍｏｎの立ち下がりに応じて、クロック数のカウント値をスイッチ素子４１の動作の遅延量として出力する。
　図１６の回路によりスイッチ素子４１の動作の遅延量を測定する分解能は、クロック信号ＣＬＫの周波数に依存し、周波数が上がるほど分解能は高くなる。
　このように、図１６及び図１７によれば、制御回路１４は、モニタセル３４に接続されたゲート信号線３１を介して伝送されるゲート制御信号がゲート駆動回路１２においてオンからオフに遷移する第１のタイミングから、モニタ信号がオンからオフに遷移する第２のタイミングまでの時間長を、カウンタ１０３を用いてクロック信号のクロック数を計数することにより決定する。制御回路１４は、この時間長（すなわち、スイッチ素子４１の動作の遅延量）に基づいて、第１のタイミングを基準とする複数のソース制御信号の遅延量をそれぞれ決定する。
　図１８は、図１の制御回路１４においてスイッチ素子４１の動作の遅延量を決定するための回路の第２の例を示すブロック図である。図１８を参照すると、制御回路１４は、模擬信号発生器１０１、ランプ信号発生器１０４、キャパシタ１０５、及びＡ／Ｄ変換器１０６を備える。図１８の模擬信号発生器１０１は、図１６の模擬信号発生器１０１と同様である。ランプ信号発生器１０４は、基準電圧Ｖｒｅｆの電圧源と、電流源とを内部に備える。さらに、ランプ信号発生器１０４にはキャパシタ１０５が接続されている。キャパシタ１０５の端子電圧Ｖｃは、電圧Ｖｒｅｆを初期値として有し、電流源から一定電流を注入することにより時間に応じて線形に上昇する。キャパシタ１０５の電圧値によって表される信号を、「ランプ信号」ともいう。Ａ／Ｄ変換器１０６は、このときのキャパシタ１０５のアナログの端子電圧Ｖｃを取り込み、ディジタル値に変換する。言い換えると、Ａ／Ｄ変換器１０６は、ランプ信号の電圧値を測定する電圧計として機能する。
　図１９は、図１８の回路の動作を示すタイミングチャートである。まず、ランプ信号発生器１０４は、模擬ゲート制御信号Ｇ１の立ち上がりにおいて、キャパシタ１０５の端子電圧Ｖｃを基準電圧Ｖｒｅｆにリセットし、その後、模擬ゲート制御信号Ｇ１がハイレベルである期間にわたって、キャパシタ１０５の端子電圧Ｖｃを基準電圧Ｖｒｅｆに維持する。このとき、Ａ／Ｄ変換器１０６は、キャパシタ１０５のアナログの端子電圧Ｖｃから変換されたディジタル値を第１の変換値として読み取る。次いで、ランプ信号発生器１０４は、模擬ゲート制御信号Ｇ１の立ち下がりでリセットを解除し、電流源から一定の電流をキャパシタ１０５に注入し始める。これにより、キャパシタ１０５の端子電圧Ｖｃは、基準電圧Ｖｒｅｆから一定の速度で上昇し始める。その後、ランプ信号発生器１０４は、モニタ信号Ｖｍｏｎの立ち下がりにおいて、電流源からキャパシタ１０５への電流の注入を停止する。このとき、Ａ／Ｄ変換器１０６は、キャパシタ１０５のアナログの端子電圧Ｖｃから変換されたディジタル値を第２の変換値として読み取り、第１の変換値と第２の変換値の差分をスイッチ素子４１の動作の遅延量として出力する。
　図１８の回路によりスイッチ素子４１の動作の遅延量を測定する分解能は、Ａ／Ｄ変換器１０６の分解能に依存し、Ａ／Ｄ変換器１０６のビット数が大きくなるほど分解能が高くなる。
　このように、図１８及び図１９によれば、制御回路１４は、モニタセル３４に接続されたゲート信号線３１を介して伝送されるゲート制御信号がゲート駆動回路１２においてオンからオフに遷移する第１のタイミングから、モニタ信号がオンからオフに遷移する第２のタイミングまでの時間長を、ランプ信号の電圧値の増加量を測定することにより決定する。制御回路１４は、この時間長（すなわち、スイッチ素子４１の動作の遅延量）に基づいて、第１のタイミングを基準とする複数のソース制御信号の遅延量をそれぞれ決定する。
　本実施形態によれば、モニタセル３４から得られたモニタ信号に基づいてソース制御信号の遅延量を設定することにより、表示パネルの画面内における輝度のバラツキを低減するように表示装置１を較正することができる。
　前述したように、ゲート制御信号の波形が鈍るとスイッチ素子４１がオン及び／又はオフされるタイミングが遅延する。本実施形態によれば、このような遅延も考慮して、輝度の低下を解消するようにソース制御信号の遅延量を決定することができる。
　制御回路１４は、決定したソース制御信号の遅延量をメモリ１５に保存してもよい。表示装置１の電源がオンされたとき、制御回路１４は、メモリ１５に保存されたソース制御信号の遅延量をメモリ１５から読み出し、表示装置１に設定してもよい。また、制御回路１４は、表示装置１の動作中に、定期的に、モニタセル３４から得られたモニタ信号に基づいてソース制御信号の遅延量を再決定し、再決定されたソース制御信号の遅延量を表示装置１に設定してもよい。
　本実施形態は、ゲート駆動回路１２が表示パネル１１の左辺のみ又は右辺のみに設けられている場合にも同様に適用可能である。また、第１の実施形態は、ソース駆動回路１３が表示パネル１１の上辺及び下辺の両方に設けられている場合にも同様に適用可能である。
　図２の例では、１つのゲート信号線３１には表示セル３３及びモニタセル３４の一方のみが接続される場合を示したが、１つのゲート信号線３１に表示セル３３及びモニタセル３４の両方が接続されてもよい。また、図２の例では、ゲート信号線３１のうちの１つのみがダミー信号線であり、ゲート駆動回路１２ａＡ，１２ｂＡのみにダミー信号線が接続される場合を示したが、より多くのゲート駆動回路により多くのダミー信号線が接続されてもよい。また、図２の例では、各ソース駆動回路１３に対応して１つずつのモニタセル３４が設けられる場合を示したが、各１つのソース駆動回路１３に対応して２つ以上のモニタセル３４が設けられてもよい。
［遅延量の設定方法］
　次に、決定されたソース制御信号の遅延量を表示装置１に設定する具体的な方法について説明する。
　７０型～８０型など、大型の表示パネルでは、ソース制御信号の遅延量は、最大で約１マイクロ秒又はそれ以上に達することがある。
　また、例えば、ハイビジョン（ＦＨＤ）、４Ｋ、８Ｋなど、高解像度の表示装置では、非常に多数のソース信号線が表示パネルの横方向に所定間隔で設けられるので、単一のソース駆動回路の集積回路では、表示パネルに供給されるすべてのソース制御信号を発生することができない。この場合、互いに並置された複数のソース駆動回路の集積回路を用いてソース制御信号を発生し、表示パネルを駆動する。従って、複数のソース駆動回路を個々に、かつ、互いに連携させて制御する必要がある。
　以下、これらの条件を満たすように、複数のソース駆動回路１３を制御し、決定された遅延量で複数のソース制御信号を各表示セル３３に供給する方法について説明する。
　図２０は、図１の表示装置１においてソース制御信号の遅延量を設定する方法を説明するための図である。図２０は、図１の表示装置１の構成要素のうち、制御回路１４と、４つのソース駆動回路１３－１～１３－４とのみを示し、説明の簡単化のため、他の構成要素を省略する。ソース駆動回路１３－１～１３－４のうちの各１つのソース駆動回路は、互いに隣接した複数Ｎ個のソース信号線３２－ｍ－ｎ（１≦ｍ≦４，１≦ｎ≦Ｎ）に接続される。制御回路１４は、各ソース駆動回路１３－１～１３－４の内部のバッファから各ソース制御信号を出力させるラッチパルス信号ＬＳ０を、各ソース駆動回路１３－１～１３－４に供給する。本明細書では、ラッチパルス信号ＬＳ０を「第３の制御信号」ともいう。
　図２１は、図２０のソース駆動回路１３－１の詳細構成を示すブロック図である。ソース駆動回路１３－１は、インターフェース（Ｉ／Ｆ）５１、シフトレジスタ回路５２、データラッチ回路５３、Ｄ／Ａコンバータ回路５４、出力バッファ回路５５、及び遅延回路５６，５７を備える。ソース駆動回路１３－１は、制御回路１４から、クロック信号ＣＬＫと、１つの行に沿った画像の各画素の階調を示すデータ信号ＤＡＴＡと、メモリ１５から読み出されたソース制御信号の遅延量と、ラッチパルス信号ＬＳ０とを受信する。クロック信号ＣＬＫ及びデータ信号ＤＡＴＡは、映像を示すシリアルデータである。
　インターフェース（Ｉ／Ｆ）５１は、制御回路１４から送られたクロック信号ＣＬＫ及びデータ信号ＤＡＴＡを受信し、受信したデータをシフトレジスタ回路５２に格納する。シフトレジスタ回路５２は、格納したデータを一定のデータ量ごとにデータラッチ回路５３に送り、Ｎチャネルのパラレルデータとして格納させる。データラッチ回路５３は、格納したＮチャネルのパラレルデータ（ディジタルデータ）をＤ／Ａコンバータ回路５４に送る。Ｄ／Ａコンバータ回路５４は、データラッチ回路５３から送られたＮチャネルのパラレルデータをディジタル・アナログ変換してＮチャネルの電圧値に変換し、変換されたＮチャネルの電圧値を出力バッファ回路５５に送る。出力バッファ回路５５はＮ個のバッファ５５ａを備え、各バッファ５５ａには、Ｄ／Ａコンバータ回路５４から送られた各電圧値が格納される。
　出力バッファ回路５５の各バッファ５５ａは、ラッチパルス信号が入力されたとき、例えばラッチパルス信号の立ち上がりのタイミングにおいて、内部に格納した電圧値をソース制御信号としてソース信号線３２－１－１～３２－１－Ｎに出力する。ここで、各バッファ５５ａには、ラッチパルス信号ＬＳ０を遅延回路５６，５７によって遅延させたラッチパルス信号が入力される。遅延回路５６は、ソース駆動回路１３－１～１３－４ごとに異なる第１の遅延量Ｄ１～Ｄ４のうちの遅延量Ｄ１でラッチパルス信号ＬＳ０を遅延させる。遅延回路５６によって遅延されたラッチパルス信号ＬＳ０を、「ラッチパルス信号ＬＳ１」と表す。遅延回路５７は、ソース駆動回路１３－１に接続されたソース信号線３２－１－１～３２－１－Ｎごとに異なる第２の遅延量でラッチパルス信号ＬＳ１を遅延させる。本明細書では、遅延回路５６を「第１の遅延回路」ともいい、遅延回路５７を「第２の遅延回路」ともいう。従来技術に係るソース駆動回路では、一般的には、１つのラッチパルス信号に応答してすべてのバッファ５５ａが同時にソース制御信号を出力する。一方、本実施形態に係るソース駆動回路１３－１では、バッファ５５ａごとにラッチパルス信号の位相をずらすことで、１つのソース駆動回路１３－１により出力される複数のソース制御信号にさまざまな遅延量を設定することができる。
　制御回路１４は、互いに隣接する２つのソース駆動回路１３－１，１３－２の第１の遅延量の差Δｄ１＝Ｄ２－Ｄ１を、１つのソース駆動回路１３－１に接続されたソース信号線３２－１－１～３２－１－Ｎの個数Ｎにより除算した値Δｄ０＝Δｄ１／Ｎに基づいて第２の遅延量を決定する。制御回路１４は、例えば、各表示セル３３に供給するソース制御信号の第２の遅延量を、例えば、表示セル３３がゲート駆動回路１２から離れるにつれて値Δｄ０ずつ増大するように決定する。これにより、制御回路１４は、第１及び第２の遅延量の和が各ソース制御信号の所望の遅延量になるように、第１及び第２の遅延量を決定することができる。
　図２２は、図２１の各ソース信号線３２－１－１～３２－１－Ｎを介して伝送されるソース制御信号に設定される遅延量を示すグラフである。ソース信号線３２－１－１の遅延量は、ソース駆動回路１３－１において最小値を有し、ソース駆動回路１３－１の第１の遅延量Ｄ１に等しい。また、ソース信号線３２－１－Ｎの遅延量は、ソース駆動回路１３－１において最大値を有し、実質的に、ソース駆動回路１３－２の第１の遅延量Ｄ２に等しい。他のソース信号線３２－１－２～３２－１－（Ｎ－１）の遅延量は、遅延量Ｄ１から遅延量Ｄ２まで線形に増大する。
　遅延回路５６，５７は、ラッチパルス信号ＬＳ０をアナログ的に遅延させてもよく、ラッチパルス信号ＬＳ０よりも高速なクロックに基づいてディジタル的に遅延させてもよい。ただし、ディジタル的な遅延回路のほうが、アナログ的な遅延回路よりも、高精度にラッチパルス信号ＬＳ０を遅延させることができる。
　ラッチパルス信号ＬＳ０は、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡとは別個に制御回路１４からソース駆動回路１３－１に入力されることに代えて、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡに基づいてソース駆動回路１３－１により生成されてもよい。
　ソース駆動回路１３－２～１３－４もまた、ソース駆動回路１３－１と同様に構成される。
　再び図２０を参照すると、ソース駆動回路１３－１～１３－４は、遅延回路５６－１～５６－４をそれぞれ備える。遅延回路５６－１～５６－４は、図２１の遅延回路５６に対応し、ソース駆動回路１３－１～１３－４ごとに異なる第１の遅延量Ｄ１～Ｄ４でラッチパルス信号ＬＳ０を遅延させ、遅延されたラッチパルス信号ＬＳ１～ＬＳ４を生成する。ソース駆動回路１３－１の右端のソース信号線３２－１－Ｎと、ソース駆動回路１３－２の左端のソース信号線３２－２－１とを介してそれぞれ伝送されるソース制御信号に設定される遅延量は互いに実質的に等しい。同様に、ソース駆動回路１３－２～１３－４の各境界で互いに隣接する一対のソース信号線を介してそれぞれ伝送されるソース制御信号に設定される遅延量も互いに実質的に等しい。これにより、複数のソース駆動回路１３－１～１３－４を用いていても、遅延量をおおよそ連続的に変化させることができ、互いに隣接するソース駆動回路の間における遅延量の急激な変化を生じにくくして、急峻な輝度の変化を抑えることができる。
　図２３は、図１の各ソース駆動回路１３における遅延量の合成を示すグラフである。大型かつ高解像度の表示装置１であって、ソース制御信号に大きな遅延量を設定する必要がある場合であっても、遅延回路５６，５７の遅延量を合成することにより、輝度のバラツキを低減するようにソース制御信号の所望の遅延量を設定することができる。また、以上説明したように、複数のソース駆動回路１３を個々に、かつ、互いに連携させて制御してソース制御信号を発生し、表示パネル１１を駆動することができる。
　図２４は、第１の実施形態の変形例に係る表示装置においてソース制御信号の遅延量を設定する方法を説明するための図である。図２４は、図１の表示装置１が、図２０のソース駆動回路１３－１～１３－４及び制御回路１４に代えて、ソース駆動回路１３Ａ－１～１３Ａ－４及び制御回路１４Ａを備える場合を示す。
　ソース駆動回路１３Ａ－１～１３Ａ－４は、図２０のソース駆動回路１３－１～１３－４から遅延回路５６－１～５６－４を除去した構成を有する。ソース駆動回路１３Ａ－１～１３Ａ－４のうちの各１つのソース駆動回路は、図２１のソース駆動回路１３－１と同様に、当該ソース駆動回路に接続されたソース信号線３２ごとに異なる第２の遅延量でラッチパルス信号ＬＳ０を遅延させる遅延回路５７（第２の遅延回路）を備える。
　制御回路１４Ａは、ラッチ信号発生器６１及び遅延回路６２を備える。ラッチ信号発生器６１は、各ソース制御信号を出力させるラッチパルス信号ＬＳ０を発生する信号源である。遅延回路６２は、図２０の遅延回路５６－１～５６－４と同様に、ソース駆動回路１３Ａ－１～１３Ａ－４ごとに異なる第１の遅延量Ｄ１～Ｄ４でラッチパルス信号ＬＳ０を遅延させ、遅延されたラッチパルス信号ＬＳ１～ＬＳ４を生成する。ラッチパルス信号ＬＳ１～ＬＳ４は、各ソース駆動回路１３Ａ－１～１３Ａ－４に供給される。本明細書では、遅延回路６２を「第１の遅延回路」ともいう。
　図２４の場合もまた、制御回路１４は、第１及び第２の遅延量の和が各ソース制御信号の所望の遅延量になるように、第１及び第２の遅延量を決定する。
　図２０～図２４を参照して説明した遅延量の設定方法は、モニタセル３４から得られたモニタ信号に基づいて決定されたソース制御信号の遅延量を設定する場合に限定されず、他の任意の遅延量をソース駆動回路１３に設定する場合に適用可能である。
　本発明は、大型かつ高解像度の表示装置において輝度のバラツキを低減するように較正する場合に利用可能である。
１…表示装置、
１１…表示パネル、
１２ａ，１２ａＡ，１２ｂ，１２ｂＡ…ゲート駆動回路、
１３，１３－１～１３～４，１３Ａ－１～１３Ａ～４…ソース駆動回路、
１４，１４Ａ…制御回路、
１５…メモリ、
３１…ゲート信号線、
３２…ソース信号線、
３３…表示セル、
３４…モニタセル、
４１…スイッチ素子、
４２…キャパシタ、
４３…表示素子、
４４…抵抗、
５１…インターフェース（Ｉ／Ｆ）、
５２…シフトレジスタ回路、
５３…データラッチ回路、
５４…Ｄ／Ａコンバータ回路、
５５…出力バッファ回路、
５５ａ…バッファ、
５６，５６－１～５６－４，５７…遅延回路、
６１…ラッチ信号発生器、
６２…遅延回路、
１０１…模擬信号発生器、
１０２…クロック信号発生器、
１０３…カウンタ、
１０４…ランプ信号発生器、
１０５…キャパシタ、
１０６…Ａ／Ｄ変換器。

Claims (9)

  1. 　複数の行に沿った複数の第１の信号線と、複数の列に沿った複数の第２の信号線と、前記第１及び第２の信号線にそれぞれ接続された複数の表示セルとを含む表示パネルと、
    　前記各表示セルを前記行ごとに選択する複数の第１の制御信号を、前記複数の第１の信号線を介して前記各表示セルに供給する少なくとも１つの第１の駆動回路と、
    　前記複数の行のうちの１つに沿った画像の各画素の階調を示す複数の第２の制御信号を、複数の可変な遅延量で、前記複数の第２の信号線を介して前記各表示セルに供給する少なくとも１つの第２の駆動回路と、
    　前記第１及び第２の駆動回路を制御する制御回路とを備えた表示装置であって、
    　前記表示パネルは、前記第１の信号線に接続された少なくとも１つのモニタセルをさらに含み、
    　前記モニタセルは、前記第１の制御信号に応じてオン及びオフするスイッチ素子を備え、
    　前記制御回路は、
    　前記モニタセルから、前記モニタセルのスイッチ素子のオン及びオフを示すモニタ信号を受信し、
    　前記モニタセルに接続された前記第１の信号線を介して伝送される前記第１の制御信号が前記第１の駆動回路においてオンからオフに遷移する第１のタイミングから、前記モニタセルのスイッチ素子がオンからオフに遷移する第２のタイミングまでの時間長に基づいて、前記第１のタイミングを基準とする前記複数の第２の制御信号の遅延量をそれぞれ設定する、
    表示装置。
  2. 　前記表示装置は複数の第２の駆動回路を備え、
    　前記複数の第２の駆動回路のうちの各１つの第２の駆動回路に対応して少なくとも１つのモニタセルが設けられ、
    　前記第１の駆動回路から前記各１つの第２の駆動回路に対応するモニタセルまでの距離は、当該１つの第２の駆動回路に接続された複数の表示セルのうちの前記第１の駆動回路に最も近い表示セルと前記第１の駆動回路との間の第１の距離から、当該１つの第２の駆動回路に接続された複数の表示セルのうちの前記第１の駆動回路から最も遠い表示セルと前記第１の駆動回路との間の第２の距離までの範囲内にある、
    請求項１記載の表示装置。
  3. 　前記各表示セルは、前記第１の制御信号に応じてオン及びオフするスイッチ素子と、前記スイッチ素子を介して前記第２の信号線に接続された容量素子を備え、
    　前記制御回路は、
    　前記遅延量を、前記第１のタイミングから前記第２のタイミングまでの時間長よりも長く設定し、かつ、
    　前記表示セルのスイッチ素子がオンされて前記表示セルの容量素子に前記第２の制御信号の電圧が印加される時間長が、前記表示セルのスイッチ素子がオンされてから前記表示セルの容量素子の電圧が前記第２の制御信号の電圧に達するまでの時間長と同じもしくはより長くなるように、前記遅延量を設定する、
    請求項１又は２記載の表示装置。
  4. 　前記複数の第１の信号線は、
    　前記表示セルに接続され、かつ、前記モニタセルに接続されない複数の信号線と、
    　前記表示セルに接続されず、かつ、前記モニタセルに接続された少なくとも１つの信号線とを含む、
    請求項１～３のうちの１つに記載の表示装置。
  5. 　前記制御回路は、クロック信号を発生するクロック信号源と、前記クロック信号のクロック数を計数するカウンタとを備え、
    　前記制御回路は、前記第１のタイミングから前記第２のタイミングまでの時間長を、前記カウンタを用いて前記クロック信号のクロック数を計数することにより決定する、
    請求項１～４のうちの１つに記載の表示装置。
  6. 　前記制御回路は、ランプ信号を発生するランプ信号発生器と、前記ランプ信号の電圧値を測定する電圧計とを備え、
    　前記制御回路は、前記第１のタイミングから前記第２のタイミングまでの時間長を、前記ランプ信号の電圧値の増加量を測定することにより決定する、
    請求項１～４のうちの１つに記載の表示装置。
  7. 　前記表示装置は複数の第２の駆動回路を備え、前記複数の第２の駆動回路のうちの各１つの第２の駆動回路は、前記複数の第２の信号線のうちの互いに隣接した複数の信号線に接続され、
    　前記制御回路は、前記各第２の制御信号を出力させる第３の制御信号を前記各第２の駆動回路に供給し、
    　前記複数の第２の駆動回路のうちの各１つの第２の駆動回路は、
    　前記第２の駆動回路ごとに異なる第１の遅延量で前記第３の制御信号を遅延させる第１の遅延回路と、
    　当該１つの第２の駆動回路に接続された前記第２の信号線ごとに異なる第２の遅延量で前記第３の制御信号を遅延させる第２の遅延回路とを備え、
    　前記制御回路は、前記各第２の制御信号の遅延量が前記第１及び第２の遅延量の和になるように、前記第１及び第２の遅延量を前記第１及び第２の遅延回路にそれぞれ設定する、
    請求項１～６のうちの１つに記載の表示装置。
  8. 　前記表示装置は複数の第２の駆動回路を備え、前記複数の第２の駆動回路のうちの各１つの第２の駆動回路は、前記複数の第２の信号線のうちの互いに隣接した複数の信号線に接続され、
    　前記制御回路は、
    　前記各第２の制御信号を出力させる第３の制御信号を発生する信号源と、
    　前記第２の駆動回路ごとに異なる第１の遅延量で前記第３の制御信号を遅延させて前記各第２の駆動回路に供給する第１の遅延回路とを備え、
    　前記複数の第２の駆動回路のうちの各１つの第２の駆動回路は、当該１つの第２の駆動回路に接続された前記第２の信号線ごとに異なる第２の遅延量で前記第３の制御信号を遅延させる第２の遅延回路を備え、
    　前記制御回路は、前記各第２の制御信号の遅延量が前記第１及び第２の遅延量の和になるように、前記第１及び第２の遅延量を前記第１及び第２の遅延回路にそれぞれ設定する、
    請求項１～６のうちの１つに記載の表示装置。
  9. 　前記制御回路は、前記複数の第２の駆動回路のうちの互いに隣接する２つの第２の駆動回路の第１の遅延量の差を、前記各１つの第２の駆動回路に接続された前記第２の信号線の個数により除算した値に基づいて前記第２の遅延量を設定する、
    請求項７又は８記載の表示装置。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09218391A (ja) * 1996-02-09 1997-08-19 Sony Corp 強誘電性液晶駆動装置およびその駆動方法
JP2002369026A (ja) * 2001-06-12 2002-12-20 Sony Corp 水平偏向回路
JP2003162262A (ja) * 2001-11-27 2003-06-06 Fujitsu Display Technologies Corp 液晶パネル駆動回路及び液晶表示装置
JP2005004205A (ja) * 2003-06-10 2005-01-06 Samsung Electronics Co Ltd 液晶表示装置
JP2005534057A (ja) * 2002-07-22 2005-11-10 サムスン エレクトロニクス カンパニー リミテッド アクティブマトリックス型表示装置
JP2007164181A (ja) * 2005-12-12 2007-06-28 Samsung Electronics Co Ltd 表示装置
JP2007171597A (ja) * 2005-12-22 2007-07-05 Hitachi Displays Ltd 表示装置
JP2008304513A (ja) * 2007-06-05 2008-12-18 Funai Electric Co Ltd 液晶表示装置、および液晶表示装置の駆動方法
JP2009508380A (ja) * 2005-09-13 2009-02-26 トヨタ自動車株式会社 Ｐｗｍ信号生成回路
JP2013134265A (ja) * 2011-12-23 2013-07-08 Mitsubishi Electric Corp 液晶表示装置およびその駆動方法
JP2015075495A (ja) * 2013-10-04 2015-04-20 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 画像表示装置の駆動方法および画像表示装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09218391A (ja) * 1996-02-09 1997-08-19 Sony Corp 強誘電性液晶駆動装置およびその駆動方法
JP2002369026A (ja) * 2001-06-12 2002-12-20 Sony Corp 水平偏向回路
JP2003162262A (ja) * 2001-11-27 2003-06-06 Fujitsu Display Technologies Corp 液晶パネル駆動回路及び液晶表示装置
JP2005534057A (ja) * 2002-07-22 2005-11-10 サムスン エレクトロニクス カンパニー リミテッド アクティブマトリックス型表示装置
JP2005004205A (ja) * 2003-06-10 2005-01-06 Samsung Electronics Co Ltd 液晶表示装置
JP2009508380A (ja) * 2005-09-13 2009-02-26 トヨタ自動車株式会社 Ｐｗｍ信号生成回路
JP2007164181A (ja) * 2005-12-12 2007-06-28 Samsung Electronics Co Ltd 表示装置
JP2007171597A (ja) * 2005-12-22 2007-07-05 Hitachi Displays Ltd 表示装置
JP2008304513A (ja) * 2007-06-05 2008-12-18 Funai Electric Co Ltd 液晶表示装置、および液晶表示装置の駆動方法
JP2013134265A (ja) * 2011-12-23 2013-07-08 Mitsubishi Electric Corp 液晶表示装置およびその駆動方法
JP2015075495A (ja) * 2013-10-04 2015-04-20 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 画像表示装置の駆動方法および画像表示装置

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