WO2019220537A1 - 較正装置及び較正方法 - Google Patents

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堀邊　隆介
優斗 木村
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堺ディスプレイプロダクト株式会社
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    • G09G2320/0693—Calibration of display systems

Definitions

  • the present invention relates to a calibration device and a calibration method for calibrating a display device.
  • a display panel such as a liquid crystal panel has been gradually increased in size, and its resolution and frame rate are also increasing.
  • the gate control signal for turning on and off the switching element of each display cell is generated at a position near the gate drive circuit (edge portion of the display panel) and a position remote from the gate drive circuit (center portion of the display panel). The time difference between the rise and fall becomes significant.
  • An object of the present invention is to solve the above problems and provide a novel calibration device and calibration method for calibrating a display device so as to reduce variations in luminance in the screen of the display panel.
  • a calibration device for calibrating a display device includes a plurality of first signal lines along a plurality of rows, a plurality of second signal lines along a plurality of columns, and a plurality of displays connected to the first and second signal lines, respectively.
  • a display panel including cells. Each display cell is selected for each row by a plurality of first control signals applied via a plurality of first signal lines. Each display cell displays each pixel of the image along one of the plurality of rows according to the plurality of second control signals applied via the plurality of second signal lines.
  • the calibration device has a photographing device for photographing the screen of the display panel, a test image displayed on the display panel, and luminances of first and second regions of the test image displayed on the display panel and photographed by the photographing device. Based on the second control signal for the second control signal for the display cells included in the first region, such that the luminance of the second region satisfies a predetermined criterion for the luminance of the first region. And an arithmetic unit for setting a delay amount of the second control signal for the display cells included in the second area.
  • the display device by setting the delay amount of the second control signal based on the test image displayed on the display panel and photographed by the photographing device,
  • the display device can be calibrated to reduce brightness variation.
  • FIG. 3 is a circuit diagram showing a detailed configuration of the display cell of FIG. 2.
  • FIG. 3 is a diagram showing an equivalent circuit of one gate signal line in FIG. 2.
  • FIG. 2 is a schematic diagram showing a delay that occurs in the display panel of FIG. 1.
  • 2 is a timing chart showing an ideal operation of a display cell when the display panel of FIG. 1 is driven by a dot inversion method.
  • 2 is a timing chart showing the operation of a display cell when a delay occurs due to a dull gate control signal when the display panel of FIG.
  • FIG. 2 is a diagram showing a display panel when a delay occurs due to a dull gate control signal when the display panel of FIG. 1 is driven by the dot inversion method to display a white test image on the entire image.
  • 3 is a timing chart showing the operation of the display cell when the source control signal is delayed according to the delay generated in the gate control signal when the display panel of FIG. 1 is driven by the dot inversion method.
  • 2 is a timing chart showing an ideal operation of a display cell when the display panel of FIG. 1 is driven by a vertical line inversion method.
  • 2 is a timing chart showing the operation of a display cell when a delay occurs due to a dull gate control signal when the display panel of FIG.
  • FIG. 2 is a diagram illustrating a display panel when a delay occurs due to a dull gate control signal when the display panel of FIG. 1 is driven by a vertical line inversion method to display white and black stripe images.
  • 3 is a timing chart showing the operation of the display cell when the source control signal is delayed according to the delay generated in the gate control signal when the display panel of FIG. 1 is driven by the vertical line inversion method. It is a flowchart which shows the calibration process performed by the arithmetic unit of FIG. It is a flowchart which shows the initialization process performed by the display apparatus of FIG.
  • FIG. 17 is a graph showing a drain current characteristic with respect to a gate-source voltage for each switch element of the display panel of FIG. 16.
  • FIG. 17 is a graph showing characteristics of a gate threshold voltage with respect to a channel temperature for each switch element of the display panel of FIG.
  • It is a flowchart which shows the calibration process performed by the arithmetic unit of FIG.
  • It is a flowchart which shows the initialization process performed by the display apparatus of FIG.
  • FIG. 2 is a diagram for explaining a method for setting a delay amount of a source control signal in the display device of FIG. 1.
  • FIG. 22 is a block diagram illustrating a detailed configuration of the source drive circuit of FIG. 21. It is a graph which shows the delay amount set to the source control signal transmitted via each source signal line of FIG. 3 is a graph showing a synthesis of delay amounts in each source drive circuit of FIG. 1. It is a figure for demonstrating the method to set the delay amount of a source control signal in the display apparatus which concerns on the modification of 1st Embodiment.
  • FIG. 1 is a block diagram illustrating configurations of the display device 1, the arithmetic device 2, and the photographing device 3 according to the first embodiment.
  • the arithmetic device 2 and the photographing device 3 operate as a calibration device that calibrates the display device 1 so as to reduce variations in luminance.
  • the display device 1 includes a display panel 11, a plurality of gate drive circuits 12a and 12b, a plurality of source drive circuits 13, a control circuit 14, and a memory 15.
  • the display panel 11 includes a plurality of display cells 33 (see FIG. 2) arranged along the row direction (X direction in FIG. 1 and the like) and the column direction (Y direction in FIG. 1 and the like).
  • the display panel 11 has a rectangular screen.
  • the display panel 11 is a liquid crystal panel, for example.
  • the gate drive circuits 12 a and 12 b supply a plurality of gate control signals for selecting each display cell 33 for each row to each display cell 33 of the display panel 11.
  • “select” means that a capacitor and a display element in the display cell 33 are connected to the source signal line 32 (see FIG. 2) by turning on a switch element (described later) of the display cell 33.
  • the source driving circuit 13 receives a plurality of source control signals indicating the gradation of each pixel of the image along one of the plurality of rows through a plurality of source signal lines 32 with a plurality of variable delay amounts. This is supplied to each display cell 33.
  • the control circuit 14 controls the gate drive circuits 12 a and 12 b and the source drive circuit 13.
  • the control circuit 14 is also called a timing controller.
  • the memory 15 is a non-volatile storage medium that stores various parameters related to the operation of the display device 1 such as the delay amount of the source control signal.
  • the control circuit 14 controls the overall operation of the display device 1 based on the parameters stored in the memory 15.
  • the computing device 2 includes a bus 21, a central processing unit (CPU) 22, a random access memory (RAM) 23, a hard disk drive (HDD) 24, and an interface (I / F) 25.
  • the central processing unit 22, the random access memory 23, the hard disk drive 24, and the interface 25 are connected to each other via the bus 21.
  • the hard disk drive 24 stores programs and data related to the operation of the arithmetic device 2.
  • the central processing unit 22 reads the program and data from the hard disk drive 24 and executes the read program in the random access memory 23.
  • another storage device such as a solid state memory may be provided.
  • the interface 25 includes HDMI (registered trademark), Ethernet (registered trademark), USB, and the like, and connects the arithmetic device 2, the display device 1, and the photographing device 3 to each other.
  • the photographing device 3 is provided so as to photograph the entire screen of the display panel 11.
  • the photographing device 3 sends the photographed image to the arithmetic device 2.
  • the central processing unit 22 of the arithmetic device 2 performs a calibration process, which will be described later with reference to FIG. 14, based on the image photographed by the photographing device 3, and calibrates the display device 1.
  • the computing device 2 may be a general-purpose computer or a dedicated device for calibrating the display device 1.
  • FIG. 2 is a block diagram showing a detailed configuration of the display device 1 of FIG.
  • the display panel 11 includes a plurality of gate signal lines 31 along a plurality of rows, a plurality of source signal lines 32 along a plurality of columns, and a plurality of displays connected to the gate signal lines 31 and the source signal lines 32, respectively.
  • Cell 33 Each gate drive circuit 12 a and 12 b supplies a plurality of gate control signals for selecting each display cell 33 for each row to each display cell 33 via a plurality of gate signal lines 31.
  • Each source driving circuit 13 sends a plurality of source control signals indicating the gradation of each pixel of an image along one of a plurality of rows through a plurality of source signal lines 32 with a plurality of variable delay amounts.
  • a gate drive circuit 12 a is provided on the left side of the display panel 11, a gate drive circuit 12 b is also provided on the right side of the display panel 11, and gate drive circuits 12 a and 12 b are connected to both ends of each gate signal line 31, respectively.
  • the gate drive circuits 12a and 12b are also collectively referred to as “gate drive circuit 12”.
  • a source driving circuit 13 is provided on the lower side of the display panel 11.
  • the display panel 11 is driven by, for example, a dot inversion method, a horizontal line inversion method, or a vertical line inversion method.
  • a dot inversion method a voltage having a polarity that is inverted every row, every column, and every frame is applied to each display cell 33.
  • a horizontal line inversion method a voltage having a polarity that is inverted every predetermined number of rows and every frame is applied to each display cell 33.
  • the vertical line inversion method a voltage having a polarity that is inverted every predetermined number of columns and every frame is applied to each display cell 33.
  • the gate drive circuit 12, the gate signal line 31, and the gate control signal are also referred to as “first drive circuit”, “first signal line”, and “first control signal”, respectively.
  • the source driving circuit 13, the source signal line 32, and the source control signal are respectively referred to as “second driving circuit”, “second signal line”, and “second control signal”.
  • FIG. 3 is a circuit diagram showing a detailed configuration of the display cell 33 of FIG.
  • the display cell 33 includes a switch element 41, a capacitor 42, and a display element 43.
  • the switch element 41 is turned on and off according to the gate control signal.
  • the switch element 41 is, for example, a thin film transistor.
  • the capacitor 42 and the display element 43 are connected in parallel to each other, one end of which is connected to the source signal line 32 via the switch element 41, and the other end thereof is connected to a terminal of a predetermined common voltage Vcom.
  • the capacitor 42 is a capacitive element that is charged according to the voltage of the source control signal.
  • the display element 43 has optical characteristics that change according to the voltage across the capacitor 42.
  • the display element 43 is a liquid crystal, for example.
  • the gate control signal input to the display panel 11 from the gate drive circuits 12 a and 12 b propagates through the gate signal line 31 and is applied to the gate terminal of the switch element 41 of each display cell 33.
  • the source control signal input from the source drive circuit 13 to the display panel 11 propagates through the source signal line 32 and is applied to the drain terminal of the switch element 41 of each display cell 33.
  • the switch element 41 is turned on and conduction between the drain and source is established.
  • the voltage of the source control signal applied to the drain terminal of the switch element 41 is supplied to the display cell 33 through the source terminal of the switch element 41, and the capacitor 42 is charged (or charged according to the voltage of the source control signal (or Discharged).
  • FIG. 4 is a diagram showing an equivalent circuit of one gate signal line 31 in FIG.
  • the gate signal line 31 has its own resistance R. Further, a capacitance C (parasitic capacitance) is generated between the gate signal line 31 and a conductor in the vicinity thereof.
  • the gate signal line 31 is a distributed constant circuit having a resistor R and a capacitor C, and has a time constant determined by the resistor R and the capacitor C. That is, since the gate signal line 31 functions as a low-pass filter, the waveform becomes dull as the gate control signal propagates on the gate signal line 31.
  • FIG. 5 is a schematic diagram showing a delay occurring in the display panel 11 of FIG.
  • the display panel 11 increases in size, the amount of delay of a signal transmitted through the signal line increases.
  • the gate signal line 31 becomes longer, and accordingly, the resistance R and the capacitance C increase, so that the waveform of the gate control signal becomes dull.
  • the waveform of the gate control signal becomes dull, the timing at which the voltage of the gate control signal exceeds and / or falls below the threshold voltage of the switch element 41, that is, the timing at which the switch element 41 is turned on and / or off is delayed. The same effect as when the signal itself is delayed occurs.
  • the delay caused by the gate signal line 31 is affected by the resistance R and capacitance C (distributed constant) of the gate signal line 31, and as shown in FIG. 5, in the vicinity of the gate drive circuits 12a and 12b, that is, the left side of the display panel 11. And it increases as it goes from the right side (for example, display cell A) to the central portion (for example, display cell B) of the display panel 11. Due to this influence, when the display panel 11 is driven by the dot inversion method or the horizontal line inversion method, the central portion of the display panel 11 becomes dark.
  • Delay Specifically, the arithmetic device 2 displays a test image on the display panel 11 and photographs the test image displayed on the display panel 11 with the photographing device 3.
  • the arithmetic device 2 is configured so that the luminance of the target region satisfies a predetermined standard with respect to the luminance of the reference region based on the luminance of the predetermined reference region and the target region in the photographed test image.
  • a delay amount of the source control signal for the display cell 33 included in the target region is determined with respect to the source control signal for the display cell 33 included in the reference region.
  • the arithmetic device 2 sets the determined delay amount of the source control signal in the display device 1, and thereby calibrates the display device 1 so as to reduce the luminance variation in the screen of the display panel 11.
  • the reference region is a region in the vicinity of the gate drive circuits 12a and 12b, such as a region in the vicinity of the display cell A, for example.
  • the target area includes an arbitrary display cell including a display cell whose luminance is to be adjusted among display cells connected to the same gate signal line 31 as the display cell included in the reference area, such as an area in the vicinity of the display cell B. It is an area.
  • the reference area is also referred to as a “first area”
  • the target area is also referred to as a “second area”.
  • the polarity of the voltage applied to each display cell 33 is inverted for each adjacent gate signal line 31, inverted for each adjacent source signal line 32, and inverted for each frame.
  • the test image has a uniform luminance throughout the image, and for example, a white test image is used throughout the image.
  • FIG. 6 is a timing chart showing an ideal operation of the display cell 33 when the display panel 11 of FIG. 1 is driven by the dot inversion method.
  • 6 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell A of FIG.
  • the second stage of FIG. 6 shows the voltage of the source control signal applied to the drain terminal of the switch element 41 in the display cell A of FIG.
  • the third row of FIG. 6 shows the voltage held in the capacitor 42 in the display cell A of FIG.
  • the gate control signal has a voltage of ⁇ 10 V to ⁇ 6 V when it is at a low level, and has a voltage of 20 V to 35 V when it is at a high level.
  • the gate threshold voltage of the switch element 41 is, for example, about 5V. If the display panel 11 has, for example, about 4000 scan lines and operates at 120 Hz, the gate control signal has an on period of about 2 microseconds.
  • the voltage of the source control signal is alternately higher or lower than the common voltage Vcom every time one row is scanned, as shown in the second stage of FIG. To change.
  • FIGS. 6 to 9 a case where the voltage VH of the source control signal higher than the common voltage Vcom is supplied to the display cells A and B in order to display white by the pixels including the display cells A and B of FIG. Think.
  • the capacitor 42 is charged according to the voltage VH of the source control signal over the ON period of the switch element 41.
  • the voltage held in the capacitor 42 at the time when the ON period of the switch element 41 ends depends on the voltage VH of the source control signal during the ON period and the length of the ON period.
  • the capacitor 42 is charged and reaches the voltage VH, and then the switch element 41 is turned off (the gate control signal becomes low level).
  • the source control signal is maintained at the voltage VH. Therefore, in the display cell A, after the switch element 41 is turned off, the capacitor 42 holds the desired voltage VH as shown in the third stage of FIG.
  • FIG. 7 is a timing chart showing the operation of the display cell 33 when the gate control signal becomes dull and a delay occurs when the display panel 11 of FIG. 1 is driven by the dot inversion method.
  • FIG. 7 shows a case where each source driving circuit 13 outputs a plurality of source control signals at the same timing.
  • 7 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell A of FIG. 7 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell B of FIG. 7 shows the voltage of the source control signal applied to the drain terminal of the switch element 41 in the display cell B of FIG. 7 shows the voltage held in the capacitor 42 in the display cell B of FIG.
  • FIG. 8 is a diagram showing the display panel 11 when the gate control signal becomes dull and a delay occurs when the display panel 11 of FIG. 1 is driven by the dot inversion method to display a white test image on the entire image. is there.
  • the gate control signal When the gate control signal is transmitted from the left and right sides (for example, display cell A) of the display panel 11 to the center (for example, display cell B), as shown in the first and second stages of FIG. Due to the resistor R and the capacitor C, the waveform of the gate control signal becomes dull. Due to the dullness of the waveform of the gate control signal, the timing when the switch element 41 is turned on and off is delayed. Therefore, the switch element 41 is affected in the same manner as when the gate control signal itself is delayed.
  • (VH ⁇ Vth)> (Vth ⁇ VL) the fall of the gate control signal is delayed more than the rise of the gate control signal. Thereby, the ON period of the gate control signal in the display cell B becomes longer than the ON period of the gate control signal in the display cell A.
  • each source driving circuit 13 outputs a plurality of source control signals at the same timing, in the display cell B, the time length during which the capacitor 42 is charged (or discharged) according to the voltage of the source control signal is It becomes longer than the time length at A, and the timing at which the switch element 41 is turned off is delayed.
  • the source control signal changes from the voltage VH to the voltage VL during the ON period of the switch element 41, and then the switch element 41 is turned off. Therefore, in the display cell B, as shown in the fourth stage of FIG. 7, the voltage held in the capacitor 42 increases in accordance with the voltage VH of the source control signal during the ON period of the switch element 41. The voltage drops according to the voltage VL of the source control signal. After the switch element 41 is turned off, the capacitor 42 holds a voltage lower than the voltage VH. Thereby, as shown in FIG. 8, the brightness
  • the voltage held in the capacitor 42 of the display cell 33 is the source control in the period from when the source control signal supplied to the display cell 33 transitions to the desired voltage VH until the switch element 41 of the display cell 33 is turned off. It depends on the voltage of the signal. Therefore, in order for the capacitor 42 to hold the voltage VH, the source control signal needs to maintain the voltage VH for at least this period.
  • the capacitor 42 The held voltage deviates from the voltage VH and changes to the voltage VL or to an intermediate value between the voltage VH and the voltage VL.
  • the voltage held in the capacitor 42 deviates from the voltage VH, and the luminance decreases. Further, if the timing at which the source control signal reaches the voltage VH is delayed after the switch element 41 is turned on, the charging time of the capacitor 42 is insufficient and the capacitor 42 cannot reach the voltage VH, and the luminance of the display cell 33 is increased. May be reduced.
  • FIG. 9 is a timing chart showing the operation of the display cell 33 when the source control signal is delayed according to the delay generated in the gate control signal when the display panel 11 of FIG. 1 is driven by the dot inversion method.
  • . 9 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell A of FIG. 9 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell B of FIG. 9 shows the voltage of the source control signal applied to the drain terminal of the switch element 41 in the display cell A of FIG. 9 shows the voltage of the source control signal applied to the drain terminal of the switch element 41 in the display cell B of FIG.
  • the fifth row in FIG. 9 shows the voltage held in the capacitor 42 in the display cell B in FIG.
  • the timing at which the source control signal is output by the source drive circuit 13 at least by the delay amount of the fall of the gate control signal (see the second stage of FIG. 9). Delay.
  • the capacitor 42 is charged and reaches the voltage VH, and then the source control signal is maintained at the voltage VH until the switch element 41 is turned off. Accordingly, in the display cell B, after the switch element 41 is turned off, the capacitor 42 holds the desired voltage VH as shown in the fifth stage of FIG.
  • the arithmetic unit 2 determines the timing for outputting the source control signals for the display cells A and B as follows.
  • Each source drive circuit 13 outputs a plurality of source control signals at the same timing in the initial state.
  • the desired voltage VH is held in the capacitor 42 of the display cell A (third stage in FIG. 6), and the voltage lowered from the voltage VH is held in the capacitor 42 of the display cell B (4 in FIG. 7). Stage). Accordingly, in the photographed test image, the luminance of the display cell B is lower than the luminance of the display cell A.
  • the arithmetic unit 2 generates source control signals for the display cells A and B so as to reduce the difference in luminance between the display cells A and B from the initial state based on the photographed test image. Determine the output timing.
  • the arithmetic unit 2 determines that the display cell B has a source control signal for the display cell A until the difference in luminance between the display cells A and B decreases, preferably until the luminance of the display cells A and B matches. Delay the source control signal. Thereby, the arithmetic unit 2 determines the delay amount of the source control signal for the display cell B from the timing when the switch element 41 of the display cell A is turned off to the timing when the switch element 41 of the display cell B is turned off.
  • the delay amount of the source control signal may be determined based on a correspondence table of luminance difference and delay amount prepared in advance.
  • the desired voltage VH is held in the capacitor 42 of the display cell A (third stage in FIG. 6), and the desired voltage VH is also held in the capacitor 42 of the display cell B (five stage in FIG. 9). Eye). Therefore, the brightness of the display cells A and B matches in the photographed test image.
  • the arithmetic unit 2 does not increase the luminance difference between the display cells A and B from the initial state based on the photographed test image, and does not increase again from the value once reduced from the initial state. The timing for outputting the source control signals for the display cells A and B is determined.
  • the arithmetic unit 2 determines that the time length during which the switch element 41 of the display cell B is turned on and the voltage of the source control signal is applied to the capacitor 42 of the display cell B is The delay amount of the source control signal can be determined so that the voltage is equal to or longer than the time length until the voltage reaches the voltage of the source control signal.
  • the arithmetic unit 2 outputs the source control signal for each display cell 33 in the same manner. The timing to do can be determined.
  • the arithmetic device 2 is included in the target region with respect to the source control signal for the display cell included in the reference region so as to reduce the difference in luminance of the target region with respect to the luminance of the reference region from the initial state.
  • a delay amount of the source control signal for the display cell is determined.
  • the arithmetic device 2 operates the display device 1 as shown in FIG. 9 when driving the display panel 11 by the dot inversion method. Can be made.
  • the arithmetic unit 2 can determine the delay amount of the source control signal, as in the case of driving the display panel 11 by the dot inversion method.
  • the polarity of the voltage applied to each display cell 33 is inverted for each adjacent gate signal line 31 (or for each predetermined number of gate signal lines 31), and for each frame. Is inverted.
  • the test image has a uniform luminance throughout the image as in the dot inversion method. For example, a white test image is used for the entire image.
  • a source control signal similar to that shown in FIG. 9 is supplied to each source signal line 32.
  • the calculation device 2 is included in the target region with respect to the source control signal for the display cell included in the reference region so as to reduce the difference in luminance of the target region with respect to the luminance of the reference region from the initial state.
  • the amount of delay of the source control signal for the display cell to be displayed is determined.
  • the arithmetic device 2 drives the display panel 11 by the dot inversion method when driving the display panel 11 by the horizontal line inversion method.
  • the display device 1 can be operated as shown in FIG.
  • the arithmetic unit 2 determines the delay amount of the source control signal, similarly to the case where the display panel 11 is driven by the dot inversion method or the horizontal line inversion method. Can do.
  • the polarity of the voltage applied to each display cell 33 is inverted every adjacent source signal lines 32 (or every predetermined number of source signal lines 32), and every frame. Is inverted.
  • the test image has a different luminance for each predetermined number of rows, for example, white and black stripe images are used.
  • the calculation device 2 is included in the target region with respect to the source control signal for the display cell included in the reference region so as to reduce the difference in luminance of the target region with respect to the luminance of the reference region from the initial state.
  • the amount of delay of the source control signal for the display cell to be displayed is determined.
  • FIG. 10 is a timing chart showing an ideal operation of the display cell 33 when the display panel 11 of FIG. 1 is driven by the vertical line inversion method.
  • the first row of FIG. 10 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell A of FIG. 10 shows the voltage of the source control signal applied to the drain terminal of the switch element 41 in the display cell A of FIG. 10 shows the voltage held in the capacitor 42 in the display cell A of FIG.
  • the voltage of a certain source control signal is 1 row or n rows as shown in the second row of FIG.
  • the voltage alternately changes to the common voltage Vcom and the voltage VH.
  • the voltages of the other source control signals alternately change to the common voltage Vcom and the voltage VL every time one row or n rows (n is a natural number) are scanned. Whether each source control signal becomes the voltage VH or the voltage VL is switched every predetermined number of columns and every frame.
  • FIGS. 10 to 13 a case where a voltage VH of a source control signal higher than the common voltage Vcom is supplied to the display cells A and B in order to display white by the pixels including the display cells A and B of FIG. Think.
  • the capacitor 42 is charged to reach the voltage VH, and thereafter, until the switch element 41 is turned off (the gate control signal becomes low level), 1-2 in FIG. As can be seen from the stage, the source control signal is maintained at the voltage VH. Therefore, in the display cell A, after the switch element 41 is turned off, the capacitor 42 holds a desired voltage VH as shown in the third stage of FIG.
  • FIG. 11 is a timing chart showing the operation of the display cell 33 when the gate control signal becomes dull and a delay occurs when the display panel 11 of FIG. 1 is driven by the vertical line inversion method.
  • FIG. 11 shows a case where each source driving circuit 13 outputs a plurality of source control signals at the same timing.
  • 11 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell A of FIG. 11 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell B of FIG. 11 shows the voltage of the source control signal applied to the drain terminal of the switch element 41 in the display cell B of FIG.
  • the fourth row of FIG. 11 shows the voltage held in the capacitor 42 in the display cell B of FIG.
  • FIG. 12 is a diagram showing the display panel 11 when the gate control signal is dull and a delay occurs when the display panel 11 of FIG. 1 is driven by the vertical line inversion method to display white and black stripe images. is there.
  • the source control signal changes from the voltage VH to the voltage Vcom during the ON period of the switch element 41, and then the switch element 41 is turned off. Therefore, in the display cell B, as shown in the fourth stage of FIG. 11, the voltage held in the capacitor 42 increases in accordance with the voltage VH of the source control signal during the ON period of the switch element 41. The voltage drops according to the voltage Vcom of the source control signal. After the switch element 41 is turned off, the capacitor 42 holds a voltage lower than the voltage VH.
  • the voltage of the source control signal transits from the desired voltage VH of the current display cell 33 to the next voltage Vcom to be supplied to the display cell 33 in the adjacent row before the switch element 41 is turned off.
  • the voltage held in the capacitor 42 deviates from the voltage VH and changes to the voltage Vcom or to an intermediate value between the voltage VH and the voltage Vcom. Therefore, even when the capacitor 42 should hold the voltage VH in order for the pixel including the display cell 33 to display white (that is, to have maximum brightness), the voltage held in the capacitor 42 is lower than the voltage VH. Become.
  • the switch element 41 Before the switch element 41 is turned off, when the voltage of the source control signal transits from the desired voltage Vcom of the current display cell 33 to the next voltage VH to be supplied to the display cell 33 in the adjacent row, The voltage held in the capacitor 42 deviates from the voltage Vcom and changes to the voltage VH or an intermediate value between the voltage Vcom and the voltage VH. Therefore, even when the capacitor 42 should hold the voltage Vcom in order for the pixel including the display cell 33 to display black (that is, to have the minimum luminance), the voltage held in the capacitor 42 is higher than the voltage Vcom. Become.
  • the display cell 33 of the pixel that should display white becomes darker than the maximum luminance, and the display cell 33 of the pixel that should display black Since it becomes brighter than the minimum luminance, a ghost occurs and the edge of the image is blurred.
  • the contrast in the vicinity of the central portion of the display panel 11 is lower than that in the vicinity of the left side and the right side of the display panel 11.
  • FIG. 13 is a timing chart showing the operation of the display cell 33 when the source control signal is delayed according to the delay generated in the gate control signal when the display panel 11 of FIG. 1 is driven by the vertical line inversion method. is there. 13 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell A of FIG.
  • the second row of FIG. 13 shows the voltage of the gate control signal applied to the gate terminal of the switch element 41 in the display cell B of FIG.
  • the third row in FIG. 13 shows the voltage of the source control signal applied to the drain terminal of the switch element 41 in the display cell A in FIG.
  • the fourth row of FIG. 13 shows the voltage of the source control signal applied to the drain terminal of the switch element 41 in the display cell B of FIG.
  • the fifth row of FIG. 13 shows the voltage held in the capacitor 42 in the display cell B of FIG.
  • the source control circuit 13 outputs the source control signal at least by the delay amount of the fall of the gate control signal (see the second stage of FIG. 13). Delay. Thereby, in the display cell B, the capacitor 42 is charged and reaches the voltage VH, and then the source control signal is maintained at the voltage VH until the switch element 41 is turned off. Therefore, in the display cell B, after the switch element 41 is turned off, the capacitor 42 holds the desired voltage VH as shown in the fifth stage of FIG.
  • the arithmetic unit 2 determines the timing for outputting the source control signals for the display cells A and B as follows.
  • Each source drive circuit 13 outputs a plurality of source control signals at the same timing in the initial state.
  • the desired voltage VH is held in the capacitor 42 of the display cell A (third stage in FIG. 10), and the voltage lowered from the voltage VH is held in the capacitor 42 of the display cell B (4 in FIG. 11).
  • Stage) A desired voltage Vcom is held in the capacitor 42 of the display cell 33 that is connected to the same source signal line 32 as the display cell A and is adjacent to the display cell A.
  • the capacitor 42 of the display cell 33 that is connected to the same source signal line 32 as the display cell B and is adjacent to the display cell B holds a voltage increased from the voltage Vcom. Accordingly, in the photographed test image, the luminance contrast in the region near the display cell B is lower than the luminance contrast in the region near the display cell A.
  • the arithmetic unit 2 uses the display cells A and B to reduce the difference in luminance contrast in the area near the display cells A and B from the initial state based on the captured test images.
  • the timing for outputting the source control signal is determined.
  • the arithmetic unit 2 is configured to display the display cell A until the difference in brightness contrast in the areas near the display cells A and B is reduced, preferably until the brightness contrast in the areas near the display cells A and B matches.
  • the source control signal for the display cell B is delayed with respect to the source control signal for the display.
  • the arithmetic unit 2 determines the delay amount of the source control signal for the display cell B from the timing when the switch element 41 of the display cell A is turned off to the timing when the switch element 41 of the display cell B is turned off. It can be determined to be the same as or longer than the length.
  • the desired voltage VH is held in the capacitor 42 of the display cell A (third stage in FIG. 10), and the desired voltage VH is also held in the capacitor 42 of the display cell B (five stage in FIG. 13). Eye).
  • a desired voltage Vcom is held in the capacitor 42 of the display cell 33 connected to the same source signal line 32 as the display cell A and adjacent to the display cell A.
  • the desired voltage Vcom is also held in the capacitor 42 of the display cell 33 connected to the same source signal line 32 as the display cell B and adjacent to the display cell B. Accordingly, in the photographed test image, the luminance contrasts in the areas near the display cells A and B match.
  • the arithmetic unit 2 does not increase the difference in luminance contrast in the area near the display cells A and B from the initial state, and once reduces it from the initial state.
  • the timing for outputting the source control signals for the display cells A and B is determined so as not to increase again from the value.
  • the arithmetic unit 2 determines that the time length during which the switch element 41 of the display cell B is turned on and the voltage of the source control signal is applied to the capacitor 42 of the display cell B is The delay amount of the source control signal can be determined so that the voltage is equal to or longer than the time length until the voltage reaches the voltage of the source control signal.
  • the arithmetic unit 2 outputs the source control signal for each display cell 33 in the same manner. The timing to do can be determined.
  • the arithmetic unit 2 reduces the difference in luminance contrast between the two adjacent rows in the target region to the luminance contrast between the two adjacent rows in the reference region from the initial state.
  • a delay amount of the source control signal for the display cell included in the target region is determined with respect to the source control signal for the display cell included in the region.
  • the imaging device 3 may include, for example, a high-resolution imaging element that can measure the luminance of individual rows.
  • the photographing apparatus 3 may include an optical system such as a magnifying lens or a close-up lens attached to the photographing apparatus 3 and a drive mechanism that moves the photographing apparatus 3 itself over the entire screen of the display panel 11.
  • the calibration device includes at least three photographing devices provided on the display panel 11 in the vicinity of the left side, the vicinity of the right side, and the central portion, and an optical system such as a magnifying lens or a close-up lens attached to each photographing device. And may be provided.
  • the arithmetic device 2 determines the delay amount of the source control signal from the timing when the switch element 41 of the display cell 33 included in the reference area is turned off to the timing when the switch element 41 of the display cell 33 included in the target area is turned off. Decide to be the same as or longer than the time length. Further, the arithmetic device 2 is configured such that the switch element 41 of the display cell 33 included in the target region is turned on and the time length during which the voltage of the source control signal is applied to the capacitor 42 of the display cell 33 is The delay amount of the source control signal is determined so as to be equal to or longer than the time length until the voltage of the capacitor 42 reaches the voltage of the source control signal. As a result, even when the source control signal is delayed, a sufficient length of time for the voltage of the capacitor 42 to reach the voltage of the source control signal can be secured. Therefore, the source control signal is delayed. It is possible to make it difficult to reduce the luminance.
  • FIG. 14 is a flowchart showing a calibration process executed by the arithmetic device 2 of FIG.
  • the central processing unit 22 of the arithmetic unit 2 reads a test image (for example, a white image or a stripe image) from the hard disk drive 24, sends the test image to the display device 1, and displays the test image on the display panel 11.
  • the central processing unit 22 captures a test image displayed on the display panel 11 with the capturing device 3.
  • the central processing unit 22 determines the delay amount of the source control signal based on the captured test image as described with reference to FIGS.
  • step S4 the central processing unit 22 determines whether or not the difference in brightness or contrast is smaller than a predetermined threshold in the entire photographed test image. If YES, the process proceeds to step S5. In this case, the process returns to step S2.
  • step S ⁇ b> 5 the central processing unit 22 sends the delay amount of the source control signal to the display device 1 and stores it in the memory 15. Thereby, the arithmetic unit 2 can calibrate the display device 1 so as to reduce the variation in luminance.
  • FIG. 15 is a flowchart showing an initialization process executed by the display device 1 of FIG.
  • the initialization process of FIG. 15 is executed when the display device 1 is powered on, for example.
  • the control circuit 14 of the display device 1 reads the delay amount of the source control signal determined by the arithmetic device 2 from the memory 15.
  • the control circuit 14 sets the delay amount of the source control signal in each source drive circuit 13.
  • the control circuit 14 displays an image. Thereby, the display apparatus 1 can display an image
  • the display device is configured to reduce the luminance variation. 1 can be calibrated.
  • the delay amount of the source control signal can be determined so as to eliminate the decrease in luminance.
  • the first embodiment can be similarly applied when the gate drive circuit 12 is provided only on the left side or only on the right side of the display panel 11.
  • the first embodiment is also applicable to the case where the source drive circuit 13 is provided on both the upper side and the lower side of the display panel 11.
  • FIG. 16 is a block diagram illustrating configurations of the display device 1A, the arithmetic device 2A, and the imaging device 3 according to the second embodiment.
  • a display device 1A of FIG. 16 includes a control circuit 14A instead of the control circuit 14 of the display device 1 of FIG. 1, and further includes a temperature sensor 16 that measures the temperature of the display panel 11. The temperature of the display panel 11 measured by the temperature sensor 16 is sent to the control circuit 14A and the arithmetic device 2A.
  • the arithmetic device 2 ⁇ / b> A sets different delay amounts of the source control signal according to different temperatures of the display panel 11.
  • FIG. 17 is a graph showing the characteristics of the drain current with respect to the gate-source voltage for each switch element 41 of the display panel 11 of FIG.
  • FIG. 18 is a graph showing the characteristics of the gate threshold voltage with respect to the channel temperature for each switch element 41 of the display panel 11 of FIG. Since various characteristics of the switch element 41 change depending on the temperature, even when the waveform of the gate control signal is the same, the timing at which the switch element 41 is turned on and off changes depending on the temperature. . Therefore, the arithmetic device 2A predetermines the delay amount of the different source control signals according to the different temperatures and stores them in the memory 15, so that the display device 1A has the luminance even if the temperature of the display panel 11 fluctuates. Variations can be made difficult to occur.
  • FIG. 19 is a flowchart showing a calibration process executed by the arithmetic device 2A of FIG. Steps S21 to S24 in FIG. 19 are the same as steps S1 to S4 in FIG.
  • step S ⁇ b> 25 the central processing unit 22 of the arithmetic device 2 ⁇ / b> A measures the temperature of the display panel 11 using the temperature sensor 16.
  • step S ⁇ b> 26 the central processing unit 22 sends the delay amount of the source control signal and the temperature of the display panel 11 to the display device 1 and stores them in the memory 15.
  • step S27 the central processing unit 22 determines whether or not the temperature fluctuation has been stopped. If YES, the process is terminated, and if NO, the process returns to step S22.
  • the central processing unit 22 may determine that the temperature fluctuation has stopped when the temperature fluctuation amount is equal to or less than a predetermined threshold during a predetermined length of time. Thereby, the arithmetic unit 2A can determine the delay amount of the different source control signals according to different temperatures.
  • FIG. 19 shows the operation from when the display device 1A is turned on until the temperature of the display panel 11 reaches a steady state. Instead, while delaying the display panel 11 using a heating device, different delay amounts of the source control signal may be determined according to different temperatures of the display panel 11.
  • the arithmetic unit 2A calculates the delay amount at a temperature other than the measured temperature by calculation such as interpolation or extrapolation based on some combinations of the delay amount and the temperature determined by the calibration process of FIG. It may be determined and stored in the memory 15.
  • FIG. 20 is a flowchart showing an initialization process executed by the display device 1A of FIG.
  • the control circuit 14 ⁇ / b> A of the display device 1 ⁇ / b> A measures the temperature of the display panel 11 with the temperature sensor 16.
  • the control circuit 14 ⁇ / b> A reads the delay amount of the source control signal corresponding to the temperature from the memory 15.
  • Steps S33 to S34 in FIG. 20 are the same as steps S2 to S3 in FIG. Thereafter, the process returns to step S31, and the process is repeated if the temperature has changed.
  • the display device 1A by determining in advance the amount of delay of different source control signals according to different temperatures, even if the temperature of the display panel 11 fluctuates, the display device 1A is re-used using the imaging device 3. Without the need for calibration, the display device 1A can display an image in a calibrated state so as to reduce variations in luminance.
  • the control circuit 14 ⁇ / b> A reads the delay amount corresponding to the temperature closest to the measured temperature from the memory 15 and reads each source driving circuit 13. May be set. Instead, if the delay amount changes substantially linearly according to the temperature, the control circuit 14A interpolates the delay amount based on the measured temperature, and sends the interpolated delay amount to each source drive circuit 13. It may be set.
  • the delay amount of the source control signal determined by the arithmetic unit 2 may reach a maximum of about 1 microsecond or more.
  • a large number of source signal lines are provided at predetermined intervals in the horizontal direction of the display panel.
  • the circuit cannot generate all source control signals supplied to the display panel.
  • a source control signal is generated using an integrated circuit of a plurality of source driving circuits juxtaposed with each other to drive the display panel. Therefore, it is necessary to control a plurality of source driving circuits individually and in cooperation with each other.
  • FIG. 21 is a diagram for explaining a method of setting the delay amount of the source control signal in the display device 1 of FIG.
  • FIG. 21 shows only the control circuit 14 and the four source drive circuits 13-1 to 13-4 among the constituent elements of the display device 1 of FIG. 1, and other constituent elements are shown for simplicity of explanation. Omitted.
  • Each one of the source drive circuits 13-1 to 13-4 is connected to a plurality of N source signal lines 32-mn (1 ⁇ m ⁇ 4, 1 ⁇ n ⁇ N) adjacent to each other. Connected.
  • the control circuit 14 supplies the source drive circuits 13-1 to 13-4 with a latch pulse signal LS0 for outputting the source control signals from the buffers in the source drive circuits 13-1 to 13-4.
  • the latch pulse signal LS0 is also referred to as a “third control signal”.
  • FIG. 22 is a block diagram showing a detailed configuration of the source drive circuit 13-1 of FIG.
  • the source drive circuit 13-1 includes an interface (I / F) 51, a shift register circuit 52, a data latch circuit 53, a D / A converter circuit 54, an output buffer circuit 55, and delay circuits 56 and 57.
  • the source drive circuit 13-1 delays the clock signal CLK from the control circuit 14, the data signal DATA indicating the gradation of each pixel of the image along one row, and the source control signal read from the memory 15. And a latch pulse signal LS0.
  • the clock signal CLK and the data signal DATA are serial data indicating a video.
  • the interface (I / F) 51 receives the clock signal CLK and the data signal DATA sent from the control circuit 14 and stores the received data in the shift register circuit 52.
  • the shift register circuit 52 sends the stored data to the data latch circuit 53 for every fixed amount of data and stores it as N-channel parallel data.
  • the data latch circuit 53 sends the stored N-channel parallel data (digital data) to the D / A converter circuit 54.
  • the D / A converter circuit 54 performs digital / analog conversion on the N-channel parallel data sent from the data latch circuit 53 to convert it into an N-channel voltage value, and outputs the converted N-channel voltage value to the output buffer circuit 55.
  • the output buffer circuit 55 includes N buffers 55a, and each buffer 55a stores each voltage value sent from the D / A converter circuit 54.
  • each buffer 55a of the output buffer circuit 55 uses the internally stored voltage value as the source control signal as the source signal lines 32-1-1 to 32-32. Output to -1-N.
  • a latch pulse signal obtained by delaying the latch pulse signal LS0 by the delay circuits 56 and 57 is input to each buffer 55a.
  • the delay circuit 56 delays the latch pulse signal LS0 by the delay amount D1 among the first delay amounts D1 to D4 that are different for the source drive circuits 13-1 to 13-4.
  • the latch pulse signal LS0 delayed by the delay circuit 56 is represented as “latch pulse signal LS1”.
  • the delay circuit 57 delays the latch pulse signal LS1 by a different second delay amount for each of the source signal lines 32-1-1 to 32-1-1-N connected to the source drive circuit 13-1.
  • the delay circuit 56 is also referred to as a “first delay circuit”
  • the delay circuit 57 is also referred to as a “second delay circuit”.
  • all the buffers 55a output the source control signal simultaneously in response to one latch pulse signal.
  • the source drive circuit 13-1 by shifting the phase of the latch pulse signal for each buffer 55a, various delay amounts are added to a plurality of source control signals output from one source drive circuit 13-1. Can be set.
  • the first and second delay amounts are determined by the arithmetic unit 2 and stored in the memory 15, read from the memory 15 by the control circuit 14, and set in the delay circuits 56 and 57.
  • the arithmetic unit 2 determines the second delay amount of the source control signal supplied to each display cell 33 so as to increase by a value ⁇ d0 as the display cell 33 moves away from the gate drive circuit 12, for example. Thereby, the arithmetic unit 2 can determine the first and second delay amounts so that the sum of the first and second delay amounts becomes a desired delay amount of each source control signal.
  • FIG. 23 is a graph showing the delay amount set for the source control signal transmitted via the source signal lines 32-1-1 to 32-1-1-N of FIG.
  • the delay amount of the source signal line 32-1-1 has a minimum value in the source drive circuit 13-1, and is equal to the first delay amount D1 of the source drive circuit 13-1.
  • the delay amount of the source signal line 32-1-N has the maximum value in the source drive circuit 13-1, and is substantially equal to the first delay amount D2 of the source drive circuit 13-2.
  • the delay amount of the other source signal lines 32-1-32-1-(N ⁇ 1) increases linearly from the delay amount D 1 to the delay amount D 2.
  • the delay circuits 56 and 57 may delay the latch pulse signal LS0 in an analog manner or may digitally delay the latch pulse signal LS0 based on a clock faster than the latch pulse signal LS0. However, the digital delay circuit can delay the latch pulse signal LS0 with higher accuracy than the analog delay circuit.
  • the latch pulse signal LS0 is input from the control circuit 14 to the source driving circuit 13-1 separately from the clock signal CLK and the data signal DATA, and instead of the source driving circuit 13 based on the clock signal CLK and the data signal DATA. ⁇ 1 may be generated.
  • the source drive circuits 13-2 to 13-4 are also configured similarly to the source drive circuit 13-1.
  • source drive circuits 13-1 to 13-4 include delay circuits 56-1 to 56-4, respectively.
  • the delay circuits 56-1 to 56-4 correspond to the delay circuit 56 of FIG. 22, and delay the latch pulse signal LS0 by the first delay amounts D1 to D4 that are different for the source drive circuits 13-1 to 13-4.
  • the delayed latch pulse signals LS1 to LS4 are generated.
  • the source control signal is transmitted through the rightmost source signal line 32-1 -N of the source drive circuit 13-1 and the leftmost source signal line 32-2-1 of the source drive circuit 13-2.
  • the delay amounts are substantially equal to each other.
  • the delay amounts set for the source control signals respectively transmitted via the pair of source signal lines adjacent to each other at the boundaries of the source drive circuits 13-2 to 13-4 are substantially equal to each other.
  • the delay amount can be changed substantially continuously, and a rapid change in the delay amount between adjacent source drive circuits can be achieved. It can be made difficult to occur, and a steep luminance change can be suppressed.
  • FIG. 24 is a graph showing the synthesis of delay amounts in each source drive circuit 13 of FIG. Even when the display device 1 is large and has a high resolution and it is necessary to set a large delay amount in the source control signal, the variation in luminance is reduced by synthesizing the delay amounts of the delay circuits 56 and 57. Thus, a desired delay amount of the source control signal can be set. Further, as described above, the display panel 11 can be driven by generating a source control signal by controlling the plurality of source driving circuits 13 individually and in cooperation with each other.
  • FIG. 25 is a diagram for explaining a method of setting the delay amount of the source control signal in the display device according to the modification of the first embodiment.
  • FIG. 25 shows a case where the display device 1 of FIG. 1 includes source drive circuits 13A-1 to 13A-4 and a control circuit 14A instead of the source drive circuits 13-1 to 13-4 and the control circuit 14 of FIG. Indicates.
  • the source drive circuits 13A-1 to 13A-4 have a configuration in which the delay circuits 56-1 to 56-4 are removed from the source drive circuits 13-1 to 13-4 of FIG.
  • Each one of the source drive circuits 13A-1 to 13A-4 is different for each source signal line 32 connected to the source drive circuit, similarly to the source drive circuit 13-1 in FIG.
  • a delay circuit 57 (second delay circuit) that delays the latch pulse signal LS0 by a delay amount of 2 is provided.
  • the control circuit 14A includes a latch signal generator 61 and a delay circuit 62.
  • the latch signal generator 61 is a signal source that generates a latch pulse signal LS0 for outputting each source control signal.
  • the delay circuit 62 delays the latch pulse signal LS0 by the first delay amounts D1 to D4 that are different for the source drive circuits 13A-1 to 13A-4.
  • the delayed latch pulse signals LS1 to LS4 are generated.
  • the latch pulse signals LS1 to LS4 are supplied to the source drive circuits 13A-1 to 13A-4.
  • the delay circuit 62 is also referred to as a “first delay circuit”.
  • the first and second delay amounts are determined by the arithmetic unit 2 and stored in the memory 15, and read out from the memory 15 by the control circuit 14A.
  • the circuits 62 and 57 are set.
  • the arithmetic device 2 determines the first and second delay amounts so that the sum of the first and second delay amounts becomes a desired delay amount of each source control signal.
  • the method for setting the delay amount described with reference to FIGS. 21 to 25 is not limited to the case of setting the delay amount determined based on the test image displayed on the display panel 11 and photographed by the photographing device 3. This is applicable when other arbitrary delay amounts are set in the source drive circuit 13.
  • the present invention can be used when calibrating so as to reduce luminance variation in a large-sized and high-resolution display device.

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Abstract

各表示セル（３３）は、複数の第１の信号線（３１）を介して印加される複数の第１の制御信号によって行ごとに選択される。各表示セル（３３）は、複数の第２の信号線（３２）を介して印加される複数の第２の制御信号に従って複数の行のうちの１つに沿った画像の各画素を表示する。撮影装置（３）は、表示パネル（１１）の画面を撮影する。演算装置２は、表示パネル（１１）にテスト画像を表示させる。演算装置２は、表示パネル（１１）に表示されて撮影装置（３）によって撮影されたテスト画像のうちの第１及び第２の領域の輝度に基づいて、第２の領域の輝度が第１の領域の輝度に対して予め決められた基準を満たすように、第１の領域に含まれる表示セル（３３）のための第２の制御信号に対する、第２の領域に含まれる表示セル（３３）のための第２の制御信号の遅延量を設定する。

Description

較正装置及び較正方法
　本発明は、表示装置を較正する較正装置及び較正方法に関する。
　近年、液晶パネルなどの表示パネルは、次第に大型化し、その解像度及びフレームレートも次第に増大している。
特開２００３－１６２２６２号公報 特開２００９－０１４８９７号公報
　表示パネルが大型化するにつれて、その各表示セルを駆動させるための信号線の長さが増大し、従って、信号線を介して伝送される信号の遅延量が大きくなる。例えば、各表示セルのスイッチ素子をオン及びオフするゲート制御信号は、ゲート駆動回路の近傍の位置（表示パネルのエッジ部）と、ゲート駆動回路から遠隔した位置（表示パネルの中央部）とでは、その立ち上がり及び立ち下がりの時間差が顕著になる。
　この影響を低減するために、各表示セルに画像データを供給するタイミングをゲート制御信号の遅延量に応じて補正することが考えられている（例えば、特許文献１及び２を参照）。
　しかしながら、表示パネルの信号線には製造バラツキがあり、信号の遅延は個別の製品ごとに変動し、個別の製品ごとに表示パネルの画面内において輝度（階調）のバラツキが生じる可能性がある。
　本発明の目的は、以上の課題を解決し、表示パネルの画面内における輝度のバラツキを低減するように表示装置を較正する新規な較正装置及び較正方法を提供することにある。
　本発明の一態様によれば、表示装置を較正する較正装置が提供される。表示装置は、複数の行に沿った複数の第１の信号線と、複数の列に沿った複数の第２の信号線と、第１及び第２の信号線にそれぞれ接続された複数の表示セルとを含む表示パネルを備える。各表示セルは、複数の第１の信号線を介して印加される複数の第１の制御信号によって行ごとに選択される。各表示セルは、複数の第２の信号線を介して印加される複数の第２の制御信号に従って複数の行のうちの１つに沿った画像の各画素を表示する。較正装置は、表示パネルの画面を撮影する撮影装置と、表示パネルにテスト画像を表示させ、表示パネルに表示されて撮影装置によって撮影されたテスト画像のうちの第１及び第２の領域の輝度に基づいて、第２の領域の輝度が第１の領域の輝度に対して予め決められた基準を満たすように、第１の領域に含まれる表示セルのための第２の制御信号に対する、第２の領域に含まれる表示セルのための第２の制御信号の遅延量を設定する演算装置とを備える。
　本発明に係る較正装置及び較正方法によれば、表示パネルに表示されて撮影装置によって撮影されたテスト画像に基づいて第２の制御信号の遅延量を設定することにより、表示パネルの画面内における輝度のバラツキを低減するように表示装置を較正することができる。
第１の実施形態に係る表示装置、演算装置、及び撮影装置の構成を示すブロック図である。 図１の表示装置の詳細構成を示すブロック図である。 図２の表示セルの詳細構成を示す回路図である。 図２の１つのゲート信号線の等価回路を示す図である。 図１の表示パネルにおいて生じる遅延を示す概略図である。 図１の表示パネルをドット反転方式で駆動する場合における、表示セルの理想的な動作を示すタイミングチャートである。 図１の表示パネルをドット反転方式で駆動する場合における、ゲート制御信号が鈍って遅延が生じたときの表示セルの動作を示すタイミングチャートである。 図１の表示パネルをドット反転方式で駆動して画像全体で白色のテスト画像を表示する場合における、ゲート制御信号が鈍って遅延が生じたときの表示パネルを示す図である。 図１の表示パネルをドット反転方式で駆動する場合における、ゲート制御信号に生じた遅延に応じてソース制御信号を遅延させたときの表示セルの動作を示すタイミングチャートである。 図１の表示パネルを縦ライン反転方式で駆動する場合における、表示セルの理想的な動作を示すタイミングチャートである。 図１の表示パネルを縦ライン反転方式で駆動する場合における、ゲート制御信号が鈍って遅延が生じたときの表示セルの動作を示すタイミングチャートである。 図１の表示パネルを縦ライン反転方式で駆動して白色と黒色のストライプ画像を表示する場合における、ゲート制御信号が鈍って遅延が生じたときの表示パネルを示す図である。 図１の表示パネルを縦ライン反転方式で駆動する場合における、ゲート制御信号に生じた遅延に応じてソース制御信号を遅延させたときの表示セルの動作を示すタイミングチャートである。 図１の演算装置によって実行される較正処理を示すフローチャートである。 図１の表示装置によって実行される初期化処理を示すフローチャートである。 第２の実施形態に係る表示装置、演算装置、及び撮影装置の構成を示すブロック図である。 図１６の表示パネルの各スイッチ素子に係るゲート・ソース電圧に対するドレイン電流の特性を示すグラフである。 図１６の表示パネルの各スイッチ素子に係るチャネル温度に対するゲートしきい値電圧の特性を示すグラフである。 図１６の演算装置によって実行される較正処理を示すフローチャートである。 図１６の表示装置によって実行される初期化処理を示すフローチャートである。 図１の表示装置においてソース制御信号の遅延量を設定する方法を説明するための図である。 図２１のソース駆動回路の詳細構成を示すブロック図である。 図２２の各ソース信号線を介して伝送されるソース制御信号に設定される遅延量を示すグラフである。 図１の各ソース駆動回路における遅延量の合成を示すグラフである。 第１の実施形態の変形例に係る表示装置においてソース制御信号の遅延量を設定する方法を説明するための図である。
　以下、図面を参照して、本発明の各実施形態に係る表示装置の較正装置及び較正方法について説明する。各図において、同じ符号は同様の構成要素を示す。
［第１の実施形態］
　図１は、第１の実施形態に係る表示装置１、演算装置２、及び撮影装置３の構成を示すブロック図である。演算装置２及び撮影装置３は、輝度のバラツキを低減するように表示装置１を較正する較正装置として動作する。
　表示装置１は、表示パネル１１、複数のゲート駆動回路１２ａ，１２ｂ、複数のソース駆動回路１３、制御回路１４、及びメモリ１５を備える。表示パネル１１は、行方向（図１等のＸ方向）及び列方向（図１等のＹ方向）に沿って配列された複数の表示セル３３（図２参照）を含む。表示パネル１１は矩形の画面を有する。表示パネル１１は、例えば液晶パネルである。ゲート駆動回路１２ａ，１２ｂは、各表示セル３３を行ごとに選択する複数のゲート制御信号を表示パネル１１の各表示セル３３に供給する。ここで、「選択」とは、表示セル３３のスイッチ素子（後述）をオンすることにより、表示セル３３の内部のキャパシタ及び表示素子をソース信号線３２（図２参照）に接続することを意味する。ソース駆動回路１３は、複数の行のうちの１つに沿った画像の各画素の階調を示す複数のソース制御信号を、複数の可変な遅延量で、複数のソース信号線３２を介して各表示セル３３に供給する。制御回路１４は、ゲート駆動回路１２ａ，１２ｂ及びソース駆動回路１３を制御する。制御回路１４は、タイミングコントローラとも呼ばれる。メモリ１５は、ソース制御信号の遅延量など、表示装置１の動作に関連するさまざまなパラメータを格納する不揮発性記憶媒体である。制御回路１４は、メモリ１５に格納されたパラメータに基づいて表示装置１の全体の動作を制御する。
　演算装置２は、バス２１、中央処理装置（ＣＰＵ）２２、ランダムアクセスメモリ（ＲＡＭ）２３、ハードディスクドライブ（ＨＤＤ）２４、及びインターフェース（Ｉ／Ｆ）２５を備える。中央処理装置２２、ランダムアクセスメモリ２３、ハードディスクドライブ２４、及びインターフェース２５は、バス２１を介して互いに接続される。ハードディスクドライブ２４は、演算装置２の動作に関連するプログラム及びデータを格納する。中央処理装置２２は、ハードディスクドライブ２４からプログラム及びデータを読み出し、読み出したプログラムをランダムアクセスメモリ２３において実行する。ハードディスクドライブ２４に代えて、ソリッドステートメモリなどの他の記憶装置を備えてもよい。インターフェース２５は、ＨＤＭＩ（登録商標）、イーサネット（登録商標）、ＵＳＢ、などを含み、演算装置２と、表示装置１及び撮影装置３とを互いに接続する。
　撮影装置３は、表示パネル１１の画面全体を撮影するように設けられる。撮影装置３は、撮影した画像を演算装置２に送る。
　演算装置２の中央処理装置２２は、撮影装置３によって撮影された画像に基づいて、図１４を参照して後述する較正処理を実行し、表示装置１を較正する。
　演算装置２は、汎用のコンピュータであってもよく、表示装置１を較正するための専用装置であってもよい。
　図２は、図１の表示装置１の詳細構成を示すブロック図である。表示パネル１１は、複数の行に沿った複数のゲート信号線３１と、複数の列に沿った複数のソース信号線３２と、ゲート信号線３１及びソース信号線３２にそれぞれ接続された複数の表示セル３３とを含む。各ゲート駆動回路１２ａ，１２ｂは、各表示セル３３を行ごとに選択する複数のゲート制御信号を、複数のゲート信号線３１を介して各表示セル３３に供給する。各ソース駆動回路１３は、複数の行のうちの１つに沿った画像の各画素の階調を示す複数のソース制御信号を、複数の可変な遅延量で、複数のソース信号線３２を介して各表示セル３３に供給する。表示パネル１１の左辺にゲート駆動回路１２ａが設けられるとともに、表示パネル１１の右辺にもゲート駆動回路１２ｂが設けられ、各ゲート信号線３１の両端にゲート駆動回路１２ａ，１２ｂがそれぞれ接続される。本明細書では、ゲート駆動回路１２ａ，１２ｂを総称して「ゲート駆動回路１２」ともいう。また、表示パネル１１の下辺にソース駆動回路１３が設けられる。
　表示パネル１１は、例えば、ドット反転方式、横ライン反転方式、又は縦ライン反転方式で駆動される。ドット反転方式では、行ごと、列ごと、かつフレームごとに反転する極性を有する電圧が各表示セル３３に印加される。また、横ライン反転方式では、予め決められた個数の行ごとかつフレームごとに反転する極性を有する電圧が各表示セル３３に印加される。また、縦ライン反転方式では、予め決められた個数の列ごとかつフレームごとに反転する極性を有する電圧が各表示セル３３に印加される。
　本明細書では、ゲート駆動回路１２、ゲート信号線３１、及びゲート制御信号を、それぞれ、「第１の駆動回路」、「第１の信号線」、及び「第１の制御信号」ともいう。また、本明細書では、ソース駆動回路１３、ソース信号線３２、及びソース制御信号を、それぞれ、「第２の駆動回路」、「第２の信号線」、及び「第２の制御信号」ともいう。
　図３は、図２の表示セル３３の詳細構成を示す回路図である。表示セル３３は、スイッチ素子４１、キャパシタ４２、及び表示素子４３を備える。スイッチ素子４１は、ゲート制御信号に応じてオン及びオフする。スイッチ素子４１は、例えば薄膜トランジスタである。キャパシタ４２及び表示素子４３は、互いに並列接続され、それらの一端はスイッチ素子４１を介してソース信号線３２に接続され、それらの他端は所定の共通電圧Ｖｃｏｍの端子に接続される。キャパシタ４２は、ソース制御信号の電圧に応じて充電される容量素子である。表示素子４３は、キャパシタ４２の両端電圧に応じて変化する光学的特性を有する。表示素子４３は、例えば液晶である。
　ゲート駆動回路１２ａ，１２ｂから表示パネル１１に入力されたゲート制御信号は、ゲート信号線３１を伝搬し、各表示セル３３のスイッチ素子４１のゲート端子に印加される。また、ソース駆動回路１３から表示パネル１１に入力されたソース制御信号は、ソース信号線３２を伝搬し、各表示セル３３のスイッチ素子４１のドレイン端子に印加される。スイッチ素子４１のゲート端子に印加されているゲート制御信号の電圧が上昇してスイッチ素子４１のしきい値電圧Ｖｔｈを超えると、スイッチ素子４１がオンしてドレイン・ソース間が導通する。このとき、スイッチ素子４１のドレイン端子に印加されているソース制御信号の電圧がスイッチ素子４１のソース端子を通って表示セル３３に供給され、ソース制御信号の電圧に応じてキャパシタ４２が充電（又は放電）される。
　次に、図４及び図５を参照して、各ゲート信号線３１を介して伝送されるゲート制御信号の遅延について説明する。
　図４は、図２の１つのゲート信号線３１の等価回路を示す図である。ゲート信号線３１は、それ自体の抵抗Ｒを有する。また、ゲート信号線３１とその近傍の導体との間に容量Ｃ（寄生容量）が生じる。ゲート信号線３１は、抵抗Ｒ及び容量Ｃを有する分布定数回路であり、抵抗Ｒ及び容量Ｃにより決まる時定数を有する。すなわち、ゲート信号線３１は低域通過フィルタとして機能するので、ゲート信号線３１の上でゲート制御信号が伝搬するにつれて、その波形の鈍りが大きくなる。
　図５は、図１の表示パネル１１において生じる遅延を示す概略図である。前述のように、表示パネル１１が大型化するにつれて、信号線を介して伝送される信号の遅延量が大きくなる。さらに、表示パネル１１が特に４０型以上の大きなサイズを有する場合、ゲート信号線３１が長くなり、従って、その抵抗Ｒ及び容量Ｃが増大することによりゲート制御信号の波形の鈍りが大きくなる。ゲート制御信号の波形が鈍ると、ゲート制御信号の電圧がスイッチ素子４１のしきい値電圧を超える及び／又は下回るタイミング、すなわちスイッチ素子４１がオン及び／又はオフされるタイミングが遅延し、ゲート制御信号自体が遅延したときと同等の影響が生じる。ゲート信号線３１に起因する遅延は、ゲート信号線３１の抵抗Ｒ及び容量Ｃ（分布定数）の影響で、図５に示すように、ゲート駆動回路１２ａ，１２ｂの近傍、すなわち表示パネル１１の左辺及び右辺（例えば表示セルＡ）から、表示パネル１１の中央部（例えば表示セルＢ）に進むほど増大する。この影響で、表示パネル１１をドット反転方式又は横ライン反転方式で駆動する場合は、表示パネル１１の中央部が暗くなる。また、表示パネル１１を縦ライン反転方式で駆動し、横ストライプを表示する場合は、ある表示セル３３のキャパシタ４２に対して、隣接する行の表示セル３３のキャパシタ４２に供給すべきソース制御信号の電圧が充電されてしまうことにより、表示パネル１１の中央部においてゴーストが発生する。
　これに対して、第１の実施形態によれば、各表示セル３３の位置でのゲート制御信号の遅延に合わせて、各表示セル３３に対応するソース駆動回路１３がソース制御信号を出力するタイミングを遅延させる。詳しくは、演算装置２は、表示パネル１１にテスト画像を表示させ、表示パネル１１に表示されたテスト画像を撮影装置３によって撮影する。次いで、演算装置２は、撮影されたテスト画像のうちの所定の基準領域及び対象領域の輝度に基づいて、対象領域の輝度が基準領域の輝度に対して予め決められた基準を満たすように、基準領域に含まれる表示セル３３のためのソース制御信号に対する、対象領域に含まれる表示セル３３のためのソース制御信号の遅延量を決定する。演算装置２は、決定されたソース制御信号の遅延量を表示装置１に設定し、これにより、表示パネル１１の画面内における輝度のバラツキを低減するように表示装置１を較正する。ここで、基準領域は、例えば、表示セルＡの近傍の領域など、ゲート駆動回路１２ａ，１２ｂの近傍の領域である。また、対象領域は、例えば、表示セルＢの近傍の領域など、基準領域に含まれる表示セルと同じゲート信号線３１に接続された表示セルのうち、輝度を調整しようとしている表示セルを含む任意の領域である。本明細書では、基準領域を「第１の領域」ともいい、対象領域を「第２の領域」ともいう。
　次に、図６～図１３を参照して、第１の実施形態に係る較正装置によって決定されるソース制御信号の遅延量について詳細に説明する。
　まず、図６～図９を参照して、図１の表示パネル１１をドット反転方式で駆動する場合における、表示セル３３の動作、ゲート制御信号の遅延、及びソース制御信号の遅延量の決定について説明する。
　ドット反転方式では、各表示セル３３に印加される電圧の極性は、互いに隣接するゲート信号線３１ごとに反転され、互いに隣接するソース信号線３２ごとに反転され、かつ、フレームごとに反転される。また、ドット反転方式では、テスト画像は画像全体で均一の輝度を有し、例えば画像全体で白色のテスト画像が使用される。
　図６は、図１の表示パネル１１をドット反転方式で駆動する場合における、表示セル３３の理想的な動作を示すタイミングチャートである。図６の１段目は、図５の表示セルＡにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図６の２段目は、図５の表示セルＡにおいて、スイッチ素子４１のドレイン端子に印加されるソース制御信号の電圧を示す。図６の３段目は、図５の表示セルＡにおけるキャパシタ４２に保持された電圧を示す。
　図６の１段目を参照すると、ゲート制御信号は、例えば、ローレベルのとき－１０Ｖ～－６Ｖの電圧を有し、ハイレベルのとき２０Ｖ～３５Ｖの電圧を有する。スイッチ素子４１のゲートしきい値電圧は、例えば約５Ｖである。表示パネル１１が例えば約４０００本の走査線を有し、１２０Ｈｚで動作する場合、ゲート制御信号は、約２マイクロ秒のオン期間を有する。
　表示パネル１１はドット反転方式で駆動するので、図６の２段目に示すように、ソース制御信号の電圧は、１行を走査するごとに交互に共通電圧Ｖｃｏｍより高い電圧ＶＨ又は低い電圧ＶＬに変化する。以下、図６～図９では、図５の表示セルＡ及びＢを含む画素により白色を表示するために、共通電圧Ｖｃｏｍより高いソース制御信号の電圧ＶＨを表示セルＡ及びＢに供給する場合を考える。
　図６を参照すると、キャパシタ４２は、スイッチ素子４１のオン期間にわたって、ソース制御信号の電圧ＶＨに応じて充電される。スイッチ素子４１のオン期間が終了した時点においてキャパシタ４２に保持される電圧は、オン期間中のソース制御信号の電圧ＶＨと、オン期間の長さとに依存する。表示セルＡでは、キャパシタ４２が充電されて電圧ＶＨに達し、その後、スイッチ素子４１がオフになる（ゲート制御信号がローレベルになる）までは、図６の１～２段目からわかるように、ソース制御信号は電圧ＶＨのまま維持される。従って、表示セルＡでは、スイッチ素子４１がオフした後、図６の３段目に示すように、キャパシタ４２は所望の電圧ＶＨを保持する。
　図７は、図１の表示パネル１１をドット反転方式で駆動する場合における、ゲート制御信号が鈍って遅延が生じたときの表示セル３３の動作を示すタイミングチャートである。図７は、各ソース駆動回路１３が複数のソース制御信号を同じタイミングで出力する場合を示す。図７の１段目は、図５の表示セルＡにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図７の２段目は、図５の表示セルＢにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図７の３段目は、図５の表示セルＢにおいて、スイッチ素子４１のドレイン端子に印加されるソース制御信号の電圧を示す。図７の４段目は、図５の表示セルＢにおけるキャパシタ４２に保持された電圧を示す。図８は、図１の表示パネル１１をドット反転方式で駆動して画像全体で白色のテスト画像を表示する場合における、ゲート制御信号が鈍って遅延が生じたときの表示パネル１１を示す図である。
　ゲート制御信号が表示パネル１１の左辺及び右辺（例えば表示セルＡ）から中央部（例えば表示セルＢ）まで伝送されると、図７の１～２段目に示すように、ゲート信号線３１の抵抗Ｒ及び容量Ｃによりゲート制御信号の波形に鈍りが生じる。ゲート制御信号の波形の鈍りに起因してスイッチ素子４１がオン及びオフされるタイミングが遅延する。従って、スイッチ素子４１は、ゲート制御信号自体が遅延した場合と同様の影響を受ける。ここで、（ＶＨ－Ｖｔｈ）＞（Ｖｔｈ－ＶＬ）の場合、ゲート制御信号の立ち下がりは、ゲート制御信号の立ち上がりよりも大きく遅延する。これにより、表示セルＢにおけるゲート制御信号のオン期間は、表示セルＡにおけるゲート制御信号のオン期間よりも長くなる。従って、各ソース駆動回路１３が複数のソース制御信号を同じタイミングで出力する場合、表示セルＢでは、ソース制御信号の電圧に応じてキャパシタ４２が充電（又は放電）される時間長は、表示セルＡでの時間長よりも長くなり、スイッチ素子４１がオフするタイミングが遅くなる。
　図７の２～３段目に示すように、表示セルＢでは、ソース制御信号はスイッチ素子４１のオン期間において電圧ＶＨから電圧ＶＬに変化し、その後、スイッチ素子４１がオフされる。従って、表示セルＢでは、図７の４段目に示すように、スイッチ素子４１のオン期間において、キャパシタ４２に保持された電圧は、ソース制御信号の電圧ＶＨに応じて上昇するが、その後、ソース制御信号の電圧ＶＬに応じて下降してしまう。スイッチ素子４１がオフした後、キャパシタ４２は電圧ＶＨよりも低い電圧を保持する。これにより、図８に示すように、表示パネル１１の左辺及び右辺の近傍に比べて、表示パネル１１の中央部の輝度が低下する。
　表示セル３３のキャパシタ４２に保持される電圧は、表示セル３３に供給されるソース制御信号が所望の電圧ＶＨに遷移してから、表示セル３３のスイッチ素子４１がオフするまでの期間におけるソース制御信号の電圧に応じて決まる。従って、キャパシタ４２に電圧ＶＨを保持させるためには、少なくともこの期間にわたって、ソース制御信号は電圧ＶＨを維持する必要がある。スイッチ素子４１がオフする前に、ソース制御信号の電圧が、現在の表示セル３３の所望の電圧ＶＨから、隣接する行の表示セル３３に供給すべき次の電圧ＶＬに遷移すると、キャパシタ４２に保持された電圧は電圧ＶＨからずれて、電圧ＶＬに、又は、電圧ＶＨと電圧ＶＬとの中間値に変化してしまう。この場合、例えば、白色を表示するために表示セル３３が最大輝度で発光すべき場合であっても、キャパシタ４２に保持された電圧が電圧ＶＨからずれて輝度が低下してしまう。また、スイッチ素子４１がオンした後、ソース制御信号が電圧ＶＨに達するタイミングが遅延すると、キャパシタ４２の充電時間が不足してキャパシタ４２が電圧ＶＨに達することができず、表示セル３３の輝度が低下する可能性がある。
　図９は、図１の表示パネル１１をドット反転方式で駆動する場合における、ゲート制御信号に生じた遅延に応じてソース制御信号を遅延させたときの表示セル３３の動作を示すタイミングチャートである。図９の１段目は、図５の表示セルＡにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図９の２段目は、図５の表示セルＢにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図９の３段目は、図５の表示セルＡにおいて、スイッチ素子４１のドレイン端子に印加されるソース制御信号の電圧を示す。図９の４段目は、図５の表示セルＢにおいて、スイッチ素子４１のドレイン端子に印加されるソース制御信号の電圧を示す。図９の５段目は、図５の表示セルＢにおけるキャパシタ４２に保持された電圧を示す。
　図９の４段目に示すように、表示セルＢでは、少なくともゲート制御信号の立ち下がりの遅延量（図９の２段目を参照）だけ、ソース駆動回路１３によりソース制御信号を出力するタイミングを遅延させる。これにより、表示セルＢでは、キャパシタ４２が充電されて電圧ＶＨに達し、その後、スイッチ素子４１がオフになるまでは、ソース制御信号は電圧ＶＨのまま維持される。従って、表示セルＢでは、スイッチ素子４１がオフした後、図９の５段目に示すように、キャパシタ４２は所望の電圧ＶＨを保持する。
　演算装置２は、以下のように、表示セルＡ及びＢのためのソース制御信号をそれぞれ出力するタイミングを決定する。
　各ソース駆動回路１３は、初期状態では、複数のソース制御信号を同じタイミングで出力する。このとき、表示セルＡのキャパシタ４２には所望の電圧ＶＨが保持され（図６の３段目）、表示セルＢのキャパシタ４２には電圧ＶＨから下降した電圧が保持される（図７の４段目）。従って、撮影されたテスト画像において、表示セルＢの輝度は表示セルＡの輝度よりも低くなる。
　これに対して、演算装置２は、撮影されたテスト画像に基づいて、表示セルＡ及びＢの輝度の差を初期状態よりも低減するように、表示セルＡ及びＢのためのソース制御信号をそれぞれ出力するタイミングを決定する。演算装置２は、表示セルＡ及びＢの輝度の差が低減するまで、好ましくは、表示セルＡ及びＢの輝度が一致するまで、表示セルＡのためのソース制御信号に対して表示セルＢのためのソース制御信号を遅延させる。これにより、演算装置２は、表示セルＢのためのソース制御信号の遅延量を、表示セルＡのスイッチ素子４１がオフされるタイミングから表示セルＢのスイッチ素子４１がオフされるタイミングまでの時間長と同じもしくはより長くなるように決定することができる。ソース制御信号の遅延量は、予め用意された輝度差と遅延量との対応テーブルに基づいて決定されてもよい。その結果、表示セルＡのキャパシタ４２には所望の電圧ＶＨが保持され（図６の３段目）、表示セルＢのキャパシタ４２にもまた所望の電圧ＶＨが保持される（図９の５段目）。従って、撮影されたテスト画像において、表示セルＡ及びＢの輝度は一致する。
　表示セルＢのためのソース制御信号の遅延量が過大であると、前述のように、表示セルＢのキャパシタ４２の充電時間が不足してキャパシタ４２の電圧が所望値に達することができず、表示セルＢの輝度が低下する可能性がある。従って、演算装置２は、撮影されたテスト画像に基づいて、表示セルＡ及びＢの輝度の差を初期状態よりも増大させないように、かつ、いったん初期状態よりも低減した値から再び増大させないように、表示セルＡ及びＢのためのソース制御信号をそれぞれ出力するタイミングを決定する。これにより、演算装置２は、表示セルＢのスイッチ素子４１がオンされて表示セルＢのキャパシタ４２にソース制御信号の電圧が印加される時間長が、スイッチ素子４１がオンされてからキャパシタ４２の電圧がソース制御信号の電圧に達するまでの時間長と同じもしくはより長くなるように、ソース制御信号の遅延量を決定することができる。
　図６～図９の例では、白色を表示するために共通電圧Ｖｃｏｍより高いソース制御信号の電圧ＶＨを表示セルＡ及びＢに供給する場合を参照して説明した。一方、白色を表示するために共通電圧Ｖｃｏｍより低いソース制御信号の電圧ＶＬを各表示セル３３に供給する場合も同様に、演算装置２は、各表示セル３３のためのソース制御信号をそれぞれ出力するタイミングを決定することができる。
　このように、演算装置２は、基準領域の輝度に対する対象領域の輝度の差を初期状態よりも低減するように、基準領域に含まれる表示セルのためのソース制御信号に対する、対象領域に含まれる表示セルのためのソース制御信号の遅延量を決定する。このように決定されたソース制御信号の遅延量を表示装置１に設定することにより、演算装置２は、ドット反転方式で表示パネル１１を駆動する場合、表示装置１を図９に示すように動作させることができる。
　なお、横ライン反転方式により表示パネル１１を駆動する場合もまた、表示パネル１１をドット反転方式で駆動する場合と同様に、演算装置２は、ソース制御信号の遅延量を決定することができる。横ライン反転方式では、各表示セル３３に印加される電圧の極性は、互いに隣接するゲート信号線３１ごと（又は、予め決められた個数のゲート信号線３１ごと）に反転され、かつ、フレームごとに反転される。また、横ライン反転方式では、テスト画像は、ドット反転方式と同様に、画像全体で均一の輝度を有し、例えば画像全体で白色のテスト画像が使用される。また、横ライン反転方式では、図９に示したものと同様のソース制御信号が各ソース信号線３２に供給される。この場合もまた、演算装置２は、基準領域の輝度に対する対象領域の輝度の差を初期状態よりも低減するように、基準領域に含まれる表示セルのためのソース制御信号に対する、対象領域に含まれる表示セルのためのソース制御信号の遅延量を決定する。このように決定されたソース制御信号の遅延量を表示装置１に設定することにより、演算装置２は、横ライン反転方式で表示パネル１１を駆動する場合、ドット反転方式で表示パネル１１を駆動する場合と同様に、表示装置１を図９に示すように動作させることができる。
　次に、図１０～図１３を参照して、縦ライン反転方式により表示パネル１１を駆動する場合における、表示セル３３の動作、ゲート制御信号の遅延、及びソース制御信号の遅延量の決定について説明する。
　縦ライン反転方式により表示パネル１１を駆動する場合もまた、表示パネル１１をドット反転方式又は横ライン反転方式で駆動する場合と同様に、演算装置２は、ソース制御信号の遅延量を決定することができる。縦ライン反転方式では、各表示セル３３に印加される電圧の極性は、互いに隣接するソース信号線３２ごと（又は、予め決められた個数のソース信号線３２ごと）に反転され、かつ、フレームごとに反転される。また、縦ライン反転方式では、テスト画像は予め決められた個数の行ごとに異なる輝度を有し、例えば白色と黒色のストライプ画像が使用される。この場合もまた、演算装置２は、基準領域の輝度に対する対象領域の輝度の差を初期状態よりも低減するように、基準領域に含まれる表示セルのためのソース制御信号に対する、対象領域に含まれる表示セルのためのソース制御信号の遅延量を決定する。
　図１０は、図１の表示パネル１１を縦ライン反転方式で駆動する場合における、表示セル３３の理想的な動作を示すタイミングチャートである。図１０の１段目は、図５の表示セルＡにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図１０の２段目は、図５の表示セルＡにおいて、スイッチ素子４１のドレイン端子に印加されるソース制御信号の電圧を示す。図１０の３段目は、図５の表示セルＡにおけるキャパシタ４２に保持された電圧を示す。
　表示パネル１１は、縦ライン反転方式で駆動しており、白色と黒色のストライプ画像を表示するので、図１０の２段目に示すように、あるソース制御信号の電圧は、１行又はｎ行（ｎは自然数）を走査するごとに交互に共通電圧Ｖｃｏｍと電圧ＶＨに変化する。また、他のソース制御信号の電圧は、１行又はｎ行（ｎは自然数）を走査するごとに交互に共通電圧Ｖｃｏｍと電圧ＶＬに変化する。各ソース制御信号が電圧ＶＨになるか、それとも電圧ＶＬになるかは、予め決められた個数の列ごとに切り替わり、かつ、フレームごとに切り替わる。以下、図１０～図１３では、図５の表示セルＡ及びＢを含む画素により白色を表示するために、共通電圧Ｖｃｏｍより高いソース制御信号の電圧ＶＨを表示セルＡ及びＢに供給する場合を考える。
　図１０を参照すると、表示セルＡでは、キャパシタ４２が充電されて電圧ＶＨに達し、その後、スイッチ素子４１がオフになる（ゲート制御信号がローレベルになる）までは、図１０の１～２段目からわかるように、ソース制御信号は電圧ＶＨのまま維持される。従って、表示セルＡでは、スイッチ素子４１がオフした後、図１０の３段目に示すように、キャパシタ４２は所望の電圧ＶＨを保持する。
　図１１は、図１の表示パネル１１を縦ライン反転方式で駆動する場合における、ゲート制御信号が鈍って遅延が生じたときの表示セル３３の動作を示すタイミングチャートである。図１１は、各ソース駆動回路１３が複数のソース制御信号を同じタイミングで出力する場合を示す。図１１の１段目は、図５の表示セルＡにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図１１の２段目は、図５の表示セルＢにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図１１の３段目は、図５の表示セルＢにおいて、スイッチ素子４１のドレイン端子に印加されるソース制御信号の電圧を示す。図１１の４段目は、図５の表示セルＢにおけるキャパシタ４２に保持された電圧を示す。図１２は、図１の表示パネル１１を縦ライン反転方式で駆動して白色と黒色のストライプ画像を表示する場合における、ゲート制御信号が鈍って遅延が生じたときの表示パネル１１を示す図である。
　図１１の２～３段目に示すように、表示セルＢでは、ソース制御信号はスイッチ素子４１のオン期間において電圧ＶＨから電圧Ｖｃｏｍに変化し、その後、スイッチ素子４１がオフされる。従って、表示セルＢでは、図１１の４段目に示すように、スイッチ素子４１のオン期間において、キャパシタ４２に保持された電圧は、ソース制御信号の電圧ＶＨに応じて上昇するが、その後、ソース制御信号の電圧Ｖｃｏｍに応じて下降してしまう。スイッチ素子４１がオフした後、キャパシタ４２は電圧ＶＨよりも低い電圧を保持する。このように、スイッチ素子４１がオフする前に、ソース制御信号の電圧が、現在の表示セル３３の所望の電圧ＶＨから、隣接する行の表示セル３３に供給すべき次の電圧Ｖｃｏｍに遷移すると、キャパシタ４２に保持された電圧は電圧ＶＨからずれて、電圧Ｖｃｏｍに、又は、電圧ＶＨと電圧Ｖｃｏｍとの中間値に変化してしまう。従って、表示セル３３を含む画素が白色を表示する（すなわち最大輝度になる）ためにキャパシタ４２が電圧ＶＨを保持すべき場合であっても、キャパシタ４２に保持された電圧は電圧ＶＨよりも低くなる。
　同様に、スイッチ素子４１がオフする前に、ソース制御信号の電圧が、現在の表示セル３３の所望の電圧Ｖｃｏｍから、隣接する行の表示セル３３に供給すべき次の電圧ＶＨに遷移すると、キャパシタ４２に保持された電圧は電圧Ｖｃｏｍからずれて、電圧ＶＨに、又は、電圧Ｖｃｏｍと電圧ＶＨとの中間値に変化してしまう。従って、表示セル３３を含む画素が黒色を表示する（すなわち最小輝度になる）ためにキャパシタ４２が電圧Ｖｃｏｍを保持すべき場合であっても、キャパシタ４２に保持された電圧は電圧Ｖｃｏｍよりも高くなる。
　これにより、行ごとに白色及び黒色が交替するストライプ画像を表示しようとするとき、白色を表示すべき画素の表示セル３３が最大輝度よりも暗くなり、黒色を表示すべき画素の表示セル３３が最小輝度よりも明るくなるので、ゴーストが発生して画像のエッジがぼやけてしまう。また、例えば、図１２に示すように、表示パネル１１の左辺及び右辺の近傍に比べて、表示パネル１１の中央部の付近におけるコントラストが低下する。
　図１３は、図１の表示パネル１１を縦ライン反転方式で駆動する場合における、ゲート制御信号に生じた遅延に応じてソース制御信号を遅延させたときの表示セル３３の動作を示すタイミングチャートである。図１３の１段目は、図５の表示セルＡにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図１３の２段目は、図５の表示セルＢにおいて、スイッチ素子４１のゲート端子に印加されるゲート制御信号の電圧を示す。図１３の３段目は、図５の表示セルＡにおいて、スイッチ素子４１のドレイン端子に印加されるソース制御信号の電圧を示す。図１３の４段目は、図５の表示セルＢにおいて、スイッチ素子４１のドレイン端子に印加されるソース制御信号の電圧を示す。図１３の５段目は、図５の表示セルＢにおけるキャパシタ４２に保持された電圧を示す。
　図１３の４段目に示すように、表示セルＢでは、少なくともゲート制御信号の立ち下がりの遅延量（図１３の２段目を参照）だけ、ソース駆動回路１３によりソース制御信号を出力するタイミングを遅延させる。これにより、表示セルＢでは、キャパシタ４２が充電されて電圧ＶＨに達し、その後、スイッチ素子４１がオフになるまでは、ソース制御信号は電圧ＶＨのまま維持される。従って、表示セルＢでは、スイッチ素子４１がオフした後、図１３の５段目に示すように、キャパシタ４２は所望の電圧ＶＨを保持する。
　演算装置２は、以下のように、表示セルＡ及びＢのためのソース制御信号をそれぞれ出力するタイミングを決定する。
　各ソース駆動回路１３は、初期状態では、複数のソース制御信号を同じタイミングで出力する。このとき、表示セルＡのキャパシタ４２には所望の電圧ＶＨが保持され（図１０の３段目）、表示セルＢのキャパシタ４２には電圧ＶＨから下降した電圧が保持される（図１１の４段目）。また、表示セルＡと同じソース信号線３２に接続され、表示セルＡに隣接する表示セル３３のキャパシタ４２には所望の電圧Ｖｃｏｍが保持される。また、表示セルＢと同じソース信号線３２に接続され、表示セルＢに隣接する表示セル３３のキャパシタ４２には電圧Ｖｃｏｍから上昇した電圧が保持される。従って、撮影されたテスト画像において、表示セルＢの近傍の領域における輝度のコントラストは、表示セルＡの近傍の領域における輝度のコントラストよりも低くなる。
　これに対して、演算装置２は、撮影されたテスト画像に基づいて、表示セルＡ及びＢの近傍の領域における輝度のコントラストの差を初期状態よりも低減するように、表示セルＡ及びＢのためのソース制御信号をそれぞれ出力するタイミングを決定する。演算装置２は、表示セルＡ及びＢの近傍の領域における輝度のコントラストの差が低減するまで、好ましくは、表示セルＡ及びＢの近傍の領域における輝度のコントラストが一致するまで、表示セルＡのためのソース制御信号に対して、表示セルＢのためのソース制御信号を遅延させる。これにより、演算装置２は、表示セルＢのためのソース制御信号の遅延量を、表示セルＡのスイッチ素子４１がオフされるタイミングから表示セルＢのスイッチ素子４１がオフされるタイミングまでの時間長と同じもしくはより長くなるように決定することができる。その結果、表示セルＡのキャパシタ４２には所望の電圧ＶＨが保持され（図１０の３段目）、表示セルＢのキャパシタ４２にもまた所望の電圧ＶＨが保持される（図１３の５段目）。同様に、表示セルＡと同じソース信号線３２に接続され、表示セルＡに隣接する表示セル３３のキャパシタ４２には所望の電圧Ｖｃｏｍが保持される。また、表示セルＢと同じソース信号線３２に接続され、表示セルＢに隣接する表示セル３３のキャパシタ４２にも所望の電圧Ｖｃｏｍが保持される。従って、撮影されたテスト画像において、表示セルＡ及びＢの近傍の領域における輝度のコントラストは一致する。
　表示セルＢのためのソース制御信号の遅延量が過大であると、表示セルＢのキャパシタ４２の充電時間が不足してキャパシタ４２の電圧が所望値に達することができず、表示セルＢの近傍の領域における輝度のコントラストが低下する可能性がある。従って、演算装置２は、撮影されたテスト画像に基づいて、表示セルＡ及びＢの近傍の領域における輝度のコントラストの差を初期状態よりも増大させないように、かつ、いったん初期状態よりも低減した値から再び増大させないように、表示セルＡ及びＢのためのソース制御信号をそれぞれ出力するタイミングを決定する。これにより、演算装置２は、表示セルＢのスイッチ素子４１がオンされて表示セルＢのキャパシタ４２にソース制御信号の電圧が印加される時間長が、スイッチ素子４１がオンされてからキャパシタ４２の電圧がソース制御信号の電圧に達するまでの時間長と同じもしくはより長くなるように、ソース制御信号の遅延量を決定することができる。
　図１０～図１３の例では、白色を表示するために共通電圧Ｖｃｏｍより高いソース制御信号の電圧ＶＨを表示セルＡ及びＢに供給する場合を参照して説明した。一方、白色を表示するために共通電圧Ｖｃｏｍより低いソース制御信号の電圧ＶＬを各表示セル３３に供給する場合も同様に、演算装置２は、各表示セル３３のためのソース制御信号をそれぞれ出力するタイミングを決定することができる。
　このように、演算装置２は、基準領域における互いに隣接する２つの行の輝度のコントラストに対する、対象領域における互いに隣接する２つの行の輝度のコントラストの差を初期状態よりも低減するように、基準領域に含まれる表示セルのためのソース制御信号に対する、対象領域に含まれる表示セルのためのソース制御信号の遅延量を決定する。このように決定されたソース制御信号の遅延量を表示装置１に設定することにより、演算装置２は、縦ライン反転方式で表示パネル１１を駆動する場合、表示装置１を図１３に示すように動作させることができる。
　互いに隣接する２つの行の輝度のコントラストを測定するために、撮影装置３は、例えば、個別の行の輝度を測定可能な高解像度の撮影素子を備えてもよい。また、撮影装置３は、撮影装置３に取り付けられた拡大レンズ又は接写レンズなどの光学系と、撮影装置３自体を表示パネル１１の画面全体にわたって移動させる駆動機構とを備えてもよい。また、較正装置は、表示パネル１１上において左辺の近傍、右辺の近傍、及び中央部にそれぞれ設けられた少なくとも３つの撮影装置と、各撮影装置に取り付けられた拡大レンズ又は接写レンズなどの光学系とを備えてもよい。
　演算装置２は、ソース制御信号の遅延量を、基準領域に含まれる表示セル３３のスイッチ素子４１がオフされるタイミングから対象領域に含まれる表示セル３３のスイッチ素子４１がオフされるタイミングまでの時間長と同じもしくはより長くなるように決定する。さらに、演算装置２は、対象領域に含まれる表示セル３３のスイッチ素子４１がオンされて表示セル３３のキャパシタ４２にソース制御信号の電圧が印加される時間長が、スイッチ素子４１がオンされてからキャパシタ４２の電圧がソース制御信号の電圧に達するまでの時間長と同じもしくはより長くなるように、ソース制御信号の遅延量を決定する。これにより、ソース制御信号を遅延させても、キャパシタ４２の電圧がソース制御信号の電圧に達するのに十分な時間長を確保することができ、従って、ソース制御信号を遅延させたことに起因する輝度の低下を生じにくくすることができる。
　図１４は、図１の演算装置２によって実行される較正処理を示すフローチャートである。ステップＳ１において、演算装置２の中央処理装置２２は、ハードディスクドライブ２４からテスト画像（例えば、白色画像又はストライプ画像）を読み出し、テスト画像を表示装置１に送り、テスト画像を表示パネル１１に表示させる。ステップＳ２において、中央処理装置２２は、撮影装置３により、表示パネル１１に表示されたテスト画像を撮影する。ステップＳ３において、中央処理装置２２は、撮影されたテスト画像に基づいて、図６～図１３を参照して説明したように、ソース制御信号の遅延量を決定する。ステップＳ４において、中央処理装置２２は、撮影されたテスト画像の全体において輝度又はコントラストの差が予め決められたしきい値より小さいか否かを判断し、ＹＥＳのときはステップＳ５に進み、ＮＯのときはステップＳ２に戻る。ステップＳ５において、中央処理装置２２は、ソース制御信号の遅延量を表示装置１に送り、メモリ１５に保存させる。これにより、演算装置２は、輝度のバラツキを低減するように表示装置１を較正することができる。
　図１５は、図１の表示装置１によって実行される初期化処理を示すフローチャートである。図１５の初期化処理は、例えば、表示装置１の電源をオンしたときに実行される。ステップＳ１１において、表示装置１の制御回路１４は、メモリ１５から、演算装置２によって決定されたソース制御信号の遅延量を読み出す。ステップＳ１２において、制御回路１４は、各ソース駆動回路１３にソース制御信号の遅延量を設定する。ステップＳ１３において、制御回路１４は、映像を表示する。これにより、表示装置１は、輝度のバラツキを低減するように較正された状態で映像を表示することができる。
　第１の実施形態によれば、表示パネル１１に表示されて撮影装置３によって撮影されたテスト画像に基づいてソース制御信号の遅延量を設定することにより、輝度のバラツキを低減するように表示装置１を較正することができる。
　前述したように、ゲート制御信号の波形が鈍るとスイッチ素子４１がオン及び／又はオフされるタイミングが遅延する。第１の実施形態によれば、このような遅延も考慮して、輝度の低下を解消するようにソース制御信号の遅延量を決定することができる。
　第１の実施形態は、ゲート駆動回路１２が表示パネル１１の左辺のみ又は右辺のみに設けられている場合にも同様に適用可能である。また、第１の実施形態は、ソース駆動回路１３が表示パネル１１の上辺及び下辺の両方に設けられている場合にも同様に適用可能である。
［第２の実施形態］
　図１６は、第２の実施形態に係る表示装置１Ａ、演算装置２Ａ、及び撮影装置３の構成を示すブロック図である。図１６の表示装置１Ａは、図１の表示装置１の制御回路１４に代えて制御回路１４Ａを備え、さらに、表示パネル１１の温度を測定する温度センサ１６を備える。温度センサ１６によって測定された表示パネル１１の温度は、制御回路１４Ａと、演算装置２Ａとに送られる。演算装置２Ａは、表示パネル１１の異なる温度に応じて異なるソース制御信号の遅延量を設定する。
　図１７は、図１６の表示パネル１１の各スイッチ素子４１に係るゲート・ソース電圧に対するドレイン電流の特性を示すグラフである。図１８は、図１６の表示パネル１１の各スイッチ素子４１に係るチャネル温度に対するゲートしきい値電圧の特性を示すグラフである。スイッチ素子４１の各種特性は温度に依存して変化するので、ゲート制御信号の波形の鈍りが同じ場合であっても、スイッチ素子４１がオン及びオフされるタイミングは、温度に依存して変化する。従って、演算装置２Ａが、異なる温度に応じて異なるソース制御信号の遅延量を予め決定してメモリ１５に保存することにより、表示装置１Ａは、表示パネル１１の温度が変動しても、輝度のバラツキを生じにくくすることができる。
　図１９は、図１６の演算装置２Ａによって実行される較正処理を示すフローチャートである。図１９のステップＳ２１～Ｓ２４は、図１４のステップＳ１～Ｓ４と同様である。ステップＳ２５において、演算装置２Ａの中央処理装置２２は、温度センサ１６により、表示パネル１１の温度を測定する。ステップＳ２６において、中央処理装置２２は、ソース制御信号の遅延量及び表示パネル１１の温度を表示装置１に送り、メモリ１５に保存させる。ステップＳ２７において、中央処理装置２２は、温度変動が停止したか否かを判断し、ＹＥＳのときは処理を終了し、ＮＯのときはステップＳ２２に戻る。中央処理装置２２は、例えば、予め決められた長さの時間期間において、温度の変動量が予め決められたしきい値以下であるとき、温度変動が停止したと判断してもよい。これにより、演算装置２Ａは、異なる温度に応じて異なるソース制御信号の遅延量を決定することができる。
　図１９は、表示装置１Ａの電源をオンしてから表示パネル１１の温度が定常状態になるまでの動作を示す。それに代わって、加熱装置を用いて表示パネル１１を加熱しながら、表示パネル１１の異なる温度に応じて異なるソース制御信号の遅延量を決定してもよい。
　演算装置２Ａは、図１９の較正処理によって決定された遅延量及び温度のいくつかの組に基づいて、内挿又は外挿などの演算により、測定された温度以外の他の温度における遅延量を決定してメモリ１５に保存してもよい。
　図２０は、図１６の表示装置１Ａによって実行される初期化処理を示すフローチャートである。ステップＳ３１において、表示装置１Ａの制御回路１４Ａは、温度センサ１６により、表示パネル１１の温度を測定する。ステップＳ３２において、制御回路１４Ａは、温度に対応するソース制御信号の遅延量をメモリ１５から読み出す。図２０のステップＳ３３～Ｓ３４は、図１５のステップＳ２～Ｓ３と同様である。その後、ステップＳ３１に戻り、温度が変化していれば処理を繰り返す。
　第２の実施形態によれば、異なる温度に応じて異なるソース制御信号の遅延量を予め決定することにより、表示パネル１１の温度が変動しても、撮影装置３を用いて表示装置１Ａを再較正する必要なく、表示装置１Ａは、輝度のバラツキを低減するように較正された状態で映像を表示することができる。
　制御回路１４Ａは、温度センサ１６によって測定された温度がメモリ１５に保存された温度とは異なるとき、測定された温度に最も近い温度に対応する遅延量をメモリ１５から読み出して各ソース駆動回路１３に設定してもよい。それに代わって、遅延量が温度に応じてほぼ線形に変化するのであれば、制御回路１４Ａは、測定された温度に基づいて遅延量を補間し、補間された遅延量を各ソース駆動回路１３に設定してもよい。
［遅延量の設定方法］
　次に、演算装置２によって決定されたソース制御信号の遅延量を表示装置１に設定する具体的な方法について説明する。
　７０型～８０型など、大型の表示パネルでは、演算装置２によって決定されたソース制御信号の遅延量は、最大で約１マイクロ秒又はそれ以上に達することがある。
　また、例えば、ハイビジョン（ＦＨＤ）、４Ｋ、８Ｋなど、高解像度の表示装置では、非常に多数のソース信号線が表示パネルの横方向に所定間隔で設けられるので、単一のソース駆動回路の集積回路では、表示パネルに供給されるすべてのソース制御信号を発生することができない。この場合、互いに並置された複数のソース駆動回路の集積回路を用いてソース制御信号を発生し、表示パネルを駆動する。従って、複数のソース駆動回路を個々に、かつ、互いに連携させて制御する必要がある。
　以下、これらの条件を満たすように、複数のソース駆動回路１３を制御し、演算装置２によって決定された遅延量で複数のソース制御信号を各表示セル３３に供給する方法について説明する。
　図２１は、図１の表示装置１においてソース制御信号の遅延量を設定する方法を説明するための図である。図２１は、図１の表示装置１の構成要素のうち、制御回路１４と、４つのソース駆動回路１３－１～１３－４とのみを示し、説明の簡単化のため、他の構成要素を省略する。ソース駆動回路１３－１～１３－４のうちの各１つのソース駆動回路は、互いに隣接した複数Ｎ個のソース信号線３２－ｍ－ｎ（１≦ｍ≦４，１≦ｎ≦Ｎ）に接続される。制御回路１４は、各ソース駆動回路１３－１～１３－４の内部のバッファから各ソース制御信号を出力させるラッチパルス信号ＬＳ０を、各ソース駆動回路１３－１～１３－４に供給する。本明細書では、ラッチパルス信号ＬＳ０を「第３の制御信号」ともいう。
　図２２は、図２１のソース駆動回路１３－１の詳細構成を示すブロック図である。ソース駆動回路１３－１は、インターフェース（Ｉ／Ｆ）５１、シフトレジスタ回路５２、データラッチ回路５３、Ｄ／Ａコンバータ回路５４、出力バッファ回路５５、及び遅延回路５６，５７を備える。ソース駆動回路１３－１は、制御回路１４から、クロック信号ＣＬＫと、１つの行に沿った画像の各画素の階調を示すデータ信号ＤＡＴＡと、メモリ１５から読み出されたソース制御信号の遅延量と、ラッチパルス信号ＬＳ０とを受信する。クロック信号ＣＬＫ及びデータ信号ＤＡＴＡは、映像を示すシリアルデータである。
　インターフェース（Ｉ／Ｆ）５１は、制御回路１４から送られたクロック信号ＣＬＫ及びデータ信号ＤＡＴＡを受信し、受信したデータをシフトレジスタ回路５２に格納する。シフトレジスタ回路５２は、格納したデータを一定のデータ量ごとにデータラッチ回路５３に送り、Ｎチャネルのパラレルデータとして格納させる。データラッチ回路５３は、格納したＮチャネルのパラレルデータ（ディジタルデータ）をＤ／Ａコンバータ回路５４に送る。Ｄ／Ａコンバータ回路５４は、データラッチ回路５３から送られたＮチャネルのパラレルデータをディジタル・アナログ変換してＮチャネルの電圧値に変換し、変換されたＮチャネルの電圧値を出力バッファ回路５５に送る。出力バッファ回路５５はＮ個のバッファ５５ａを備え、各バッファ５５ａには、Ｄ／Ａコンバータ回路５４から送られた各電圧値が格納される。
　出力バッファ回路５５の各バッファ５５ａは、ラッチパルス信号が入力されたとき、例えばラッチパルス信号の立ち上がりのタイミングで、内部に格納した電圧値をソース制御信号としてソース信号線３２－１－１～３２－１－Ｎに出力する。ここで、各バッファ５５ａには、ラッチパルス信号ＬＳ０を遅延回路５６，５７によって遅延させたラッチパルス信号が入力される。遅延回路５６は、ソース駆動回路１３－１～１３－４ごとに異なる第１の遅延量Ｄ１～Ｄ４のうちの遅延量Ｄ１でラッチパルス信号ＬＳ０を遅延させる。遅延回路５６によって遅延されたラッチパルス信号ＬＳ０を、「ラッチパルス信号ＬＳ１」と表す。遅延回路５７は、ソース駆動回路１３－１に接続されたソース信号線３２－１－１～３２－１－Ｎごとに異なる第２の遅延量でラッチパルス信号ＬＳ１を遅延させる。本明細書では、遅延回路５６を「第１の遅延回路」ともいい、遅延回路５７を「第２の遅延回路」ともいう。従来技術に係るソース駆動回路では、一般的には、１つのラッチパルス信号に応答してすべてのバッファ５５ａが同時にソース制御信号を出力する。一方、実施形態に係るソース駆動回路１３－１では、バッファ５５ａごとにラッチパルス信号の位相をずらすことで、１つのソース駆動回路１３－１により出力される複数のソース制御信号にさまざまな遅延量を設定することができる。
　第１及び第２の遅延量は、演算装置２によって決定されてメモリ１５に保存され、制御回路１４によってメモリ１５から読み出されて遅延回路５６，５７に設定される。演算装置２は、テスト画像のうちのソース駆動回路１３－１に対応する各部分領域の輝度の各平均値に基づいて第１の遅延量Ｄ１を決定する。また、演算装置２は、互いに隣接する２つのソース駆動回路１３－１，１３－２の第１の遅延量の差Δｄ１＝Ｄ２－Ｄ１を、１つのソース駆動回路１３－１に接続されたソース信号線３２－１－１～３２－１－Ｎの個数Ｎにより除算した値Δｄ０＝Δｄ１／Ｎに基づいて第２の遅延量を決定する。演算装置２は、例えば、各表示セル３３に供給するソース制御信号の第２の遅延量を、例えば、表示セル３３がゲート駆動回路１２から離れるにつれて値Δｄ０ずつ増大するように決定する。これにより、演算装置２は、第１及び第２の遅延量の和が各ソース制御信号の所望の遅延量になるように、第１及び第２の遅延量を決定することができる。
　図２３は、図２２の各ソース信号線３２－１－１～３２－１－Ｎを介して伝送されるソース制御信号に設定される遅延量を示すグラフである。ソース信号線３２－１－１の遅延量は、ソース駆動回路１３－１において最小値を有し、ソース駆動回路１３－１の第１の遅延量Ｄ１に等しい。また、ソース信号線３２－１－Ｎの遅延量は、ソース駆動回路１３－１において最大値を有し、実質的に、ソース駆動回路１３－２の第１の遅延量Ｄ２に等しい。他のソース信号線３２－１－２～３２－１－（Ｎ－１）の遅延量は、遅延量Ｄ１から遅延量Ｄ２まで線形に増大する。
　遅延回路５６，５７は、ラッチパルス信号ＬＳ０をアナログ的に遅延させてもよく、ラッチパルス信号ＬＳ０よりも高速なクロックに基づいてディジタル的に遅延させてもよい。ただし、ディジタル的な遅延回路のほうが、アナログ的な遅延回路よりも、高精度にラッチパルス信号ＬＳ０を遅延させることができる。
　ラッチパルス信号ＬＳ０は、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡとは別個に制御回路１４からソース駆動回路１３－１に入力されることに代えて、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡに基づいてソース駆動回路１３－１により生成されてもよい。
　ソース駆動回路１３－２～１３－４もまた、ソース駆動回路１３－１と同様に構成される。
　再び図２１を参照すると、ソース駆動回路１３－１～１３－４は、遅延回路５６－１～５６－４をそれぞれ備える。遅延回路５６－１～５６－４は、図２２の遅延回路５６に対応し、ソース駆動回路１３－１～１３－４ごとに異なる第１の遅延量Ｄ１～Ｄ４でラッチパルス信号ＬＳ０を遅延させ、遅延されたラッチパルス信号ＬＳ１～ＬＳ４を生成する。ソース駆動回路１３－１の右端のソース信号線３２－１－Ｎと、ソース駆動回路１３－２の左端のソース信号線３２－２－１とを介してそれぞれ伝送されるソース制御信号に設定される遅延量は互いに実質的に等しい。同様に、ソース駆動回路１３－２～１３－４の各境界で互いに隣接する一対のソース信号線を介してそれぞれ伝送されるソース制御信号に設定される遅延量も互いに実質的に等しい。これにより、複数のソース駆動回路１３－１～１３－４を用いていても、遅延量をおおよそ連続的に変化させることができ、互いに隣接するソース駆動回路の間における遅延量の急激な変化を生じにくくして、急峻な輝度の変化を抑えることができる。
　図２４は、図１の各ソース駆動回路１３における遅延量の合成を示すグラフである。大型かつ高解像度の表示装置１であって、ソース制御信号に大きな遅延量を設定する必要がある場合であっても、遅延回路５６，５７の遅延量を合成することにより、輝度のバラツキを低減するようにソース制御信号の所望の遅延量を設定することができる。また、以上説明したように、複数のソース駆動回路１３を個々に、かつ、互いに連携させて制御してソース制御信号を発生し、表示パネル１１を駆動することができる。
　図２５は、第１の実施形態の変形例に係る表示装置においてソース制御信号の遅延量を設定する方法を説明するための図である。図２５は、図１の表示装置１が、図２１のソース駆動回路１３－１～１３－４及び制御回路１４に代えて、ソース駆動回路１３Ａ－１～１３Ａ－４及び制御回路１４Ａを備える場合を示す。
　ソース駆動回路１３Ａ－１～１３Ａ－４は、図２１のソース駆動回路１３－１～１３－４から遅延回路５６－１～５６－４を除去した構成を有する。ソース駆動回路１３Ａ－１～１３Ａ－４のうちの各１つのソース駆動回路は、図２２のソース駆動回路１３－１と同様に、当該ソース駆動回路に接続されたソース信号線３２ごとに異なる第２の遅延量でラッチパルス信号ＬＳ０を遅延させる遅延回路５７（第２の遅延回路）を備える。
　制御回路１４Ａは、ラッチ信号発生器６１及び遅延回路６２を備える。ラッチ信号発生器６１は、各ソース制御信号を出力させるラッチパルス信号ＬＳ０を発生する信号源である。遅延回路６２は、図２１の遅延回路５６－１～５６－４と同様に、ソース駆動回路１３Ａ－１～１３Ａ－４ごとに異なる第１の遅延量Ｄ１～Ｄ４でラッチパルス信号ＬＳ０を遅延させ、遅延されたラッチパルス信号ＬＳ１～ＬＳ４を生成する。ラッチパルス信号ＬＳ１～ＬＳ４は、各ソース駆動回路１３Ａ－１～１３Ａ－４に供給される。本明細書では、遅延回路６２を「第１の遅延回路」ともいう。
　図２５の場合もまた、図２１の場合と同様に、第１及び第２の遅延量は、演算装置２によって決定されてメモリ１５に保存され、制御回路１４Ａによってメモリ１５から読み出されて遅延回路６２，５７に設定される。演算装置２は、第１及び第２の遅延量の和が各ソース制御信号の所望の遅延量になるように、第１及び第２の遅延量を決定する。
　図２１～図２５を参照して説明した遅延量の設定方法は、表示パネル１１に表示されて撮影装置３によって撮影されたテスト画像に基づいて決定された遅延量を設定する場合に限定されず、他の任意の遅延量をソース駆動回路１３に設定する場合に適用可能である。
　本発明は、大型かつ高解像度の表示装置において輝度のバラツキを低減するように較正する場合に利用可能である。
１，１Ａ…表示装置、
２，２Ａ…演算装置、
３…撮影装置、
１１…表示パネル、
１２ａ，１２ｂ…ゲート駆動回路、
１３，１３－１～１３～４，１３Ａ－１～１３Ａ～４…ソース駆動回路、
１４，１４Ａ…制御回路、
１５…メモリ、
１６…温度センサ
２１…バス、
２２…中央処理装置（ＣＰＵ）、
２３…ランダムアクセスメモリ（ＲＡＭ）、
２４…ハードディスクドライブ（ＨＤＤ）、
２５…インターフェース（Ｉ／Ｆ）、
３１…ゲート信号線、
３２…ソース信号線、
３３…表示セル、
４１…スイッチ素子、
４２…キャパシタ、
４３…表示素子、
５１…インターフェース（Ｉ／Ｆ）、
５２…シフトレジスタ回路、
５３…データラッチ回路、
５４…Ｄ／Ａコンバータ回路、
５５…出力バッファ回路、
５５ａ…バッファ、
５６，５６－１～５６－４，５７…遅延回路、
６１…ラッチ信号発生器、
６２…遅延回路。

Claims (9)

  1. 　表示装置を較正する較正装置であって、
    　前記表示装置は、複数の行に沿った複数の第１の信号線と、複数の列に沿った複数の第２の信号線と、前記第１及び第２の信号線にそれぞれ接続された複数の表示セルとを含む表示パネルを備え、前記各表示セルは、前記複数の第１の信号線を介して印加される複数の第１の制御信号によって前記行ごとに選択され、前記各表示セルは、前記複数の第２の信号線を介して印加される複数の第２の制御信号に従って前記複数の行のうちの１つに沿った画像の各画素を表示し、
    　前記較正装置は、
    　前記表示パネルの画面を撮影する撮影装置と、
    　前記表示パネルにテスト画像を表示させ、前記表示パネルに表示されて前記撮影装置によって撮影されたテスト画像のうちの第１及び第２の領域の輝度に基づいて、前記第２の領域の輝度が前記第１の領域の輝度に対して予め決められた基準を満たすように、前記第１の領域に含まれる前記表示セルのための前記第２の制御信号に対する、前記第２の領域に含まれる前記表示セルのための前記第２の制御信号の遅延量を設定する演算装置とを備えた、
    較正装置。
  2. 　前記表示パネルは、前記行ごと、前記列ごと、かつフレームごとに反転する極性を有する電圧を各表示セルに印加するドット反転方式により、又は、予め決められた個数の行ごとかつフレームごとに反転する極性の電圧を各表示セルに印加するライン反転方式により駆動され、
    　前記テスト画像は、画像全体で均一の輝度を有し、
    　前記演算装置は、前記第１の領域の輝度に対する前記第２の領域の輝度の差を初期状態よりも低減するように、前記第１の領域に含まれる前記表示セルのための前記第２の制御信号に対する、前記第２の領域に含まれる前記表示セルのための前記第２の制御信号の遅延量を設定する、
    請求項１記載の較正装置。
  3. 　前記表示パネルは、予め決められた個数の列ごとかつフレームごとに反転する極性の電圧を各表示セルに印加するライン反転方式により駆動され、
    　前記テスト画像は、予め決められた個数の行ごとに異なる輝度を有し、
    　前記演算装置は、前記第１の領域における互いに隣接する２つの行の輝度のコントラストに対する、前記第２の領域における互いに隣接する２つの行の輝度のコントラストの差を初期状態よりも低減するように、前記第１の領域に含まれる前記表示セルのための前記第２の制御信号に対する、前記第２の領域に含まれる前記表示セルのための前記第２の制御信号の遅延量を設定する、
    請求項１記載の較正装置。
  4. 　前記各表示セルは、前記第１の制御信号に応じてオン及びオフするスイッチ素子と、前記スイッチ素子を介して前記第２の信号線に接続された容量素子とを備え、
    　演算装置は、
    　前記遅延量を、前記第１の領域に含まれる前記表示セルのスイッチ素子がオフされるタイミングから前記第２の領域に含まれる前記表示セルのスイッチ素子がオフされるタイミングまでの時間長と同じもしくはより長くなるように設定し、かつ、
    　前記第２の領域に含まれる前記表示セルのスイッチ素子がオンされて前記表示セルの容量素子に前記第２の制御信号の電圧が印加される時間長が、前記スイッチ素子がオンされてから前記容量素子の電圧が前記第２の制御信号の電圧に達するまでの時間長と同じもしくはより長くなるように、前記遅延量を設定する、
    請求項１～３のうちの１つに記載の較正装置。
  5. 　前記表示装置は、前記表示パネルの温度を測定する温度センサをさらに備え、
    　前記演算装置は、前記表示パネルの異なる温度に応じて異なる遅延量を設定する、
    請求項１～４のうちの１つに記載の較正装置。
  6. 　前記表示装置は、
    　前記各第１の制御信号を前記複数の第１の信号線を介して前記各表示セルに供給する少なくとも１つの第１の駆動回路と、
    　前記各第２の制御信号を前記複数の第２の信号線を介して前記各表示セルに供給する複数の第２の駆動回路と、
    　前記第１及び第２の駆動回路を制御する制御回路とをさらに備え、
    　前記複数の第２の駆動回路のうちの各１つの第２の駆動回路は、前記複数の第２の信号線のうちの互いに隣接した複数の信号線に接続され、
    　前記制御回路は、前記各第２の制御信号を出力させる第３の制御信号を前記各第２の駆動回路に供給する信号源を備え、
    　前記複数の第２の駆動回路のうちの各１つの第２の駆動回路は、
    　前記第２の駆動回路ごとに異なる第１の遅延量で前記第３の制御信号を遅延させる第１の遅延回路と、
    　当該１つの第２の駆動回路に接続された前記第２の信号線ごとに異なる第２の遅延量で前記第３の制御信号を遅延させる第２の遅延回路とを備え、
    　前記演算装置は、前記各第２の制御信号の遅延量が前記第１及び第２の遅延量の和になるように、前記第１及び第２の遅延量を設定する、
    請求項１～５のうちの１つに記載の較正装置。
  7. 　前記表示装置は、
    　前記各第１の制御信号を前記複数の第１の信号線を介して前記各表示セルに供給する少なくとも１つの第１の駆動回路と、
    　前記各第２の制御信号を前記複数の第２の信号線を介して前記各表示セルに供給する複数の第２の駆動回路と、
    　前記第１及び第２の駆動回路を制御する制御回路とをさらに備え、
    　前記複数の第２の駆動回路のうちの各１つの第２の駆動回路は、前記複数の第２の信号線のうちの互いに隣接した複数の信号線に接続され、
    　前記制御回路は、
    　前記各第２の制御信号を出力させる第３の制御信号を発生する信号源と、
    　前記第２の駆動回路ごとに異なる第１の遅延量で前記第３の制御信号を遅延させて前記各第２の駆動回路に供給する第１の遅延回路とを備え、
    　前記複数の第２の駆動回路のうちの各１つの第２の駆動回路は、当該１つの第２の駆動回路に接続された前記第２の信号線ごとに異なる第２の遅延量で前記第３の制御信号を遅延させる第２の遅延回路を備え、
    　前記演算装置は、前記各第２の制御信号の遅延量が前記第１及び第２の遅延量の和になるように、前記第１及び第２の遅延量を設定する、
    請求項１～５のうちの１つに記載の較正装置。
  8. 　前記演算装置は、
    　前記テスト画像のうちの前記各第２の駆動回路に対応する各部分領域の輝度の各平均値に基づいて前記第１の遅延量を設定し、
    　前記複数の第２の駆動回路のうちの互いに隣接する２つの第２の駆動回路の第１の遅延量の差を、前記各１つの第２の駆動回路に接続された前記第２の信号線の個数により除算した値に基づいて前記第２の遅延量を設定する、
    請求項６又は７記載の較正装置。
  9. 　表示装置を較正する較正方法であって、
    　前記表示装置は、複数の行に沿った複数の第１の信号線と、複数の列に沿った複数の第２の信号線と、前記第１及び第２の信号線にそれぞれ接続された複数の表示セルとを含む表示パネルを備え、前記各表示セルは、前記複数の第１の信号線を介して印加される複数の第１の制御信号によって前記行ごとに選択され、前記各表示セルは、前記複数の第２の信号線を介して印加される複数の第２の制御信号に従って前記複数の行のうちの１つに沿った画像の各画素を表示し、
    　前記較正方法は、
    　前記表示パネルにテスト画像を表示させるステップと、
    　前記表示パネルの画面を撮影するステップと、
    　前記表示パネルに表示されて撮影されたテスト画像のうちの第１及び第２の領域の輝度に基づいて、前記第２の領域の輝度が前記第１の領域の輝度に対して予め決められた基準を満たすように、前記第１の領域に含まれる前記表示セルのための前記第２の制御信号に対する、前記第２の領域に含まれる前記表示セルのための前記第２の制御信号の遅延量を設定するステップとを含む、
    較正方法。
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