JPH10303754A

JPH10303754A - パルス幅変調回路および方法

Info

Publication number: JPH10303754A
Application number: JP12988597A
Authority: JP
Inventors: Hiroji Ishikawa; 洋児石川
Original assignee: Asahi Chemical Industry Co Ltd
Current assignee: Asahi Chemical Industry Co Ltd
Priority date: 1996-05-20
Filing date: 1997-05-20
Publication date: 1998-11-13

Abstract

(57)【要約】【課題】位相変動がなく、高分解能、低脈流成分で、
キャリア周波数を任意に逓倍できるＰＷＭ回路を提供す
ること。【解決手段】リングカウンタ１が発生する信号Ｃ＝
［Ｃ_n-1 ，Ｃ_n-2 ，…，Ｃ₁ ，Ｃ₀ ］を、論理回路２で
ＰＷＭ信号のキャリア周波数が信号Ｃの周波数の２のべ
き乗であって連続する三角形状の信号Ｑに変換し、マグ
ニチュードコンパレータ３のＢ入力に入力する。一方、
データ保持回路４に保持された被変調データＤはマグニ
チュードコンパレータ３のＡ＞Ｂの比較結果がＰＷＭ信
号となる。リングカウンタ１周期あたりのＰＷＭ信号の
分解能はｎビットに保たれ、そのキャリア周波数は、リ
ングカウンタ周波数の２のｍ乗倍になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス幅変調（Ｐ
ＷＭ）回路および方法に関し、特にディジタル信号をア
ナログ信号に変換するＤＡ変換器、通信回路、さらにモ
ータをはじめとする電力機器を駆動するインバータなど
の制御回路に適用可能なＰＷＭ回路および方法に関す
る。

【０００２】

【従来の技術】

（従来技術１）従来のアナログ方式のＰＷＭ回路では、
二等辺三角形状の基準信号と被変調信号をコンパレータ
で比較することによりＰＷＭ信号を得ており、この場
合、被変調信号の大小に依存したＰＷＭ信号の位相の変
動はない。

【０００３】一方、ディジタル方式でＰＷＭ回路を実現
する方法として、図２の（ａ）に示すように、リングカ
ウンタが発生する直角三角形状ののこぎり波Ｃを基準信
号とし、これと被変調信号Ｄをマグニチュードコンパレ
ータに入力し、その大小比較結果をＰＷＭ信号（ＰＷＭ
１）とする方法が、アナログ方式から容易に案出され
る。この方式は、多チャンネルのＰＷＭを実現する場合
は、マグニチュードコンパレータを追加するだけでよい
などのすぐれた特徴がある。また、この方式において
は、被変調データの更新周期がリングカウンタと同じ、
もしくはその整数倍ならば、その変調特性は理想的な線
形となり、得られるＰＷＭ信号の分解能やキャリア周期
はそのリングカウンタのそれに等しいという特徴があ
る。

【０００４】（従来技術２）一方、Ａ／Ｄ変換器やモー
タ制御などで要求されるＰＷＭの仕様として、ＰＷＭの
分解能を落とさずにキャリア周波数を被変調データの更
新周波数より高くしたいという要求があり、これを満た
すべく、本願出願人の出願にかかる特開平３−７６３１
１号に記載の方式が提案された。

【０００５】また、２の補数表現された被変調データを
簡単な構成でＰＷＭ信号にすべく、本願出願人の出願に
かかる特開平３−７６３１２号に記載の方式が提案され
た。

【０００６】さらに、本発明に関連する従来技術とし
て、特開平１−３６１１８号、特開平１−３７１２４
号、特開平２−２１９３２１号、特開平４−２９５２８
０号、特開平４−３１８４６９号、特開平６−５３７９
４号、特開平６−３１１０４０号および特開平８−８８
５６６号に記載の方式が提案されている。

【０００７】

【発明が解決しようとする課題】

（従来技術１）従来技術１で述べたディジタル方式でＰ
ＷＭ回路を実現する方法においては、ＰＷＭ信号（ＰＷ
Ｍ１）の位相がその大きさに依存して変動してしまう
（すなわち、各ＰＷＭ信号の立ち上りエッジの位相は変
化しないものの、各ＰＷＭ信号のハイの部分の中心をそ
の位相とみなすと、位相が変動している）。それを防ぐ
には、基準信号の発生に際して、クロックをアップ／ダ
ウンカウントするアップダウンカウンタと若干の制御回
路を用いて、基準信号のはじめの半周期において、クロ
ックをダウンカウント、残りの半周期において、クロッ
クをアップカウントすることで二等辺三角形状の三角波
を発生させ、これを基準信号として用いればよい。

【０００８】しかしながら、上記ディジタル方式におけ
る位相変動を防ぐ方式においては、次のような問題があ
る。

【０００９】（１）ディジタル方式のＰＷＭの１周期あ
たりの分解能は、理論上１周期あたりのクロック数が上
限であるが、その分解能が上記のこぎり波の基準信号に
比べて１ビット低下してしまう。すなわち、例えば４ビ
ットの基準信号の場合、図４（ａ）に示すように、のこ
ぎり波では０〜１５の１６階調が得られる（ただし、こ
の場合は上述したように位相変動が生じる）。これを、
上述のディジタル方式における位相変動を防ぐ方式に適
用すると、ダウンカウントおよびアップカウントの各々
で１６階調を得るためには、２周期分の時間が必要とな
り、一方、１周期は、１６クロックであるから、１周期
においては、ダウンカウントおよびアップカウント共
に、０，２，４，６，８，１０，１２，１４の８階調し
か得られない（すなわち、分解能が１ビット低下す
る）。

【００１０】（２）回路が複雑である。

【００１１】（従来技術２）従来技術２で述べた各方式
においても、図２の（ａ）と同様に、ＰＷＭ信号の位相
が、その大きさに依存して変動してしまう。すなわち、
各ＰＷＭ信号の立ち上がりエッジの位相は変化しないも
のの、各ＰＷＭ信号のハイの部分の中心をその位相とみ
なすと、位相が変動している。

【００１２】また、従来技術２で述べたディジタル方式
のＰＷＭ回路で理想的な変調を行うためには、そのキャ
リア周期がクロック周期の２のべき乗倍でなければなら
ない。ところがＰＷＭ回路とその周辺の他の回路では必
要なクロックの周波数は必ずしも一致しない。そこでＰ
ＷＭ回路用には、必要に応じてＰＬＬ（位相同期ルー
プ）回路や、専用のクロック発生器を用意するなどして
必要な周波数のクロックを確保しなければならない。さ
らに、従来の方式では、被変調データの更新周期は最短
でもキャリア周期と同じであり、高速制御性を高めたい
という要求に応えることはできなかった。

【００１３】そこで本発明の目的は、以上のような問題
を解消したＰＷＭ回路および方法を提供することにあ
る。

【００１４】本発明の他の目的は、簡単な回路で実現で
きるＰＷＭ回路および方法を提供することにある。

【００１５】本発明のさらに他の目的は、位相変動がな
く、高分解能、低脈流成分で、キャリア周波数を任意に
逓倍できるＰＷＭ回路および方法を提供することにあ
る。

【００１６】本発明のさらに他の目的は、キャリア周期
がクロックの２のべき乗倍でない場合も良好なＰＷＭ信
号を発生でき、したがって、専用のクロックを新たに用
意する必要がないＰＷＭ回路および方法を提供すること
にある。

【００１７】本発明のさらに他の目的は、本発明にかか
るＰＷＭ回路をＤＡ変換器に適用した場合のアナログ波
形の劣化や、電力制御に適用した場合の制御性の劣化が
極めて少なく、安価に実現できるＰＷＭ回路および方法
を提供することにある。

【００１８】本発明のさらに他の目的は、従来技術では
必要であった１の加算器を不要にすることによって２の
補数データの変調、丸め機能が簡単な回路で実現でき、
したがって、丸め機能により、丸めをせずに下位ビット
を切り捨てた場合に発生する１／２ＬＳＢのオフセット
が発生したり、正の100 ％デューティが出力できないと
いう問題をなくすことができるＰＷＭ回路および方法を
提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、所定の値までステップ状
に順次増加または減少するｎビットの信号を所定の周波
数で繰り返し出力する信号出力手段と、該信号出力手段
から出力された信号を、前記周波数の逓倍周波数で、順
次減少順次増加または順次増加順次減少を繰り返す基準
信号に変換し出力する変換手段と、被変調信号を出力す
る被変調信号出力手段と、該被変調信号出力手段から出
力された被変調信号と、前記変換手段から出力された基
準信号とを比較して、当該比較結果をパルス幅変調信号
として出力する比較手段と、を有することを特徴とす
る。

【００２０】また、請求項２にかかる発明は、請求項１
において、前記変換手段は、前記信号出力手段から出力
されたｎビットの信号の周期と同一周期の基準信号を出
力する際に、当該ｎビット信号の全値を当該基準信号の
周期の始めの半周期は偶数および奇数の一方の値が順次
減少または増加し、残りの半周期は偶数および奇数の他
方の値が順次増加または減少するように変換することを
特徴とする。

【００２１】さらに請求項３にかかる発明は、請求項１
または２において、前記変換手段は、前記ｎビットの信
号のビット数より１個少ない数の排他的論理和否定回路
を有し、入出力ビットに関し、入力最上位ビットは出力
最下位ビットに接続し、各排他的論理和否定回路は、そ
の全ての一方入力端に入力最上位ビットを接続し、その
各出力端は出力の最下位を除く残りの出力ビットに最上
位から順次接続し、当該接続順の各他方入力端に入力の
最上位を除く残りの入力ビットを最上位に最も近いビッ
トから順に接続したことを特徴とする。

【００２２】さらに請求項４にかかる発明は、請求項１
において、前記変換手段は、Ｃ＝［Ｃ_n-1 ，Ｃ_n-2 ，
…，Ｃ₁ ，Ｃ₀ ］で表されるｎビットの信号を、

【００２３】

【数３】

【００２４】で表される基準信号に変換することを特徴
とする。

【００２５】さらに請求項５にかかる発明は、請求項４
において、前記変換手段は、前記Ｑの下位（ｍ＋１）ビ
ットを任意に反転し出力することを特徴とする。

【００２６】さらに請求項６にかかる発明は、請求項１
〜５のいずれかにおいて、前記被変調信号は、さらに丸
めビットを有し、前記比較手段は、前記被変調信号の丸
めビットを除く残りの各ビットを一方の入力Ａに入力
し、前記基準信号出力手段の出力を他方の入力Ｂに入力
して、両入力の比較結果Ａ＞ＢおよびＡ＝Ｂを出力する
比較器と、前記Ａ＝Ｂ出力と前記丸めビットとの論理積
を出力する第１論理回路と、該第１論理回路の出力と前
記Ａ＞Ｂ出力との論理和を前記ＰＷＭ信号として出力す
る第２論理回路とを有することを特徴とする。

【００２７】さらに請求項７にかかる発明は、請求項
１，４および５のいずれかにおいて、前記信号出力手段
は、（ｎ−ｍ）ビットダウンカウンタ（ｍ＝０，１，
…，ｎ−１）を有し、前記変換手段は、前記（ｎ−ｍ）
ビットダウンカウンタのｂｉｔ（ｎ−ｍ−１）とｂｉｔ
０〜ｂｉｔ（ｎ−ｍ−２）との排他的論理和を前記基準
信号のｂｉｔ（ｍ＋１）〜ｂｉｔ（ｎ−１）とする論理
回路と、前記（ｎ−ｍ）ビットダウンカウンタの最上位
ビットを前記基準信号のｂｉｔｍとする手段と、前記
（ｎ−ｍ）ビットダウンカウンタの１周期に１回カウン
トしてそのｂｉｔ０〜ｂｉｔ（ｍ−１）を前記基準信号
のｂｉｔ（ｍ−１）〜ｂｉｔ０とするｍビットカウンタ
とを有することを特徴とする。

【００２８】さらに請求項８にかかる発明は、請求項７
において、前記変換手段は、前記基準信号の下位（ｍ＋
１）ビットの各論理を任意に反転し出力することを特徴
とする。

【００２９】さらに請求項９にかかる発明は、請求項
１，４および５のいずれかにおいて、前記変換手段は、
設定値ｍに応答して前記信号出力手段からのｎビットの
信号をｍビット上位にシフトし出力するｎビットシフタ
と、該ｎビットシフタの出力の最上位ビットをすべての
一方の入力端子に入力し、前記ｎビットシフタの残りの
出力の各ビットを各他方の入力端子にそれぞれ入力する
ｎ−１個の排他的論理和否定回路と、ｎ−１個の２入力
１出力スイッチからなり、設定値ｍに応答して下位ｍ個
のスイッチは下側入力を出力し、かつ残りのスイッチは
上側入力を出力し、ｍが０のときはすべてのスイッチが
上側入力を出力するスイッチ手段であって、前記ｎ−１
個の排他的論理和否定ゲートの各出力をｎ−１個のスイ
ッチの各上側端子にそれぞれ入力し、前記信号出力手段
からのｎビットの信号の最上位ビットを除くｎ−１ビッ
トの各信号を順序を反転して前記ｎ−１個のスイッチの
各下側端子にそれぞれ入力するスイッチ手段と、前記信
号出力手段からのｎビットの信号の最上位ビットを前記
基準信号の最下位ビット、前記スイッチ手段の各スイッ
チの出力を前記基準信号の残りの上位ｎ−１ビットとし
て出力する出力手段とを有することを特徴とする。

【００３０】さらに請求項１０にかかる発明は、請求項
９において、前記変換手段は、前記基準信号の下位（ｍ
＋１）ビットの各論理を任意に反転し出力することを特
徴とする。

【００３１】さらに請求項１１にかかる発明は、請求項
１において、前記変換手段からの基準信号の周波数を前
記被変調信号の更新周波数の１／２にし、前記基準信号
の増減の変化点を前記被変調信号の更新タイミングに一
致させたことを特徴とする。

【００３２】さらに請求項１２にかかる発明は、請求項
１〜５のいずれかにおいて、前記被変調信号は、２の補
数表現されたデータであり、前記比較手段は、前記被変
調信号の符号ビットと残りの各ビットとの排他的論理和
を出力する第１論理回路と、該第１論理回路の出力を一
方の入力Ａに入力し、前記変換手段の出力を他方の入力
Ｂに入力して、両入力の比較結果Ａ＞ＢおよびＡ＝Ｂを
出力する比較器と、前記Ａ＝Ｂ出力と前記符号ビットと
の論理積を出力する第２論理回路と、該第２論理回路の
出力と前記Ａ＞Ｂ出力との論理和を前記ＰＷＭ信号とし
て出力する第３論理回路とを具えたことを特徴とする。

【００３３】さらに請求項１３にかかる発明は、請求項
１２において、前記被変調信号は、さらに丸めビットを
有し、前記第１論理回路は前記丸めビットと前記被変調
信号の符号ビットとの排他的論理和をさらに出力し、前
記第２論理回路は、前記第１論理回路からの丸めビット
と符号ビットとの排他的論理和出力と前記Ａ＝Ｂ出力と
の論理積を出力することを特徴とする。

【００３４】さらに請求項１４にかかる発明は、ステッ
プ状に順次増加または減少するｎビットの信号であっ
て、所定の周波数で繰り返される信号を当該周波数の逓
倍周波数で、順次減少順次増加または順次増加順次減少
を繰り返す基準信号に変換し、被変調信号と、前記基準
信号とを比較して、当該比較結果をパルス幅変調信号と
して出力することを特徴とする。

【００３５】さらに請求項１５にかかる発明は、請求項
１４において、前記変換は、Ｃ＝［Ｃ_n-1 ，Ｃ_n-2 ，
…，Ｃ₁ ，Ｃ₀ ］で表されるｎビットの信号を、

【００３６】

【数４】

【００３７】で表される基準信号に変換し、さらに、前
記Ｑの下位（ｍ＋１）ビットを任意に反転することを特
徴とする。

【００３８】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して詳細に説明する。

【００３９】図１は本発明の第１の実施形態を示すもの
であり、１はリングカウンタであって、クロックをサイ
クリックにカウントして基準信号の周期と一定の関係を
有する直角三角形状ののこぎり波状の信号を連続的に発
生し、出力する。このような直角三角形状ののこぎり波
状の信号を連続的に発生し、出力することができる手段
としては、リングカウンタに限らず、例えば、ＲＯＭな
どのメモリに直角三角形状ののこぎり波状の信号に相当
するデータを記憶しておき、このデータを順次読み出す
ことによっても直角三角形状ののこぎり波状の信号に相
当する信号を連続的に得ることができる。このリングカ
ウンタ１が発生する信号Ｃ＝［Ｃ_n-1 ，Ｃ_n-2 ，…，Ｃ
₁ ，Ｃ₀ ］を、論理回路２で

【００４０】

【数５】

【００４１】とし、生成された基準信号Ｑをマグニチュ
ードコンパレータ３のＢ入力に入力する。一方、データ
保持回路４に保持された被変調データＤはマグニチュー
ドコンパレータ３のＡ入力に入力される。データ保持回
路４は、各データ更新周期の間、データを保持する機能
を有するものであり、例えば、ラッチ回路、レジスタ、
ＲＡＭなどにより実現できる。マグニチュードコンパレ
ータ３においては、ＱとＤの大小比較（Ａ＞Ｂ）が行わ
れ、その比較結果（Ａ＞Ｂのときのみ出力が得られる）
を示すＡ＞Ｂ出力からＰＷＭ信号が得られる。このと
き、リングカウンタ１周期あたりのＰＷＭ信号の分解能
はｎビットに保たれ、そのキャリア周波数は、リングカ
ウンタ周波数の２のｍ乗倍になっている。

【００４２】ここで、被変調データＤの更新周期がリン
グカウンタ１の周期の２倍という条件で、被変調データ
Ｄをマグニチュードコンパレータ３に入力し、リングカ
ウンタ１の出力信号Ｃをマグニチュードコンパレータ３
に直接入力した場合、その出力は、図２の（ａ）のよう
になるのに対し、図１に示す本発明では、論理回路２に
おけるｍを、ｍ＝０とし（すなわち、リングカウンタ１
の出力Ｃの周期と論理回路２の出力Ｑの周期とが同
じ）、リングカウンタ１の出力信号Ｃを論理回路２に入
力し、その出力の基準信号Ｑをマグニチュードコンパレ
ータ３に入力した場合、基準信号ＱおよびＰＷＭ信号
は、図２の（ｂ）のようになる。すなわち、ＰＷＭ信号
（ＰＷＭ２）の位相はそのデューティに依存することな
く一定であり、変動しないことがわかる。

【００４３】ついで、ｍ＝０とした場合の論理回路２の
詳細について説明する。ＰＷＭ信号の分解能が４ビット
の場合、上記式を実現する論理回路２は、図３のように
なる。すなわち、４ビットのデータ（Ｃ₃ ，Ｃ₂ ，Ｃ
₁ ，Ｃ₀ ）が入力される入力側レジスタ３４と、４ビッ
トのデータ（Ｑ₃ ，Ｑ₂ ，Ｑ₁ ，Ｑ₀ ）を出力する出力
側レジスタ３５とに対し、３個の排他的論理和否定（Ｅ
Ｘ−ＮＯＲ）回路３１〜３３を適用し、ビットＣ₃ を入
力最上位ビット、ビットＱ₃ を出力最上位ビットとし、
ビットＣ₀ を入力最下位ビット、ビットＱ₀ を出力最下
位ビットとすると、入力最上位ビットＣ₃ は出力最下位
ビットＱ₀ に接続し、３個のＥＸ−ＮＯＲ回路３１〜３
３の各一方入力端に入力最上位ビットＣ₃ を接続し、第
１のＥＸ−ＮＯＲ回路３１の他方入力端に入力ビットＣ
₂ を接続すると共に同回路３１の出力端を出力最上位ビ
ットＱ₃ に接続し、第２のＥＸ−ＮＯＲ回路３２の他方
入力端に入力ビットＣ₁ を接続すると共に同回路３２の
出力端を出力ビットＱ₂ に接続し、第３のＥＸ−ＮＯＲ
回路３３の他方入力端に入力最下位ビットＣ₀ を接続す
ると共に同回路３３の出力端を出力ビットＱ₁ に接続し
たものである。

【００４４】このような構成に対し、リングカウンタ１
からの図４の（ａ）のような０〜１５の値の１６階調４
ビットの信号Ｃを入力すると、図４の（ｂ）のように、
入力信号のはじめの半周期は偶数値が順番に減少する状
態となり、残りの半周期は奇数値が順番に増加する状態
となり、合計で０〜１５の全値の１６階調の出力信号Ｑ
が得られる。その結果、被変調信号Ｄは、マグニチュー
ドコンパレータ３において、１周期毎に、０〜１５の値
の１６階調の基準信号Ｑと大小比較されることになり、
得られるＰＷＭ信号の分解能は理論上の最高値となる。
なお、論理回路２は、図３に示したものに限られず、例
えば、ＲＯＭなどのメモリにリングカウンタ１の１周期
分に相当する基準信号のデータを記憶しておき、このデ
ータを記憶したメモリの各アドレスをリングカウンタ１
の各出力でアクセスして当該データを順次読み出すこと
によっても基準信号Ｑを連続的に得ることができる。

【００４５】また、被変調データＤの更新周期がリング
カウンタ１の周期と同じという条件で、被変調データＤ
をマグニチュードコンパレータ３に入力し、リングカウ
ンタ１の出力信号Ｃをマグニチュードコンパレータ３に
直接入力した場合、その出力は、図５の（ａ）のように
なるのに対し、図１に示す本発明では、論理回路２にお
けるｍを、ｍ＝１とし（すなわち、論理回路２の出力Ｑ
の周期がリングカウンタ１の出力Ｃの周期の１／２）、
リングカウンタ１の出力信号Ｃを論理回路２に入力し、
その出力の基準信号Ｑをマグニチュードコンパレータ３
に入力した場合、基準信号ＱおよびＰＷＭ信号は、図５
の（ｂ）のようになる。すなわち、ＰＷＭ信号の位相は
そのデューティに依存することなく一定であり、変動し
ないことがわかる。

【００４６】ついで、前述のｍを、ｍ＝０からｎ−１ま
で実現する論理回路２の例を図６に基づいて説明する。
６１はｎビットリングカウンタ、６２はｎビットシフタ
であって、設定値ｍに応答して、入力をｍビット上位に
シフトし出力する。６３はｎ−１個の１ビット比較器
（ｎ−１個の排他的論理和否定（ＥＸ−ＮＯＲ）回
路）、６４はｎ−１個の２入力１出力スイッチ（マルチ
プレクサ）であって、設定値ｍに応答して下位ｍ個のス
イッチは下側入力を出力し、残りのスイッチは上側入力
を出力し、ｍが０のときはすべて上側入力を出力する。
６５は基準信号Ｑを出力するレジスタである。カウンタ
６１の出力をシフタ６２に入力し、シフタ６２の出力の
最上位ビットをすべての１ビット比較器６３の一方の端
子に入力し、シフタ６２の残りの出力を１ビット比較器
６３の残りの端子にそれぞれ入力する。すべての１ビッ
ト比較器６３の出力をスイッチ６４の上側端子にそれぞ
れ入力し、カウンタ６１の最上位ビットを除くｎ−１ビ
ットの出力を順序を反転してスイッチ６４の残りの下側
端子にそれぞれ入力する。カウンタ６１の最上位ビット
の信号を基準信号Ｑの最下位ビットの信号、各スイッチ
６４の出力信号を基準信号Ｑの残りの上位ｎ−１ビット
の信号としてレジスタ６５から出力する。このような構
成によれば、カウンタ６１からの各ｎビットの信号毎に
当該ｎビット信号の全値をｍ＝０からｎ−１までに対応
した基準信号Ｑを得ることができる。またレジスタ６５
に入力される各信号のうち、下位（ｍ＋１）ビットの各
論理を例えば必要個数のインバータによって任意に反転
することができる。

【００４７】さらに、キャリア周波数が被変調データの
更新周波数の１／２倍であるＰＷＭは、図１のＰＷＭ回
路を用い、その基準信号Ｑの増減が変わる各点において
被変調データを更新することで容易に実現できる。図７
の（ａ）は、図１のＰＷＭ回路において被変調データＤ
をキャリアと同じ周期で更新した場合、（ｂ）はキャリ
アの１／２の周期で更新した場合の波形を示したもので
ある。（ｂ）の被変調データ１個あたりの分解能は
（ａ）のそれの１／２であるものの、１パルスあたりの
分解能は同じである。仮に（ａ）と（ｂ）のパルス幅が
同じであっても、（ｂ）は位相の自由度がある分優れて
いることがわかる。

【００４８】以上の図１の方式に基づくＰＷＭ回路は、
被変調データの更新周期やキャリア周期がクロック周期
の２のべき乗倍に選べる場合を仮定しているが、そうで
ない場合を第２の実施形態として次の回路により説明す
る。

【００４９】図８は、８ビットでキャリア周波数を被変
調データの更新周波数に対して４逓倍するＰＷＭ回路例
である。被変調データレジスタ１２のロード入力端に信
号が入力される毎に被変調データレジスタ１２にラッチ
され（更新され）た被変調データ出力回路１１からの８
ビットのデータＤ＝［Ｄ７，…，Ｄ０］と、基準信号Ｑ
（詳細は後述）とを８ビットマグニチュードコンパレー
タ１３のＡ入力（Ａ０〜Ａ７）とＢ入力（Ｂ０〜Ｂ７）
とに各々入力する。８ビットマグニチュードコンパレー
タ１３においては、ＡおよびＢ入力間の大小比較（Ａ＞
ＢおよびＡ＝Ｂ）が行われ、その結果がＡ＞Ｂ、Ａ＝Ｂ
出力から得られる。１４はアンドゲート１４Ａおよびオ
アゲート１４Ｂから構成される論理回路であって、アン
ドゲート１４Ａには、マグニチュードコンパレータ８の
Ａ＝Ｂ出力と被変調データレジスタ１２にラッチされた
丸めビットＲとが入力され、オアゲート１４Ｂには、ア
ンドゲート１４Ａの出力とマグニチュードコンパレータ
１３のＡ＞Ｂ出力とが入力され、オアゲート１４Ｂの出
力にＰＷＭ信号１０を得る。基準信号Ｑは次の構成から
なる基準信号発生回路１５により生成される。

【００５０】Ｐレジスタ１６には、（キャリア周期のク
ロック数の１／２）−１の値が設定されている（最上位
ビットは０である）。一方、Ｎレジスタ１７には、被変
調データ更新周期あたりのキャリア数（ＰＷＭ信号のパ
ルス数）−１の値（ここでは３）が設定されている。６
ビットダウンカウンタ１８は、ロード入力端に入力があ
ると、Ｐレジスタ１６の値をロード後クロックをカウン
トし、１の補数器２０で６ビットダウンカウンタ１８の
出力のｂｉｔ５とｂｉｔ０〜ｂｉｔ４の排他的論理和を
とり、出力する。１の補数器２０の出力値とＰレジスタ
１６の値を５ビットコンパレータ２１で比較し同じ値に
なると、６ビットダウンカウンタ１８のｂｉｔ５が１で
あることを条件としてオンしたアンドゲート２１Ａの出
力が２ビットカウンタ１９のカウント入力端に入力され
て、同２ビットカウンタ１９をカウントアップする一
方、６ビットダウンカウンタ１８のロード入力端に入力
されて、同６ビットダウンカウンタ１８は再びＰレジス
タ１６の値をロードし、逆二等辺三角形状の信号を発生
する（図９参照）。なお、２ビットコンパレータ２２
は、Ｎレジスタ１７の値と２ビットカウンタ１９の出力
とを比較し、両値が同じ値になると、アンドゲート２１
Ａがオンであることを条件としてオンしたアンドゲート
２２Ａの出力が２ビットカウンタ１９のクリア入力端に
入力される。このような構成によれば、１の補数器２０
の出力を基準信号Ｑのｂｉｔ３〜ｂｉｔ７とし、６ビッ
トダウンカウンタ１８の最上位ビットを基準信号Ｑのｂ
ｉｔ２、２ビットカウンタ１９のｂｉｔ０、ｂｉｔ１を
基準信号Ｑのｂｉｔ１、ｂｉｔ０とすることによって、
所望の基準信号が得られる。また１の補数器２０に入力
される各信号のうち、下位（ｍ＋１）ビットの各論理を
例えば必要個数のインバータによって任意に反転するこ
とができる。

【００５１】一例として、クロックを１ＭＨｚ、被変調
データの更新周波数を５ｋＨｚ、キャリア周波数をその
４倍の２０ｋＨｚとすることを考える。キャリア周期は
５０クロックなので、Ｐレジスタ１６には２４、Ｎレジ
スタ１７には３を設定する。各部の出力波形は図５のよ
うになり、得られた基準信号をもとに変調を行えば、被
変調データの更新周期あたりのクロック数に等しい２０
０の階調をもち、脈流成分が最も小さいＰＷＭ信号が得
られる。設定した被変調データと実際に出力されるＰＷ
Ｍ信号のデューティとの関係は、図１０のようになり、
ゲインは１ではないが、デューティが０〜１まで線形な
特性が得られていることがわかる。

【００５２】図１１は本発明の第３の実施形態としての
２の補数表現された被変調データを処理するＰＷＭ回路
を示す。被変調データ出力回路１１から出力されるデー
タは、符号ビットＳと８ビットのデータＤ＝［Ｄ７，
…，Ｄ０］と丸めビットＲとを有し、これらは被変調デ
ータレジスタ１２のロード入力端に信号が入力される毎
に被変調データレジスタ１２にラッチされる（更新され
る）。このレジスタ１２からの符号ビットＳは符号信号
として出力されると共に、１の補数器２３に入力され
る。１の補数器２３は９個の排他的論理和（ＥＸ−Ｏ
Ｒ）ゲートからなり、各ＥＸ−ＯＲゲートは、被変調デ
ータ１１の符号ビットＳと残りの各ビットとの排他的論
理和をとり、最下位ビット、すなわち、丸めビットＲの
排他的論理和出力を除いて８ビットのマグニチュードコ
ンパレータ１３のＡ入力（Ａ７〜Ａ０）に入力し、丸め
ビットの排他的論理和出力は丸め回路１４のアンドゲー
ト１４Ａの一方入力端に入力する。マグニチュードコン
パレータ１３のＢ入力（Ｂ７〜Ｂ０）には基準信号発生
回路１５（図８と同一）からの基準信号Ｑを入力する。
論理回路１４の他の構成は図８と同様であり、その出力
から２の補数表現された被変調データに対するＰＷＭ信
号が得られる。

【００５３】以上説明した各実施形態は、図１２に示す
ような構成によって、ソフトウェア的に実現することも
できる。図１２に示すように、バス７６上に入力側イン
ターフェイス７１、ＲＯＭ７２、ＣＰＵ７３、ＲＡＭ７
４および出力側インターフェイス７５が接続されてお
り、ＣＰＵ７３が他の構成要素７１、７２および７４を
制御する。ＲＯＭ７２には前記のリングカウンタ１、論
理回路２、マグニチュードコンパレータ３，１３、基準
信号発生回路１５の各機能をＣＰＵ７３に実行させるた
めの制御プログラムが格納されている。ＲＡＭ７４はＣ
ＰＵ７３の作業領域を提供する。被変調データＤは、入
力側インターフェイス７１に入力され、ＰＷＭ信号は出
力側インターフェイス７５から出力される。すなわち、
ＲＯＭ７２内の制御プログラムにしたがって、ＣＰＵ７
３は、ステップ状に順次増加または減少するｎビットの
信号であって、所定の周波数で繰り返される信号（信号
Ｃに相当する）を生成し、この生成した信号を、当該周
波数の逓倍周波数で、順次減少順次増加または順次増加
順次減少を繰り返す信号（基準信号Ｑに相当する）に変
換し、入力側インターフェイス７１に入力された被変調
データＤと、前記基準信号Ｑに相当する信号とを比較
（前記Ａ＞Ｂ，Ａ＝Ｂ）してＰＷＭ信号を生成し、出力
側インターフェイス７５から出力する。また、必要に応
じ、図８および１１で述べたような論理回路１４、図１
１の１の補数器２３の機能を実行する。

【００５４】

【発明の効果】以上説明したように、本発明によれば以
下のような効果が得られる。

【００５５】・位相変動がなく、高分解能、低脈流成分
で、キャリア周波数を任意に逓倍できるＰＷＭ回路が簡
単なディジタル回路で実現できる。

【００５６】・キャリア周期がクロックの２のべき乗倍
でない場合も良好なＰＷＭ信号を発生できるため、専用
のクロックを新たに用意する必要がない。

【００５７】・本方式のＰＷＭ回路をＤＡ変換器に適用
した場合のアナログ波形の劣化や、電力制御に適用した
場合の制御性の劣化が極めて少ない。安価に実現でき
る。

【００５８】従来技術では必要であった１の加算器を不
要にすることによって２の補数データの変調、丸め機能
が簡単な回路で実現できる。丸め機能により、丸めをせ
ずに下位ビットを切り捨てた場合に１／２ＬＳＢのオフ
セットが発生したり、正の１００％デューティが出力で
きないという問題をなくすことができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態のブロック図である。

【図２】各ブロックの入出力信号の説明図である。

【図３】論理回路の実施例を示す図である。

【図４】論理回路の入出力信号の波形図である。

【図５】各ブロックの他の入出力信号の説明図である。

【図６】論理回路の他の実施例を示す図である。

【図７】各ブロックのさらに他の入出力信号の説明図で
ある。

【図８】本発明の第２の実施形態のブロック図である。

【図９】基準信号発生回路の各ブロックの入出力信号の
説明図である。

【図１０】被変調データとＰＷＭ信号のデューティとの
関係を示す図である。

【図１１】本発明の第３の実施形態のブロック図であ
る。

【図１２】本発明の第４の実施形態のブロック図であ
る。

【符号の説明】

１リングカウンタ２論理回路３マグニチュードコンパレータ４データ保持回路

Claims

【特許請求の範囲】

【請求項１】所定の値までステップ状に順次増加また
は減少するｎビットの信号を所定の周波数で繰り返し出
力する信号出力手段と、該信号出力手段から出力された信号を、前記周波数の逓
倍周波数で、順次減少順次増加または順次増加順次減少
を繰り返す基準信号に変換し出力する変換手段と、被変調信号を出力する被変調信号出力手段と、該被変調信号出力手段から出力された被変調信号と、前
記変換手段から出力された基準信号とを比較して、当該
比較結果をパルス幅変調信号として出力する比較手段
と、を有することを特徴とするパルス幅変調回路。
【請求項２】請求項１において、前記変換手段は、前記信号出力手段から出力されたｎビ
ットの信号の周期と同一周期の基準信号を出力する際
に、当該ｎビット信号の全値を当該基準信号の周期の始
めの半周期は偶数および奇数の一方の値が順次減少また
は増加し、残りの半周期は偶数および奇数の他方の値が
順次増加または減少するように変換することを特徴とす
るパルス幅変調回路。
【請求項３】請求項１または２において、前記変換手段は、前記ｎビットの信号のビット数より１
個少ない数の排他的論理和否定回路を有し、入出力ビッ
トに関し、入力最上位ビットは出力最下位ビットに接続
し、各排他的論理和否定回路は、その全ての一方入力端
に入力最上位ビットを接続し、その各出力端は出力の最
下位を除く残りの出力ビットに最上位から順次接続し、
当該接続順の各他方入力端に入力の最上位を除く残りの
入力ビットを最上位に最も近いビットから順に接続した
ことを特徴とするパルス幅変調回路。
【請求項４】請求項１において、前記変換手段は、Ｃ＝［Ｃ_n-1 ，Ｃ_n-2 ，…，Ｃ₁ ，Ｃ
₀ ］で表されるｎビットの信号を、【数１】で表される基準信号に変換することを特徴とするパルス
幅変調回路。
【請求項５】請求項４において、前記変換手段は、前記Ｑの下位（ｍ＋１）ビットを任意
に反転し出力することを特徴とするパルス幅変調回路。
【請求項６】請求項１〜５のいずれかにおいて、前記被変調信号は、さらに丸めビットを有し、前記比較手段は、前記被変調信号の丸めビットを除く残りの各ビットを一
方の入力Ａに入力し、前記基準信号出力手段の出力を他
方の入力Ｂに入力して、両入力の比較結果Ａ＞Ｂおよび
Ａ＝Ｂを出力する比較器と、前記Ａ＝Ｂ出力と前記丸めビットとの論理積を出力する
第１論理回路と、該第１論理回路の出力と前記Ａ＞Ｂ出力との論理和を前
記ＰＷＭ信号として出力する第２論理回路とを有するこ
とを特徴とするパルス幅変調回路。
【請求項７】請求項１，４および５のいずれかにおい
て、前記信号出力手段は、（ｎ−ｍ）ビットダウンカウンタ
（ｍ＝０，１，…，ｎ−１）を有し、前記変換手段は、前記（ｎ−ｍ）ビットダウンカウンタ
のｂｉｔ（ｎ−ｍ−１）とｂｉｔ０〜ｂｉｔ（ｎ−ｍ−
２）との排他的論理和を前記基準信号のｂｉｔ（ｍ＋
１）〜ｂｉｔ（ｎ−１）とする論理回路と、前記（ｎ−
ｍ）ビットダウンカウンタの最上位ビットを前記基準信
号のｂｉｔｍとする手段と、前記（ｎ−ｍ）ビットダウ
ンカウンタの１周期に１回カウントしてそのｂｉｔ０〜
ｂｉｔ（ｍ−１）を前記基準信号のｂｉｔ（ｍ−１）〜
ｂｉｔ０とするｍビットカウンタとを有することを特徴
とするパルス幅変調回路。
【請求項８】請求項７において、前記変換手段は、前記基準信号の下位（ｍ＋１）ビット
の各論理を任意に反転し出力することを特徴とするパル
ス幅変調回路。
【請求項９】請求項１, ４および５のいずれかにおい
て、前記変換手段は、設定値ｍに応答して前記信号出力手段
からのｎビットの信号をｍビット上位にシフトし出力す
るｎビットシフタと、該ｎビットシフタの出力の最上位
ビットをすべての一方の入力端子に入力し、前記ｎビッ
トシフタの残りの出力の各ビットを各他方の入力端子に
それぞれ入力するｎ−１個の排他的論理和否定回路と、
ｎ−１個の２入力１出力スイッチからなり、設定値ｍに
応答して下位ｍ個のスイッチは下側入力を出力し、かつ
残りのスイッチは上側入力を出力し、ｍが０のときはす
べてのスイッチが上側入力を出力するスイッチ手段であ
って、前記ｎ−１個の排他的論理和否定ゲートの各出力
をｎ−１個のスイッチの各上側端子にそれぞれ入力し、
前記信号出力手段からのｎビットの信号の最上位ビット
を除くｎ−１ビットの各信号を順序を反転して前記ｎ−
１個のスイッチの各下側端子にそれぞれ入力するスイッ
チ手段と、前記信号出力手段からのｎビットの信号の最
上位ビットを前記基準信号の最下位ビット、前記スイッ
チ手段の各スイッチの出力を前記基準信号の残りの上位
ｎ−１ビットとして出力する出力手段とを有することを
特徴とするパルス幅変調回路。
【請求項１０】請求項９において、前記変換手段は、前記基準信号の下位（ｍ＋１）ビット
の各論理を任意に反転し出力することを特徴とするパル
ス幅変調回路。
【請求項１１】請求項１において、前記変換手段からの基準信号の周波数を前記被変調信号
の更新周波数の１／２にし、前記基準信号の増減の変化
点を前記被変調信号の更新タイミングに一致させたこと
を特徴とするパルス幅変調回路。
【請求項１２】請求項１〜５のいずれかにおいて、前記被変調信号は、２の補数表現されたデータであり、前記比較手段は、前記被変調信号の符号ビットと残りの各ビットとの排他
的論理和を出力する第１論理回路と、該第１論理回路の出力を一方の入力Ａに入力し、前記変
換手段の出力を他方の入力Ｂに入力して、両入力の比較
結果Ａ＞ＢおよびＡ＝Ｂを出力する比較器と、前記Ａ＝Ｂ出力と前記符号ビットとの論理積を出力する
第２論理回路と、該第２論理回路の出力と前記Ａ＞Ｂ出力との論理和を前
記ＰＷＭ信号として出力する第３論理回路とを具えたこ
とを特徴とするパルス幅変調回路。
【請求項１３】請求項１２において、前記被変調信号は、さらに丸めビットを有し、前記第１論理回路は前記丸めビットと前記被変調信号の
符号ビットとの排他的論理和をさらに出力し、前記第２論理回路は、前記第１論理回路からの丸めビッ
トと符号ビットとの排他的論理和出力と前記Ａ＝Ｂ出力
との論理積を出力することを特徴とするパルス幅変調回
路。
【請求項１４】ステップ状に順次増加または減少する
ｎビットの信号であって、所定の周波数で繰り返される
信号を当該周波数の逓倍周波数で、順次減少順次増加ま
たは順次増加順次減少を繰り返す基準信号に変換し、被変調信号と、前記基準信号とを比較して、当該比較結
果をパルス幅変調信号として出力することを特徴とする
パルス幅変調方法。
【請求項１５】請求項１４において、前記変換は、Ｃ＝［Ｃ_n-1 ，Ｃ_n-2 ，…，Ｃ₁ ，Ｃ₀ ］
で表されるｎビットの信号を、【数２】で表される基準信号に変換し、さらに、前記Ｑの下位
（ｍ＋１）ビットを任意に反転することを特徴とするパ
ルス幅変調方法。