JPS62166621A - デジタルアナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタルコンピュータなどで処理されたデジタ
ル数値をアナログに変換し、制御を行なったりする為の
改良されたデジタルアナログ変換器に関するものである
。

従来の技術 近年、デジタルのコンピュータやマイクロプロセッサな
どで、数値処理されたデータを用いるデジタル制御が発
達してきた。そこで、デジタルをアナログに変換する為
に様々な形式のデジタルアナログ変換器（以後ＤＡＣと
略称する）が開発されている。この中で比較的簡便なり
ＡＣとしてパルス幅変調器を利用したパルス幅変調型Ｄ
ＡＣという形式が良く用いられる。本発明はこのパルス
幅変調型ＤＡＣ（以後ＰＷＭ型ＤＡＣと略称する）の改
良に関するものであるが、以下、図面を参照しながら、
従来のＰＷＭ型ＤＡＣの例について説明する。

第３　図、第４図は従来のパルス幅変調器を利用したＰ
ＷＭ型ＤＡＣの原理を説明するものである。第３図はこ
のＰＷＭ型ＤＡＣのブロック図の例である。１００は演
算処理された結果のデジタル数値データ入力であり、１
０１はこれを保持するデジタル数値データ保持レジスタ
である。

１０２は保持の為に必要なデジタル数値データ書き込み
用のパルス入力である。１０３は保持されたデジタル数
値データの出力、１０４はデジタルカウンタ、１０５は
このデジタルカウンタの計数のクロ７り入力、１０６は
このデジタルカウンタの数値出力である。１０７はデジ
タル数値データ出力１０３とデジタルカウンタ数値出力
１０６との数値比較をして、例えばデジタル数値データ
の方が大きい時にハイレベル、等しいか小さい時にロー
レベルを出力するようなマグニチュードコンパレークで
ある。１０８はこのマグニチュードコンパレータの出力
であり、これがいわゆるＰＷＭ出力である。１０９はこ
のＰＷＭ出力を平滑するフィルタのコンデンサであり、
１１０は平滑されたアナログ電圧出力である。第φ図は
これらの動作を説明する波形の図である。第チ図（ａｌ
はデジタル数値データ出力１０３とデジタルカウンタ数
値データ出力１０６を較べたものである。（ｂ）はマグ
ニチュードコンパレータ出力（ＰＷＭ出力）１０８と平
滑されたアナログ電圧出力１１０を示す、この図によれ
ばデジタル数値データの値とアナログ電圧の値が比例す
ることが理解される。

発明が解決しようとする問題点 しかしながら、上述のような従来例には幾つかの問題点
が含まれている。そのひとつは、得られるアナログ電圧
出力にリップルが多いということである。このリップル
はモータなどを馬区動するような時、不要輻射電波を発
生したり、駆動トランジスタを発熱させたりする。充分
リップルを取り去るようにすると、アナログ電圧出力の
応答性が悪くなるという問題が発生し、モータなどの制
御には都合が悪くなる。もうひとつの問題は、デジタル
数値データの語長（ビット長）が長くなると、ＰＷＭ出
力の周期（第チ図で示す周期Ｔ）が長くなるため上述の
問題は一層顕著になるということである。その為語長（
ビット長）を長くして分解能をあげることが難しいとい
う問題がある。

本発明はかかる問題点に鑑み、平滑した後のリンプルが
少なく、又、応答性も良く、語長（ビット長）を長くし
て分解能をあげることも容易なパルス幅変調型デジタル
アナログ変換器（ＰＷＭ型ＤＡＣ）を提供するものであ
る。

問題点を解決するための手段 上述のような従来の問題点を解決する為に本発明のデジ
タルアナログ変換器は、２つの入力を持ち、その一方に
デジタル数値データを入れ、残りのもう一方の入力のデ
ータと加算できるようなデジタルの加算器と、この加算
器出力データを上位ピント部分と下位ビット部分の２つ
に分割し、この上位ピント部分の数値データに従ったパ
ルス幅のデユーティを持ったパルス列を出力するような
パルス幅変調器と、前述の下位ビット部分の数値データ
を一時的に保持し前記の加算器の残りのもう一方の入力
に帰還させるような一時保持レジスタとを備えた構成を
持っている。

作用 本発明は上記の構成によってパルス幅変調器に加えられ
るデジタル数値データの語長（ビット長）を上位ビット
だけに短縮することにより、ＰＷＭ出力の周期（第９図
で示す周期Ｔ）を短くすることができる。これによって
前記リンプルの問題。

応答性の問題を解決することができる。さらに、切り捨
てられた形になった下位ビットを始めのデジタル数値デ
ータに累積的に繰り越し加算する構成によって、高い分
解能を同時に得ることが出来る。

実施例 以下本発明の一実施例のパルス幅変調型デジタルアナロ
グ変換器（ＰＷＭ型ＤＡＣ）について、図面を参照しな
がら説明する。第１図は本発明の一実施例におけるＰＷ
Ｍ型ＤＡＣのブロック図を示すものである。第１図にお
いて、１１は演算処理された結果のデジタル数値データ
入力であり、１２はこれを保持するデジタル数値データ
保持レジスタである。１３は保持の為に必要なデジタル
数値データ書き込み用のパルス入力である。１４は保持
されたデジタル数値データの出力であり、１５は加算器
（ふつうバイナリフルアダーを用いる）である。デジタ
ル数値データ出力１４は、この加算器１５の一方の入力
Ａに接続される。１６は加算器１５の加算出力Ａ＋Ｂで
ある。この加算出力Ａ＋Ｂは上位ビット部分１７と下位
ピント部分Ｉ８に分割され、後者は一時保持レジスタ（
ラッチ）１９を経由して前述の加算器１５のもう一方の
入力Ｂに帰還される。２０は一時保持レジスタ（ランチ
）１９の為のラッチパルスである。

２１は上記の上位ピント部分１７の数値データに従って
パルス幅変調されたＰＷＭ出力２２を形成するパルス幅
変調器であり、機能的には第３図。

第千図で説明した従来例と等価なもの（ＰＷＭ型ＤＡＣ
）が採用される。２３はＰＷＭ出力２２を平滑する為の
フィルタのコンデンサであり、２４は平滑されたアナロ
グ電圧出力である。

以上のように構成されたＰＷＭ型ＤＡＣについて以下に
その動作について詳しく説明してゆ（。

まず第１図において、簡単にするために、デジタル数値
データ入力１１の語長（ビット長）が６ビツトであった
とし、加算出力１６の上位ビット部分１７と下位ビット
部分１８がそれぞれ３ビツトに分けられるように構成さ
れていたとする。すると、パルス幅変調器２１は、３ビ
・２トの上位ビット部分１７の数値データに従ってパル
ス幅変調すればよいことになる。３ビツトの数値データ
は８つのクロンクサイクルで変調することができる。

即ち３ビツトの数値データが、２進数で”１０１”（即
ち”５“）であれば、最初の５つのクロックサイクルは
パイレベル、残りの３つのクロックサイクルはローレベ
ルになるというように（ＰＷＭ出力２２）出力する。こ
のＰＷＭ出力は８つのクロックサイクルを１周期として
（これをＰＷＭ周期Ｔとする）何回でも繰り返される。

さて、切り捨てられた３ビツトの下位ビット部分１８は
実際は切り捨てられるのではなく、累積的にデジタル数
値データ出力１４に繰り越し加算されるように構成され
ている。加算器１５と一時保持レジスタ１９は、この繰
り越し加算を実現するために設けられた手段である。一
時保持レジスタ１９のラッチのタイミングを決めるラッ
チパルス１９は上述のＰＷＭ周期Ｔの１周期に１回ずつ
作られる。

理解を容易にするために具体例をあげて説明しよう、今
、６ビノトのデジタル数値データ入力が２進数″０１１
１０１責即ちｌＯ進数で”　２９”）である時、まず最
初のＰＷＭ周期には上位ビット部分”０１１”がパルス
幅変調器２１を通して出力される。この出力は前述のよ
うに最初の３つのクロックサイクルはハイレベル、残り
の５つのクロックサイクルはローレベルになるというよ
うなものである。この時切り捨てられた３ビツトの下位
ビット部分”１０１”は次に繰り越される。即ち、２番
目のＰＷＭ周期には”０１１１０１”と１０１”とが加
算器１５によって加算され（結果は°１０００１０”と
なる）、この上位ビット部分”１００”がパルス幅変調
器２１を通して再び出力される。この繰り返しを整理す
ると以下のような表にまとめることができる。

（以下余白） ここで（）内は上位ピント部分１７の数値データをｌθ
進数で表わしたものである。ここでわかるように９番目
のＰＷＭ周朋周期−タは１番目と同じになる。従って８
つのＰＷＭ周期（８Ｔ）を更に大きな周期として何回も
繰り返すということになる。実はこの大きな周３ｔ１１
は、Ｔが８つのクロックサイクルからできているから、
８Ｘ８＝６４クロツクサイクルからなっている。６ビツ
トのデジタル数値データを表現するのには２の６乗、即
ち６４のステートが必要になるからである。但しこの６
４のクロックサイクルの間に小刻みにパル７！、ｌｔｌ
ｉｍ器２１からハイレベルとローレベルのＰＷＭ出力が
得られている。そして８つのＰＷＭ周期（８Ｔ）のなか
で得られるハイレベルのクロックサイクルの数は、上記
の表にある上位ビット部分１７の数値データを１０ｉ１
！数で表わした（　）内の数を加え合わせてわかるよう
に２９となり、ローレベルのクロックサイクルの数は３
５となる。

第２図（ａｌは上記の具体例及び上記の表に基づく本発
明のＰＷＭ型ＤＡＣの時間的動作、特にそのＰＷＭ出力
２２及びアナログ電圧出力２４を示す図である。第２図
（ｂｌは同一条件下での第１０図のような従来例のＰＷ
Ｍ出力及びアナログ電圧出力を示す図であり、第２図＋
８１と比較するために示した。これから理解できるよう
に６４のクロックサイクルのなかで何れもハイレベルの
クロックサイクルの数は２９であり、ローレベルのクロ
ックサイクルの数は３５である。

以上のように、本実施例によれば、加算器、一時保持し
ジスタ、パルス幅変調器によって、ＰＷＭ出力の周期Ｔ
を短縮することが出来るようになる。その結果、リップ
ルの少ないアナログ電圧出力を得ることが出来るように
なる。同時に高い分解能を得ることができる。

発明の詳細 な説明してきたように本発明は、２つの入力を持ち、そ
の一方にデジタル数値データを入力し、残りのもう一方
の入力のデータと加算できるようなデジタルの加算器と
、この加算器出力データを上位ビット部分と下位ビット
部分の２つに分割し、この上位ビット部分の数値データ
に従ったパルス幅のデユーティを持ったパルス列を出力
するようなパルス幅変調器と、前述の下位ビット部分の
数値データを一時的に保持し前記の加算器の残りのもう
一方の入力に帰還させるような一時保持レジスタとを備
えるという構成を採用し、これによってまず、パルス幅
変調器に加えられるデジタル数値データの語長（ビット
長）を上位ビットだけに短縮し、ＰＷＭ出力の周期（第
子図で示す周期Ｔ）を短くすることを可能にした。これ
によって前記リップルの問題、応答性の問題を解決した
。

即ち、ＰＷＭ出力の周期が短縮されれば、平滑フィルタ
によるアナログ電圧出力のリップルは少なくなり、その
結果、これによってモータなどを駆動するような時でも
、不要輻射電波が少なくなり、駆動トランジスタを発熱
させるようなことは少なくなる。また、アナログ電圧出
力の応答性を阻害することも少なくなるので、モータな
どの制御に好都合である。

また次に、切り捨てられた形になった下位ビットを始め
のデジタル数値データに累積的に繰り越し加算する構成
によって、高い分解能を同時に得ることが出来るという
価れた特長と効果を持っている。

【図面の簡単な説明】

第１図は本発明の一実施例のパルス幅変調型デジタルア
ナログ変換器のブロック図、第２図＋８１はこの時間的
動作を説明する波形図、第２図（ｂｌは第２図＋８１と
比較するために同一条件下での従来例の時間的動作を説
明する波形図、第３　図は従来の型デジタルアナログ変
換器の動作を説明する波形図である。 １１・・・・・・デジタル数値データ入力、１２・・・
・・・デジタル数値データ保持レジスタ、１５・・・・
・・加算器、１９・・・・・・一時保持レジスタ、２１
・・・・・・パルス幅変調器、２４・・・・・・アナロ
グ電圧出力。

Claims (1)

【特許請求の範囲】
1. ２つの入力があり、その一方にデジタル数値データが入
   力され、残りのもう一方の入力との間で加算処理が行な
   われ、その結果を出力するように構成された加算器と、
   この加算器出力データを上位ビット部分と下位ビット部
   分の２つに分割し、この上位ビット部分の数値データに
   従ってパルス幅のデューティを決めるように変調しこの
   パルス列を出力するようなパルス幅変調器と、前記下位
   ビット部分の数値データを一時的に保持し前記加算器の
   残りのもう一方の入力に帰還させるような一時保持レジ
   スタとを備えたことを特徴とするデジタルアナログ変換
   器。