JPS6242620A - Ｐｗｍ型ｄ−ａ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、デジタル信号をアナログ信号て変換するＤ−
Ａ変換回路に関し、特に、ＶＴＲのドラムモータ、キャ
プスタンモータ、あるいはＦ、Ｄ。

Ｄ、（フロッピーディスクドライブ）やＨ、Ｄ　。

Ｄ、（ハードディスクドライブ）のスピンドルモータ等
のデジタルサーボ制御回路に適したＤ−Ａ変換回路に関
する。

（ロ）従来の技術 一般にＤ−Ａ変換回路には、ラダー抵抗回路網を用いた
電流加算型や積分型などのように電流あるいは１圧のア
ナログ信号に直接変換する方式のものと、一定期間内に
発生するパルスの数あるいはパルスの幅に変換するＰＷ
Ｍ（パルス幅変調）方式のものがある。

ところで、デジタルサーボ制御回路のＤ−Ａ変換回路に
は、ＰＷＭ方式が多用されるが、従来のＰＷＭ型Ｄ−Ａ
変換回路は、＠開昭６０−５１０２８号公報に記載され
ている如く構成されている。

即ち、変換すべきデジタルデータがプリセットされるレ
ジスタと、クロックパルスを計数してＰＷＭ変調周期を
作成するカウンタと、ＰＷＭ変調周期の初期にリセット
又はセ・／トされ、プリセットされたデジタルデータで
決定される時間後セット又はリセットされるフリップ７
０ツブとから構成され、フリップフロッグの出力のデユ
ーティを変化させることによりＰＷＭ変調出力を得てい
た。

Ｈ発明が解決しようとする問題点 １、かじながら、デジタルサーボ制御回路の精度を上げ
応答速度を高めるためＫは、サーボ系の誤差検出回路の
データビット数を増し、ＰＷＭ変調の周波数を上げる必
要があるが、データのビット数を増すと、ＰＷＭ変調周
期を作成するカウンタで計数するクロックパルス数が増
すため周波数が低下することになる。また、周波数が低
下するとＰＷＭ変調出力を積分して直流電圧を得る積分
回路の時定数ｔ・大きくする必要があり、応答速度が遅
（なる。更に、ＰＷＭＷＤ−、Ａ変換回路を集積回路化
した場合には、クロックパルスの周波数を高くするのＫ
も限界があり、応答速度を速くできないという問題があ
った。

に）問題点が解決するための手段 本発明は、上述した点に鑑みて為されたものであり、ｎ
ビットのデジタルデータをアナログ信号に変換するＰＷ
Ｍ型Ｄ−Ａ変換回路に於いて、基準クロックパルスに基
いて上位ｍビットのデジタルデータのＰＷ　Ｍ変調周期
を作成する第１の変調周期発生回路と、上ｔｎｍビット
のデジタルデータに基いてそのＰＷＭ変調周期内にパル
ス幅変調を行う第１の変調回路と、前記第１の変調周期
発生回路から、その変調周期で出力されるパルスに基い
て下位（ｎ−ｍ）ビットのＰＷＭ変調周期を作成する第
２の変調周期発生回路と、下位（ｎ−ｍ）ビットのデジ
タルデータに基いて下位（ｎ　−ｍ　）ビットのＩ’　
Ｗ’　Ｍ変調周期内にパルス幅変調を行う第２の変調回
路と、前記第１の変調周期発生回路からその変調周期で
出力される基準クロックパルスの周期と等しい第１のパ
ルス及び基準クロックパルスの周期の２倍と等しい第２
のパルスを入力し、前記第２の変調回路の変調出力でい
ずれか一方を選択出力する切替え回路とを備え、切替え
回路の出力により前記第１の変調回路の変調期間を増減
するものであり、ｎビットのデジタルデータは、上位ｍ
ビットと下位（ｎ−ｍ）ビットに分割され、上位ｍビッ
トのＰＷＭ変調周期の集合でＤ−Ａ変換されるものであ
る。

（ホ）　作用 上述の手段によれば、第１の変調周期発生回路は基準ク
ロックパルスを計数して、ｎビットデジタルデータの上
位ｍビットに相当する期間のＰＷＭ変調周期を作成する
と共Ｋ、その周期毎九基準クロックパルスの周期と等し
い第１のパルスト基準クロックパルスの周期の２倍と等
しい第２のパルスとを発生する。第２の変調周期発生回
路は第１の変調周期発生回路からその変調周期で出力さ
れるパルスを計数して（ｎ−ｍ）ビットのデジタルデー
タに相当する期間のＰＷＭ変調周期を作成し、第２の変
調回路は、第２の変調周期発生回路で作成される変調周
期内に下位（ｎ−ｍ）ビットのデジタルデータて基いた
期間第１の変調周期発生回路からのパルスを計数し変調
する期間を作成する。従って、下位（ｎ−ｍ）ビットの
変、偏周期には上位ｍビットに相当する変調周期が２ｎ
−１個含まれる。また、第２の変調回路の変調出力が非
変調期間では第２のパルスが切替え回路によって選択出
力され、変調期間では第１のパルスが切替え回路から選
択出力される。第１あるいは第２のパルスが切替えられ
ると第１の変調回路は上位ｍビットのデジタルデータの
計数を開始し変調周期のうち、上位ｍビットのデジタル
データに基く計数中を非変調期間とし、残りの期間を変
Ａ期間として出力するが、第１のパルスと第２のパルス
では基準クロックパルス−周期分の差があるため、第１
のパルスが出力された場合には変調期間は上位ｍビット
のデジタルデータで計数される期間より基準クロックパ
ルス−周期分長くなる。従って、第２の変調回路から出
力される変調出力の非変調期間に含まれる上位ｍビット
の変調周期内の変調期間より変調期間に含まれる上位ｍ
ビットの変調周期内の変調期間は、各々基準クロックパ
ルス１周期公使くなるので、第１の変調回路から出力さ
れる変調出力は、ｍビットの変、渭周期でありながらｎ
ビットのＰＷＭ変調出力となる。

（へ）実施例 第１図は本発明の実施例を示すブｒＪ−）り図であり、
（１１は第１の変調周期発生回路、（２）は第１の変調
回路、（３）は第２の−Ｒ調周期発生回路、（４）は第
２の変調回路、（５）は切替え回路、（６）は積分回路
であり、１１ビツトのデジタルデータをＰＷＭ変調する
Ｄ−Ａ変換回路でちる。第１の変調周期発生回路（１）
は、基準クロフクパルスＣＬＫがＡＮＤゲート（６）を
介して印加される８ビツトのカウンタ（力と、カウンタ
（７）の出力信号ＲＥＦＩ及び基準クロックパルスＣＬ
　Ｋが印加されたタイミング発生回路（８）とから構成
される。信号ＲＥＦＩはカウンタ（７）の計数値がＯ〜
２７−１のとき”１″となり、２７〜２８−１のとき０
”となる信号であり、信号ＲＥＦＩが０″から１１″に
なるとタイミング発生回路（８）は、基準クロックパル
スＣＬＫの１周期遅れて、基準クロックパルスＣＬ　Ｋ
の１周期と等しいパルス幅のパルスＰＥＳ　１と基準ク
ロックパルスＣＬＫの２周期と等しいパルス幅のパルス
ＰＥ５２とを出力する。パルスＰＥ５Ｉ及びＰＥ５２は
、切替え回路（５）に印加され、また、パルスＰＥ５２
は第１の変調回路（２）　Ｋ印加されると共Ｋ、反転さ
れてＡＮＤゲーＨ６１１Ｃ印加される。従って、信号Ｒ
ＥＦＩが１″となったときＫはパルスＰＥ５２により基
準クロックパルスＣＬＫが１クロフク分ＡＮＤゲート（
６）で遮断されるため、カウンタ（７）が１順する期間
、即ち、１１ビツトのデジタルデータの上位８ビツトの
ＰＷＭ変調周期は、基準クロックパルスＣＬＫの２８＋
２個分の期間となる。

第１の変調回路（２）は、１１ビツトのデジタルデータ
の上位８ビツトがプリセントされるカウンタ（９）と、
カウンタ（９）の内容が２８−１からＯＫなったことを
検出する検出回路（ＩＩと、パルスＰＥＳ　２がリセッ
ト端子Ｒに印加され検出回路ααの検出出力がセット端
子Ｓに印加されたＲ−５ＦＦαυとから構成され、Ｒ−
８ＦＦＱυの出力Ｑが１１ビツトデジタルデータのＰＷ
Ｍ変調出力として積分回路（６）Ｋ印加される。カウン
タ（９）は、８ビツトのプリセッタブルカウンタであり
、端子ＰＥＫ印加される切替え回路（５）の出力ＰＥＳ
の立ち上がりによって上位８ビツトのデジタルデータを
取り込み、出力ＰＥＳの立ち下がりによって基準クロッ
クパルスＣＬＫの計数を開始する。従って、Ｒ−８ＦＦ
αυがカウンタ（９）の計数終了時にセットされてから
信号ＰＥＳ　２が出力されてリセットされるまでの期間
が、上位８ビツトの変調期間となる。

また、第２の変調周期発生回路（３）は、カウンタ（７
）の出力ＲＥＦ　１を計数する３ビツトのカウンタＯ２
と、カウンタ０ｚの出力ＲＥＦ２及び基準クロ１クパル
スＣＬＫが印加されたタイミング発生回路（１３とから
構成され、下位３ビツトのＰＷＭ変調周期を発生する。

カウンタａ２は、カウンタ（７）の出力ＲＥＦ１の立ち
下、かりで動作し、計数値が０〜３のときは信号ＲＥＦ
２をＯ″とし、計数値が３〜７のときは信号ＲＥＦ２を
１”とする。タイミング発生回路（１３は、信号ＲＥＦ
２が立ち上がったとき、基準クロ１クパルスＣＬＫの１
闇期遅れて、基準クロックパルスＣＬＫの周期と等しい
パルスＰＥ５３を出力する。従って、下位３ビツトのＰ
ＷＭ／ｆｆｉ調周期内には、８ビツトデジタルデータの
ＰＷＭ変調周期が８周期含まれることになる。

第２の変調回路（４）は、１１ビツトのデジタルデータ
の下位３ビツトがプリセットされるカウンタ圓と、カウ
ンタａ４の計数値が、７からＯになったことを検出する
検出回路α５と、信号ＰＥ５３がリセット端子Ｒに印加
され検出回路α５の検出出力がセット端子Ｓに印加され
たＲ−８ＦＦＱ［ｆｌとから構成される。カウンタＩは
３ビツトのプリセッタブルカウンタであり、端子ＰＥに
印加された信号ＰＥ５３の立ち上がりによって下位３ビ
ツトのデジタルデータな取り込み、信号ＰＥ５３の立ち
下がりによってカウンタ（７）の出力ＲＥＦＩを計数す
る。

Ｒ−８ＦＦ（１６）はカウンタＱ４１の計数値が７から
ＯＫなったとき検出回路０５からの検出出力によってセ
ットされ、信号ＰＥＳ　３が出力されたときリセットさ
れる。即ち、カウンタＩがプリセットされた値からＯに
なるまでの計数期間が非変調期間となり、Ｒ−８ＦＦＱ
６）がセットされている期間が変調期間となる。

Ｒ−８ＦＦ（１６１の出力ＰＷＭ２は下位３ビツトの変
調出力となり、切替え回路（５）Ｋ印加され、パルスＰ
ＥＳ　１とＰＥ５２とを切替え制御する。即ち、変調出
力ＰＷＭ２がＯＮの非変調状態ではパルスＰＥ５２が出
力され、′１″の変調状態ではパルスＰＥＳ　１が出力
される。

次に第２図を参照して第１図に示された実施例の動作を
説明する。基準クロックパルスＣＬＫを計数するカウン
タ（７）が２’−ＩＫなると信号ＲＥＦ１が１″となり
、タイミング発生回路（８）から基準クロックパルスＣ
Ｌ　Ｋの一周期遅れて、基準クロックパルスＣＬＫ、の
−周期の間″１ｎとなるパルスＰＥＳ　１と基準クロッ
クパルスＣＬＫの２周期の間“１″となるパルスＰＥ５
２が出力される。ここで、第２の変調回路（４）の変調
出力Ｐ、ＷＭ２が０″である場合、切替え回路（５）は
パルスＰＥ５２を第２図の実線で示される如＜ＰＥＳと
してカウンタ（９）に出力する。一方、変調出力ＰＷＭ
２が１１”である場合には切替え回路（５）は、第２図
に破線で示される如くパルスＰＥＳ　１をＰＥＳとして
カウンタ（９）に出力する。すると、カウンタ（９）は
パルスＰＥ５Ｋよって上位８ビツトのデジタルデータ例
えばＡを取り込み、パルスＰＥＳが立ち下がった後、次
の基準クロックパルスＣＬＫの立ち下がりから計数を開
始する。このとき、パルスＰＥＳがパルスＰＥＳ　１の
場合のカウンタ（９）の計数開始時点は、第２図に破線
で示される如く、パルスＰ　Ｅ　Ｓ　２の場合の計数開
始時点より、基準クロックパルスＣＬＫの一周期分早く
計数されることになる。

一方、パルスＰＥＳ　２の発生により、Ｒ−８ＦＦ（１
１１はリセットされ変調出力ＰＷＭＩは０”となる。更
に、パルスＰＥ５２はＡＮＤゲート（６）により、基準
クロックパルスＣＬＫを２個分遮断するため、カウンタ
（７）は２７＋１の計数値のまま、−七の期間計数が停
止される。よって、カウンタ（７）が−順する期間は、
基準クロックパルスＣＬＫの２８＋２個分の期間となり
、これが上位８ビツトの変調周期となる。また、カウン
タ（力の計数が進み計数値が２ｓ−１からＯとなると信
号ＲＥＦＩは０”となり、この立ち下がりにより、第２
の変調周期発生回路（３）のカウンタ０ｚ及び第２の変
調回路（４）のカウンタＵの計数が進む。

更に、上位８ビツトのデジタルデータＡの計数をしてい
るカウンタ（９）の計数値が２８−１からＯとなると、
検出回路θ０）の出力５ＥＴＩが基準クロックＣＬＫの
１周期分″１”となる。この信号５ＥＴＩによりＲ−８
ＦＦ（ｉｌｌはセクトされ、変調出力ＰＷＭＩは１”と
なる。従って、Ｒ−８ＦＦαυがリセットされている期
間は、基準クロックパルスＣＬＫ２’　＋２−Ａ個分の
期間となり、この期間が上位８ビツトデータＡの非変調
期間となる。

そして、カウンタ（７）の計数値が２７−１となると、
信号ＲＥＦＩが１″となり、更に、基準クロックパルス
ＣＬＫの１周期分遅れてＰＥ５２が”１”となるため、
信号ＰＥ８２によりＲ−８ＦＦ（Ｉυがリセットされる
。従って、Ｒ−８ＦＦ（ＩＩ）がセットされている期間
は、変調周期から非変調期間を引いた残りの期間、即ち
、基準クロックパルスＣＬＫのＡ個分となり、この期間
が上位８ビツトのデジタルデータＡの変調期間となる。

ところで、信号ＰＥＳがＰＥ５１である場合には、カウ
ンタ（９）にプリセットされた上位８ビツトのデジタル
データＡの計数開始が、基準クロックパルスＣＬＫの一
周期分早くなるため、変調期間はデータＡ自体の変調期
間より基準クロックパルスＣＬＫの一周期分長くなる。

一方、第２の変調周期発生回路（３）のカウンタＵは信
号ＲＥＦＩを計数するため、その変調周期内には上位８
ビツトのデジタルデータの変調周期が８個含まれる。第
２図の如く、カウンタ０２の計数値が３から４になると
信号ＲＥＦ２は′１″となリ、また計数値が７からＯに
なると１３号ＲＥＦ２は０“となる。そこで、信号ＲＥ
上′２ｂげ１′となるとタイミング発生回路Ｕは基準ク
ロックパルスＣＬＫの一周期分遅れてその一周期と等し
いパルス幡のパルスＰＥ５３を出力する。パルスＰＥ５
３の発生により、カウンタα弔は下位３ビツトのデジタ
ルデータＢを取り込み、次の信号ＲＥＦ１の立ち下がり
から計数を開始する。また、信号ＰＥＳ　３はＲ−３Ｆ
Ｆ（ＩＦＦをリセットし、変調出力ＰＷＭ２を１０″と
する。カウンタ（１４１の計数が進み、その計数値が７
からＯとなると検出回路α９の検出出力が発生しＲ−８
ＦＦ（１ｆ１９をリセット（１、変調出力ＰＷＭ２を１
”とする。更に、カウンタＯ２の計数が３から４となっ
たとき信号ＲＥＦ２が出力され、信号ＰＥ５３が出力さ
れるとＲ−Ｓ　Ｆ’Ｆ（１６）は再びリセットされろ。

即ち、カウンタＱ４１が上位３ビツトのデジタルデータ
Ｂを計数している期間は非変調期間であり、変調周期の
残り・つ期間が変調期間となる。従って、変調出力ＰＷ
Ｍ２が”１ｎであるときては第１の変調回路（２）から
出力される変調出力ＰＷ〜１１は前述した如く、その・
費１Ａ６１期内に基準クロツクパルスＣＬＫの一周期分
が加算されるため、変調出力ＰＷＭ２の変調期間内に含
まれる上位８ビツトの変調周期の各々には、デジタルデ
ータＡの変調期間の他に基準カウンタ・〈ルスＣＬＫの
一周期が加算されることになり、下位３ビツトのＰＷＭ
変調が実現される。

ところで、下位３ビツトのデジタルデータがＯの場合に
は、信号ＲＥＦ２の立ち上がり時点でカウンタ０４１の
計数値が７からＯに変化するｔ−め検出回路（１５１が
これを検出するが、直後に信号ＰＥＳ　３が検出回路α
５のリセット人力Ｒに印加されるので、検出回路０５の
検出出力は発生されない。従つ７−２Ｊ、ｉ、−Ｓ　Ｆ
　Ｆ　Ｑ６）はリセットされたままどなる。

、′、のように、１１ビツトのデジタルデータのＬ位８
ビットのデータのＰＷＭ変調周期を下位３ビツトに相当
する８周期繰り返えし、その８周期の繰り返えしの中で
、下位３ビツトのデジタルデータの数値の周期内圧釜々
、基準クロックパルスＣＬ　Ｋの一周期分の変調期間を
加ｉすることで、下位３ビア）のデジタルデータのＰＷ
Ｍ変調が為されるため、８ピツトのデジタルデータの変
調周期と略同じ周期の変調出力ＰＷＭＩとなる。従って
、変調出力ＰＷＭＩを直流に変換する積分回路（６）を
構成する時定数を小さくすることができ、また、積分回
路（６）の直流電圧出力のリップルを減少できる。

（ト）発明の効果 上述の如く本発明てよれば、データビット数を多くして
精度を高めると共に基準クロックパルスの周波数を高め
ることが可能となり、デジタルサーボ制御に用いられる
ＰＷＭ型Ｄ−Ａ変換回路の精度及び応答速度が高（なる
利点を有する。更に、積分回路の時定数を小さくできる
ため使用するコンデンサを小型にできると共にリップル
を減少できる効果を有する。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示された実施例の動作を示すタイミング図である
。 主な図番の説明 （１）・・・第１の変調周期発生回路、　（２）・・・
第１の変調回路、　（３）・・・第２の変調周期発生回
路、　（４）・・・第２の変調回路、　（５）・・・切
替え回路、　（６）・・・積分回路。

Claims (1)

【特許請求の範囲】
1. １、ｎビットのデジタルデータをアナログ信号に変換す
   るＰＷＭ型Ｄ−Ａ変換回路に於いて、基準クロックパル
   スに基いて上位ｍビットのデジタルデータのＰＷＭ変調
   周期を作成する第１の変調周期発生回路と、前記上位ｍ
   ビットのデジタルデータに基いて前記ＰＷＭ変調周期内
   にパルス幅変調を行う第１の変調回路と、前記第１の変
   調周期発生回路から、その変調周期で出力されるパルス
   に基いて下位（ｎ−ｍ）ビットのＰＷＭ変調周期を作成
   する第２の変調周期発生回路と、前記下位（ｎ−ｍ）ビ
   ットのデジタルデータに基いて前記下位（ｎ−ｍ）ビッ
   トのＰＷＭ変調周期内にパルス幅変調を行う第２の変調
   回路と、前記第１の変調周期発生回路からその変調周期
   で出力される基準クロックパルスの周期と等しい第１の
   パルス及び基準クロックパルスの周期の２倍と等しい第
   ２のパルスを入力し、前記第２の変調回路の変調出力で
   いずれか一方を選択する切替え回路とを備え、該切替え
   回路の出力により前記第１の変調回路の変調期間を増減
   することを特徴とするＰＷＭ型Ｄ−Ａ変換回路。