JPS5815979B2 - アナログ・デイジタル変換器 - Google Patents

Description

【発明の詳細な説明】 本発明は、パルス幅変調方式のアナログ・ディジタル変
換器に関する。

一般にパルス幅変調方式のアナログ・ディジタル変換器
では、パルス幅信号をフィルタ回路でアナログ値に変換
してアナログ入力信号と比較し、両者が等しくなるよう
にパルス幅信号を制御している。

このためフィルタ回路の時定数をパルス幅）信号の周期
の３〜４倍と大きくしてパルス幅信号をリップル分の小
さいアナログ値に変換しなければならず、変換時間が非
常に長くなる欠点がある。

このような欠点を除去するために、時定数の小さなフィ
ルタ回路を用い、パルス幅信号をリップ１ル分の大きな
アナログ値に変換して比較器でアナログ入力信号と比較
し、比較器出力のデユティレシオが５０９６になるよう
にパルス幅信号を制御することによって、変換時間の短
いパルス幅変調方式のアナログ・ディレタル変換器を先
に特願昭ン５２−９７００１号として出願した。

本発明は、この出願の改良に関するもので、特にステッ
プ入力に対して変換時間の短いパルス幅変調方式のアナ
ログ・ディジタル変換器を提供するにある。

１ 第１図は本発明変換器の一実施例を示すブロック線
図である。

図において、１はアナログ入力信号Ｅｉが加わる入力端
子、２はディジタル出力信号Ｄｏが生ずる出力端子、３
はアナログ比較器で、入力信号Ｅｉと帰還信号Ｅｆとを
比較し、その出シカａはＥ ｉ ＞ Ｅ ｆのときＨ“
レベルになり、Ｅｉ＜Ｅｆになると″Ｌ ｕレベルに反
転する。

４は誤差検出部で、ＥｉとＥｆの差をパルス数の形で検
出するものである。

誤差検出部４としては、比較器出力ａが“Ｈ′ルベルの
ときクロックパル１スＣＰを加算し ｎ Ｌ ９ルベル
のとき減算するＩＯビットの可逆カウンタが用いられる
。

５はスケーラ部で、誤差検出部出力すに係数ｋを乗する
ものである。

スケーラ部５としては誤差検出部出力すに相当する数の
クロックパルスを分局比Ｋに応じて分局する分周器が好
適である。

６は可逆カウンタで、スケーラ部５からのパルス出力Ｃ
を計数する。

７はパルス幅信号発生部で、可逆カウンタ６の計数値ｄ
をパルス幅信号ｆに変換するものである。

パルス幅信号発生部７はクロックパルスＣＰを計数する
１０ビツトのカウンタ７１と、可逆カウンタ６の計数値
ｄとカウンタ７１の計数値ｅとを比較するディジタル比
較器７２とからなっている。

ディジタル比較器７２の出力ｆは、カウンタ７１が計数
を開始すると゛Ｈ″レベルになり、カウンタ７１の計数
値ｅが可逆カウンタ６の計数値ｄを越えるとＬ １ルベ
ルに反転する。

°“Ｌ ｌ＋レベルの状態はカウンタ７１が１０００パ
ルス計数してリセットするまで続く。

したがって出力ｆは、パルス幅ｔが可逆カウンタ６の計
数値ｄとクロックパルスＣＰの積で決るパルス幅信号ト
ｔ！ ６゜なおパルス幅信号ｆの周期Ｔは、カウンタ７
１のビット数で決り、本実施例では１０００カウントで
一定である。

８はサンプリングパルスＳＰが加わる端子である。

サンプリングパルスＳＰの周期はパルス幅信号の周期よ
り充分長く選ばれている。

９はフリップフロップで、サンプリング繋ルスＳＰが加
わるとセットされ、その後アナログ比較器３の出力ａが
反転するとリセットされるものである。

フリップフロップ９はセットされると、その出力Ｑでア
ナログ比較器出力ａが加えられているゲー１−Ｇ１をア
クティブにするとともに、スケーラ部５の係数を１にす
る。

またリセットされると、その出力Ｑでパルス幅信号ｆが
加えられているゲートＧ２とクロックパルスＣＰが加え
られているゲートＧ３をアクティブにする。

１０はアナログ比較器３の出力ａの変化を検出する回路
で、微分回路等からなっている。

１１はスイッチ回路で、ゲ−）Ｇ 、Ｇおよびオアゲ
ートＧ４を介して加え２ られるアナログ比較器３の出力ａまたはパルス幅信号ｆ
によって駆動され、基準電圧Ｅｒをオンオフするもので
ある。

１２はフィルタ回路で、コンデンサＣと抵抗Ｒからなり
、スイッチ１１でオンオフされた電圧を平滑してアナロ
グ比較器３に帰還信号Ｅｆとして加えるものである。

フィルタ回路１２の時定数はパルス幅信号ｆの周期Ｔに
対して比較的近い値に選ばれている。

このように構成した本発明の動作を以下に説明する。

まずサンプリングパルスＳＰが加わるとフリップフロッ
プ９がセットされ、ゲートＧ１がアクティブになり、Ｇ
２ ＋Ｇ３は閉じられる。

その結果スイッチ１１はアナログ比較器３の出力ａのレ
ベルに応じて、オンまたはオフに固定される。

いまＥｉ＞Ｅｆであると、出力ａは゛Ｈ″レベルで、ス
イッチ１１はオンとなる。

この状態は帰還信号Ｅｆが直線的に上昇し、ＥｉくＥｆ
になり出力出力、 ｎ Ｌ ｎレベルに反転するまで続
く。

逆に最初Ｅｉ＞Ｅｒで出力ａが゛Ｌ′ルベルのときは、
出力ａが゛Ｈ″レベルに反転するまでスイッチ１１をオ
フにし続ける。

このときスケーラ部５の係数が１であるので、可逆カウ
ンタ６は比較器出力ａが反転するまでの時間を計数する
。

そして比較器３の出力ａが反転すると、フリップフロッ
プ９はリセットされ、ゲートＧ２．Ｇ３をアクティブに
し、ゲートＧ１を閉じる。

その結果スイッチ回路１１はオンかオフの固定モードか
ら、パルス幅信号ｆで１駆動されるオンオフの動作モー
ドに切換わる。

モード切換時のパルス幅信号ｆのパルスＩＩＩＭ ｔ
ｏ ハ、ステップ入力が加わる前のパルス幅をｔｓとす
れば次式で与えられる。

ｔｏ二ｔｓ＋ｄ （１） パルス幅信号ｆ（第３図イ参照）によってスイッチ回路
１１を駆動し基準電圧”Ｅｒｒをオンオフすると、フィ
ルタ回路１２の時定数がパルス幅信号の周期Ｔに対して
比較的近い値に選ばれているため、帰還電圧Ｅｆは第３
図岨こ示すように大きなリップル分をもっている。

このリップル分の大きな電圧Ｅｆがアナログ比較器３に
加わり、入力信号Ｅ＋と比較される。

よって比較器出力ａは第３図ハに示す如くなり、誤差検
出部４は比較器出力ａのレベルに応じてクロックパルス
ＣＰを加算または減算する。

したがって、−周期の終シの誤差検出部４の出力６はＥ
ｉとＥｆの差に比例したパルス数となる。

この誤差検出部４の検出値すが各周期の終りの Ｔ時間
内にスケーラ部５を介して可逆カウンタ６に与えられ、
可逆カウンタ６の計数値ｄを修正する。

ここで、周期Ｔに比べて Ｔを充分に小さくすれば系に
与える影響は無視できる。

このようにして、パルス幅信号発生部Ｉ→スイッチ回路
１１→フィルタ回路１２→アナログ比較器３→誤差検出
部４→スケーラ部５→可逆カウツク６→パルス幅信号発
生部７からなるループは、一周期毎にパルス幅ｔの大き
さを変えながら発振を持続する。

ある周期のパルス幅ｔｎは、前の周期のパルス幅をｔｎ
−１とすると、 ｔｎ ＝ ｔｎ−１＋ −ｂ （２）で決定
される。

そして最終的には一周期の終りにおける誤差検出部４の
検出値すが零すなわちアナログ比較器３の出力ａのデユ
ティレシオ見（ただＬｔａはａが゛Ｈパレベルになって
いる時間）が５０係になると、次の周期でパルス幅ｔが
変化しなくなり安定する。

入力信号Ｅ＋がステップ状に変化したとき、パルス幅ｔ
が変化する様子を表わしたものが第３図の実線で、点線
は従来方式の応答を示すものである。

このように一定周期のサンプリングパルスＳＰに同期さ
せ、ＳＰが加わる毎に比較器出力ａのレベルに応じてス
イッチ回路１１をオンまたはオフに固定しているので、
ステップ入力に対する追従速度を早くできる。

そして、−周期の終りにおける誤差検出部４の検出値が
零である安定状態では、入力信号Ｅｉと帰還信号Ｅｆと
がつり合っており、パルス幅ｔすなわち可逆カウンタ６
の計数値ｄは入力信号Ｅｉに比例している。

したがって、可逆カウンタ６の計数値ｄを出力端子２に
取り出せば、アナログ入力信号Ｅｉに比例したディジク
ル信号Ｄｏを得ることができる。

なお可逆カウンタ６の計数値ｄと誤差検出部４の検出値
すとをディジクル演算し、ディジクル信号り。

を（ｄ±ｂ）の形で出力端子２に取り出せば、先願同様
分解能を上げることができる。

なお、最近のディジタル回路技術の進歩によって、■チ
ップマイクロコンピュータ等のプロセッサが容易に入手
できるので、誤差検出部４、スケーラ部５、可逆カウン
タ６、パルス幅信号発生部７、フリップフロップ９およ
びゲート０１〜Ｇ４等からなる第１図の鎖線で囲ったデ
ィジクル制御部をプロセッサで置き換えることができる
。

この場合はサンプリングパルスＳＰもプロセッサで発生
でき、またディジタル信号Ｄｏに開平、乗算等の演算処
理を施して出力端子２に取り出すことができる利点があ
る。

なおこれらの演算に要する時間は数ｍｓと極めて短時間
であるので問題にはならない。

以上説明したように本発明においては、時定数の小さな
フィルタ回路を用い、パルス幅信号をリップル分の大き
なアナログ値に変換して比較器でアナログ入力信号と比
較し、比較器出力のデユティレシオが５０係になるよう
にパルス幅信号を制御するものにおいて、パルス幅信号
の周期より充分も長い周期のサンプリングパルスに同期
し、サンプリングパルスが加わる毎に比較器出力のレベ
ルに応じてスイッチ回路をオンまたはオフに固定するよ
うにしているので、ステップ入力に対する変換時間の短
いパルス幅変調方式のアナログ・ディジタル変換器が得
られる。

【図面の簡単な説明】

第１図は本発明変換器の一実施例を示すブロック線図、
第２図および第３図はその動作説明図である。 ３・・・・・・アナログ比較器、４・・・・・・誤差検
出部、５・・・・・・スケーラ部、６・・・・・・可逆
カウンタ、７・・・・・・パルス幅信号発生部、９・・
・・・・フリップフロップ、１１・・・・・・スイッチ
回路、１２・・・・・・フィルタ回路、ＳＰ・・・・・
・サンプリングパルス、ＣＰ・・・・・・り田ツクパル
ス。

Claims (1)

【特許請求の範囲】
1. １ アナログ入力信号とアナログ帰還信号とを比較する
   アナログ比較器と、このアナログ比較器の出力に応じて
   前記入力信号が前記帰還信号よシ大きくなっている期間
   と前記入力信号が前記帰還信号より小さくなっている期
   間の差をパルス数で検出する誤差検出部と、この誤差検
   出部の出力に係数を乗するスケーラ部と、このスケーラ
   部の出力を計数する可逆カウンタと、この可逆カウンタ
   の計数値をパルス幅信号に変換するパルス幅信号発生部
   と、このパルス幅信号によって駆動され基準電圧をオン
   オフするスイッチ回路と、このスイッチ回路によりオン
   オフされた電圧をリップル分の大きなアナログ値に変換
   するフィルタ回路と、このリップル分の大きなアナログ
   値を前記帰還信号として前記アナログ比較器に加える手
   段を具備し、前記アナログ比較器出力のデユティレシオ
   が５０係になるようにパルス幅信号を制御するようにし
   たパルス幅変調方式のアナログ・ディジタル変換器にお
   いて、前記スイッチ回路をサンプリングパルスが加わっ
   てからアナログ比較器の出力が反転するまでの間アナロ
   グ比較器出力の極性に応じて前記スイッチ回路をオンま
   たはオフに固定する手段を設けたことを特徴とするアナ
   ログ・ディジタル変換器。