JPH0541668A - アナログデジタル変換器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、短い周期で高速変換を必要とする
ときにもデジタル量の分解能を確保でき、しかも安価に
実現できるアナログデジタル変換器を提供することを目
的とする。 【構成】 デジタルアナログ変換器の出力信号とアナロ
グ入力信号との差信号を出力する減算器と、前記減算器
の出力を増幅する増幅器と、前記増幅器の出力の正負極
性を判別し、極性に応じて異なるレベル信号を出力する
比較器と、前記比較器の出力レベルに応じてアップ・ダ
ウンが切替わり、入力されるクロックタイミング毎にカ
ウント動作し、その出力がが前記デジタルアナログ変換
器に与えられるアップ・ダウンカウンタと、前記アップ
・ダウンカウンタの出力をクロック入力タイミング毎に
積算するデジタル積算器とから構成されることを特徴と
するアナログデジタル変換器。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ信号をデジタル
信号に変換するアナログデジタル変換器に係り、特にア
ナログ信号の所定時間毎の平均値に比例したデジタル量
に変換するアナログデジタル変換器に関する。

【０００２】

【従来の技術】各種制御装置がデジタル化・ソフトウェ
ア化されるに伴ないアナログ検出信号をデジタル変換す
るためのアナログデジタル変換（以下Ａ／Ｄ変換と記
す）器の重要性が大きくなっている。

【０００３】Ａ／Ｄ変換結果をフィ―ドバック量として
用いて制御するもののなかには検出精度を上げるため
に、検出時点間（サンプリング周期間）の平均値を要求
されるものが多い。例えばトランジスタやサイリスタ素
子で構成され、素子のオンオフ制御によって負荷への電
力供給量を制御する電力変換装置等においては、負荷へ
の供給電流は素子のオンオフに応じて脈動する。このよ
うに脈動成分を持つ電流をデジタル変換して精度良く制
御するためには、制御周期に一度だけＡ／Ｄ変換するの
では不十分であり、制御周期の電流平均値をデジタル変
換することが必要になる。

【０００４】現在使用されているアナログ信号の平均値
をデジタル変換する回路例を図４に示す。（例えば、Ｄ
ａｖｉｄ Ｆ．Ｈｏｅｓｃｈｅｌｅ，Ｊｒ「Ａｎａｌｏ
ｇ―ｔｏ―Ｄｉｇｉｔａｌ／Ｄｉｇｉｔａｌ―ｔｏ―Ａ
ｎａｌｏｇ Ｃｏｎｖｅｒｓｉｏｎ Ｔｅｃｈｎｉｑｕ
ｅｓ」Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，Ｉｎｃ．
Ｐ３５６〜３５７）

【０００５】図４において、８はアナログ入力信号Ｖｉ
の電圧値に比例した周波数のパルス列を出力する電圧／
周波数（Ｖ／Ｆ）変換器、９は前記Ｖ／Ｆ変換器８のパ
ルス出力Ｐｆをカウントするカウンタである。このカウ
ンタ９のカウント値Ｄ0 を一定周期で読み取り、前回の
カウント値との差をデジタル量として使用するものであ
る。

【０００６】カウンタ９は積分動作をするものであるか
ら、一定周期のカウント量は入力アナログ信号Ｖｉの周
期間における時間平均値に比例する。この構成によって
アナログ信号が脈動成分を含む場合も精度良く連続的に
デジタル変換でき、多く使われている。

【０００７】

【発明が解決しようとする課題】図４のデジタル変換方
式は精度良く優れているが、精度と共にデジタル変換技
術で重要な要素であるデジタル量の分解能の点で問題と
なることがある。

【０００８】アナログ入力信号が最大値のときに得られ
るデジタル量の最大値がいくつであるかで分解能が決ま
り、この分解能が小さいとデジテル量の丸め誤差が大き
くなり、きめ細かな制御には使用できなくなる。

【０００９】図４の構成で分解能を決める要素はＶ／Ｆ
変換器８の最大パルス列周波数Ｆｍと、カウンタ９の読
み取り周期であるデジタル変換周期Ｔｓであり、最大パ
ルス列周波数Ｆｍと変換周期Ｔｓの積として分解能が定
まる。したがって、変換周期が長くても良い用途では十
分な分解能を得ることができるが、高速処理をするため
に変換周期が短い用途で分解能が問題になる。Ｖ／Ｆ変
換器８の最大パルス列周波数が高ければ問題ないが、現
在市販されているＶ／Ｆ変換器８の最大周波数は２ＭＨ
Z 程度である。デジタル変換周期が１００μｓのとき
に、最大２ＭＨZのＶ／Ｆ変換器を用いた場合の分解能
は２００しか得られない。

【００１０】このように高速変換時にデジタル量の分解
能が低くなることが図４の構成の欠点である。又、最大
周波数が高くなるる程Ｖ／Ｆ変換器は高価になり、装置
が高価になることも図４の欠点である。

【００１１】従って、本発明は、前記の欠点を除去する
ためになされたもので、短い周期で高速変換を必要とす
るときにもデジタル量の分解能を確保でき、しかも安価
に実現できるＡ／Ｄ変換器を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】本発明は上記目的を達成
するために、アップとダウン方向とにカウント方向を制
御でき、クロック入力毎にカウント動作をするアップ・
ダウンカウンタ４と、そのアップ・ダウンカウンタ４の
カウント値をアナログ量に変換するデジタル／アナログ
（Ｄ／Ａ）変換器５と、変換目的のアナログ入力信号と
前記Ｄ／Ａ変換器出力信号との偏差を求める減算器１
と、前記減算器１の出力を増幅する増幅器２と、その増
幅器出力の極性を判断して極性に応じて前記アップ・ダ
ウンカウンタ４のカウント方向を制御する比較器３と、
前記アップ・ダウンカウタ４のカウント値をクロック入
力毎に積算するデジタル積算器６とから構成され、前記
デジタル積算器６の出力の一定周期間の変化量をデジタ
ル変換値とするものである。

【００１３】

【作用】本発明において、アップ・ダウンカウンタ４、
Ｄ／Ａ変換器５、減算器１、増幅器２及び比較器３は閉
ル―プを構成し、アナログ入力信号を指令値としたフィ
―ドバック制御ル―プと同様の動作をする。即ち、アッ
プ・ダウンカウンタ４の出力は、Ｄ／Ａ変換器５で検出
され、増幅器２でフィ―ドバック制御されることによっ
て、アナログ入力に追従するように動作する。そのアッ
プ・ダウンカウンタ４のカウント値をクロック毎に積算
することによって平均値を得、しかも高い分解能のデジ
タル量を得るものである。

【００１４】

【実施例】以下本発明の一実施例を図１の構成図を参照
して説明する。図において、１は２つのアナログ信号の
差信号を求める減算器、２は積分機能を有する比例―積
分等の入力信号を増幅した信号を出力する増幅器、３は
入力信号の極性に応じて異なるレベルのロジック信号を
出力する比較器、４はロジック信号のレベルでカウト方
向が切替わり、クロック毎にカウント動作するアップ・
ダウンカウンタ、５はデジタル量をアナログ信号に変換
するＤ／Ａ変換器、６はクロック毎に入力値を積算する
デジタル積算器である。

【００１５】変換目的のアナログ信号Ｖｉは減算器１に
入力され、Ｄ／Ａ変換器５の出力Ｖｄとの偏差が増幅器
２に与えられる。比較器３は増幅器２の出力信号Ｖ0 の
極性に応じてアップ・ダウンカウンタ４のカウント方向
を制御する。カウンタ４の出力ＤｃはＤ／Ａ変換器５に
与えられる同時に、積算器６への入力としても与えられ
る。

【００１６】アナログ入力信号Ｖｉと、カウンタ４の出
力ＤｃをＤ／Ａ変換器５でアナログ変換した信号Ｖｄと
の偏差を増幅した信号Ｖ0 の極性で、カウンタ４のアッ
プ・ダウン方向が制御される。即ち、カウンタ４はＶｉ
よりもＶｄが小さいときにアップカウントし、Ｖｄが大
きいときにダウンカウントする。その結果、カウンタ４
の出力Ｄｃはアナログ信号Ｖｉの変化に追従して変化す
る。アナログ信号Ｖｉに追従しているカウンタ４の出力
をクロックタイミング毎に積算した、積算器６の出力Ｄ
0 はアナログ信号Ｖｉの時間積分値と比例したデジタル
量となる。この積算値Ｄ0 の一定周期間における変化量
は、その周期間のアナログ信号Ｖｉの平均値と比例す
る。

【００１７】アナログ入力信号Ｖｉの変化範囲とカウン
タ４の出力Ｄ0 の変化範囲の関係はＤ／Ａ変換器５の変
換特性によって定まる。例えば、カウンタ４の出力ビッ
ト数を３、即ち、Ｄｃの変化範囲を０〜７とし、アナロ
グ信号Ｖｉの変化範囲を±１０Ｖとすれば、Ｄ／Ａ変換
器５はデジタル値Ｄｃが０のとき―１０Ｖ、Ｄｃが７の
とき１０Ｖを出力し、その間は直線的に変化するアナロ
グ信号を出力するようにすればよい。又、アナログ信号
が単一極性で０〜１０Ｖの範囲で変化するときにはＤｃ
が０のときに０Ｖ、Ｄｃが７のときに１０Ｖとなるよう
にすればよい。このようにアナログ入力とデジタル数値
の関係はＤ／Ａ変換器５の出力特性によって任意に選定
することができる。

【００１８】アナログ信号Ｖｉに対するカウンタ４の出
力Ｄｃの追従速度はクロックＣK の周波数で決まる。い
くらクロック周波数が高くても、カウンタ出力Ｄｃはク
ロック毎に１カウントしか変化できないため、アナログ
信号がステップ変化したときは追従遅れを生じる。追従
遅れを生じた場合でも増幅器２に積分機能を持たせてい
れば、追従遅れによる誤差分が積分され、その積分値が
０になるようにカウンタ４は動作するので累積誤差は生
じない。但し、アナログ信号が余り急速に変化せず、カ
ウンタ４の出力がアナログ信号に追従できるときには必
ずしも積分機能を必要としない。

【００１９】図１の実施例におけるデジタル変換結果の
分解能はカウンタ４の出力分解能Ｎｃ、クロック周波数
Ｆｃ、及び積算器６の読み取り周期である変換周期Ｔｓ
の積になる。図１の実施例は数十ＭＨZ のクロック周波
数で動作し得る。

【００２０】従って、本発明によれば、カウンタ４の分
解能Ｎｃが１桁であっても図４の構成の数十倍の分解能
を得ることが可能となる。カウンタ４の出力分解能Ｎｃ
を高くしたときにはＤ／Ａ変換器５の変換分解能も高く
する必要があるが、１０ビット（分解能Ｎｃ＝１０２
４）程度のＤ／Ａ変換器は容易に入手でき、図４とは比
較にならない高分解能のデジタル変換を実現できる。

【００２１】カウンタ４及び積算器６はゲ―トアレイ等
の最近のデジタル回路技術によって安価に実現できるる
ものであり、図１の実施例を実現するときの価格はほと
んどＤ／Ａ変換器５の価格によって決まる。このＤ／Ａ
変換器もＶ／Ｆ変換器に比べれば安価であり、本発明は
精度良く、高分解能なＡ／Ｄ変換器を安価に提供するこ
とができる。

【００２２】図１の実施例において、カウンタ４と積算
器６のクロックは同じものを用いて説明したが、場合に
よっては異なるクロックを用いても本発明の効果を達成
できることは明らかである。

【００２３】図２は本発明の他の実施例を示す構成図で
あり、図１と同一機能を有するものは同一符号を付して
説明を省略する。図２は図１の実施例において比較的高
価な構成要素であるＤ／Ａ変換器５をパルス変調（ＰＷ
Ｍ）回路５１に置換えた実施例である。ＰＷＭ回路５１
はカウンタ４の出力Ｄｃに比例したパルス幅のロジック
信号Ｌｄを出力する周知の回路であり、パルス幅の変化
単位はクロック入力Ｃknの周期となる。カウンタ４と積
算器６のクロックＣk はＰＷＭ回路５１のクロックＣkn
を分周期７で分周したものを用いる。分周期７の分周比
はカウンタ４の出力分解能Ｎｃと一致させる。

【００２４】ＰＷＭ回路５１もＤ／Ａ変換器の１種であ
るから、基本的には図２の実施例も図１の実施例と動作
は同じである。ただし、ＰＷＭ回路５１の出力信号は入
力信号Ｄｃが一定のときでも脈動するから、場合によっ
ては増幅器２にフィルタ機能を持たせる必要がある。

【００２５】図２の実施例でカウンタ４及び積算器６は
分周期７で分周されたクロックＣKによって、ＰＷＭ回
路５１のＰＷＭ周期と同期して動作させる。これは減算
器１にフィ―ドバックされるＰＷＭ回路５１の出力Ｌｄ
の平均値とカウンタ４の出力Ｄｃとの比例関係を保つ為
である。ＰＷＭ回路５１がある値を変調出力中にカウン
タ４の出力Ｄｃが変化しても、ＰＷＭ回路５１の出力に
反映させることができず、デジタル変換結果に誤差を含
む要因になるだけである。

【００２６】図２の実施例によって変換されるデジタル
信号の分解能は図１の実施例で得られる分解能よりも低
くなる。図２の実施例の分解能はＰＷＭ回路５１のクロ
ックＣKnの周波数Ｆｎと変換周期Ｔｓの積になる。この
クロック周波数Ｆｎと図１におけるクロック周波数Ｆｃ
とが等しいときの分解能はカウンタ４の出力分解能Ｎｃ
倍の差がある。それでも図４の従来構成の１０倍以上の
分解能を得ることかできる。ＰＷＭ回路５１はカウンタ
４及び積算器６と同様にデジタル回路技術で容易に構成
できる。

【００２７】図３は本発明の更に他の実施例を示す構成
図であり、図２の実施例よりも更に安価に実現できる構
成である。図３の実施例は図１及び図２の実施例におけ
るカウンタ４の出力分解能を究極まで減したときの構成
である。

【００２８】図３において、４１はクロックタイミング
毎の入力信号レベルをホ―ルドするフリップフロップ、
６１は１ビット入力の積算器であり、ＡＮＤ回路６２と
カウンタ６３で構成される。５２はフリップフロップ４
１の出力をアナログ入力信号Ｖｉの変化範囲に合わせて
変換するレベル変換器である。フリップフロップ出力Ｄ
ｃが０のときはＡＮＤ回路６２によってカウンタ６３へ
のクロックがゲ―トされるためにカウンタ６３の出力Ｄ
0 は変化せず、Ｄｃが１のときはカウンタ出力Ｄ0 はク
ロックタイミング毎に１づつ増加する。即ち、積算器６
１はフリップフロップ４１の出力Ｄｃを積算する１ビッ
ト積算器である。即ち、図３の構成はフリップフロップ
４１が１ビットのアップ・ダウンカウンタ、レベル変換
器５２は１ビットのＤ／Ａ変換器或いはＰＷＭ回路であ
り、基本動作は図１及び図２と変わらない。分解能はク
ロック周波数と変換周期の積であり、図２の実施例と同
じである。しかし、回路はより簡単な構成とすることが
できる。

【００２９】以上の実施例において積算器の出力を周期
的に読み取り、周期間の積算器の差分をデジタル量とし
て用いるソフトウェア的処理で説明たが、一定周期毎に
積算器出力をレジスタにストアすると同時に積算器の積
算値をクリアするハ―ドウェア構成も可能である。

【００３０】

【発明の効果】以上説明のように、本発明によれば、ア
ナログ信号の検出周期間における平均値に比例したデジ
タル量が精度良く得られるＡ／Ｄ変換器を実現すること
ができる。短い周期で高速変換を必要とする場合でも十
分な分解能を得ることができ、高性能制御を行うための
検出器として使用することが可能である。しかも、本発
明は簡単な回路構成で実現でき、安価なＡ／Ｄ変換器を
提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図。

【図２】本発明の他の実施例を示す構成図。

【図３】本発明の更に他の実施例を示す構成図。

【図４】従来の実施例を示した構成図。

【符号の説明】

１ …減算器 ２ …増
幅器 ３ …比較器 ４ …ア
ップ・ダウンカウンタ ４１ …フリップフロップ ５ …Ｄ
／Ａ変換器 ５１ …ＰＷＭ回路 ５２ …レ
ベル変換器 ６，６１ …デジタル積算器 ６２ …Ａ
ＮＤ回路 ６３ …カウンタ ７ …分
周器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 デジタルアナログ変換器の出力信号
   とアナログ入力信号との差信号を出力する減算器と、前
   記減算器の出力を増幅する増幅器と、前記増幅器の出力
   の正負極性を判別し、極性に応じて異なるレベル信号を
   出力する比較器と、前記比較器の出力レベルに応じてア
   ップ・ダウンが切替わり、入力されるクロックタイミン
   グ毎にカウント動作し、その出力が前記デジタルアナロ
   グ変換器に与えられるアップ・ダウンカウンタと、前記
   アップ・ダウンカウンタの出力をクロック入力タイミン
   グ毎に積算するデジタル積算器とから構成されることを
   特徴とするアナログデジタル変換器。