JPS6412125B2 - - Google Patents
Info
- Publication number
- JPS6412125B2 JPS6412125B2 JP21311484A JP21311484A JPS6412125B2 JP S6412125 B2 JPS6412125 B2 JP S6412125B2 JP 21311484 A JP21311484 A JP 21311484A JP 21311484 A JP21311484 A JP 21311484A JP S6412125 B2 JPS6412125 B2 JP S6412125B2
- Authority
- JP
- Japan
- Prior art keywords
- converter
- output
- input signal
- pulse width
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 17
- 238000005070 sampling Methods 0.000 claims description 11
- 238000012935 Averaging Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、２重積分型のアナログ・デイジタル
変換器に関する。
変換器に関する。
（従来の技術）
第２図は従来の２重積分型のアナログ・デイジ
タル変換器（以下アナログ・デイジタル変換を
Ａ／Ｄ変換と略す）の一例を示す。第２図におい
て、積分器２２では、ある一定時間スイツチ２１
を介して与えられる基準電圧Vrefを積分し、そ
の後コントローラ２４による駆動によりスイツチ
２１を切換え、入力電圧Vinを積分器に加える。
タル変換器（以下アナログ・デイジタル変換を
Ａ／Ｄ変換と略す）の一例を示す。第２図におい
て、積分器２２では、ある一定時間スイツチ２１
を介して与えられる基準電圧Vrefを積分し、そ
の後コントローラ２４による駆動によりスイツチ
２１を切換え、入力電圧Vinを積分器に加える。
この場合入力電圧は基準電圧とは極性が逆の関
係にあり、このため積分器の出力は時間と共に零
に近づく。コンパレータ２３は積分器の出力を零
電圧と比較し、一致した時出力信号が反転するよ
うになつている。カウンタ２５では、前記入力電
圧Vinの積分開始時点から積分値が零になる時点
までの時間txを、基準クロツクCLKを計数するこ
とにより、測定する。得られる時間幅txのパルス
幅信号は入力電圧Vinに対応した時間であり、そ
の時間分解能が変換分解能となる。
係にあり、このため積分器の出力は時間と共に零
に近づく。コンパレータ２３は積分器の出力を零
電圧と比較し、一致した時出力信号が反転するよ
うになつている。カウンタ２５では、前記入力電
圧Vinの積分開始時点から積分値が零になる時点
までの時間txを、基準クロツクCLKを計数するこ
とにより、測定する。得られる時間幅txのパルス
幅信号は入力電圧Vinに対応した時間であり、そ
の時間分解能が変換分解能となる。
（発明が解決しようとする問題点）
しかしながら、この様な従来の２重積分型Ａ／
Ｄ変換器では、変換時間が入力電圧Vinに依存
し、一定ではないという問題がある。
Ｄ変換器では、変換時間が入力電圧Vinに依存
し、一定ではないという問題がある。
一方、変換分解能を向上させるためにマルチス
ロープ型のＡ／Ｄ変換器がある。このマルチスロ
ープ型のＡ／Ｄ変換器は基準電流を変化させるこ
とにより見掛け上時間分解能を上げることができ
るが、この場合も変換時間は入力電圧Vinに依存
し、一定にならないという問題がある。本発明の
目的は、この様な問題点を解決するもので、変換
時間が入力電圧に左右されることなく一定であ
り、しかも変換分解能が時間分解能を上回るよう
な積分型Ａ／Ｄ変換器を提供することにある。
ロープ型のＡ／Ｄ変換器がある。このマルチスロ
ープ型のＡ／Ｄ変換器は基準電流を変化させるこ
とにより見掛け上時間分解能を上げることができ
るが、この場合も変換時間は入力電圧Vinに依存
し、一定にならないという問題がある。本発明の
目的は、この様な問題点を解決するもので、変換
時間が入力電圧に左右されることなく一定であ
り、しかも変換分解能が時間分解能を上回るよう
な積分型Ａ／Ｄ変換器を提供することにある。
（問題点を解決するための手段）
この様な目的を達成するための本発明は、入力
信号をおおまかにＡ／Ｄ変換する第１のＡ／Ｄ変
換器と、この第１のＡ／Ｄ変換器の出力を前記入
力信号とは逆相の関係を有するパルス幅信号に変
換するデイジタル・パルス幅変換器と、前記入力
信号と前記パルス幅信号を加算する加算器と、こ
の加算器の出力信号を断続するスイツチと、この
スイツチを介して与えられる加算器の出力信号を
積分する積分器と、この積分器の出力をＡ／Ｄ変
換する第２のＡ／Ｄ変換器を具備し、第１および
第２のＡ／Ｄ変換器の出力より入力信号に対応し
たデイジタル値を求めることができるように構成
したことを特徴とするものである。
信号をおおまかにＡ／Ｄ変換する第１のＡ／Ｄ変
換器と、この第１のＡ／Ｄ変換器の出力を前記入
力信号とは逆相の関係を有するパルス幅信号に変
換するデイジタル・パルス幅変換器と、前記入力
信号と前記パルス幅信号を加算する加算器と、こ
の加算器の出力信号を断続するスイツチと、この
スイツチを介して与えられる加算器の出力信号を
積分する積分器と、この積分器の出力をＡ／Ｄ変
換する第２のＡ／Ｄ変換器を具備し、第１および
第２のＡ／Ｄ変換器の出力より入力信号に対応し
たデイジタル値を求めることができるように構成
したことを特徴とするものである。
（実施例）
以下図面を用いて本発明を詳しく説明する。第
１図は本発明に係るＡ／Ｄ変換器の一実施例を示
す要部構成図である。図において、第２図と同等
部分には同一符号を付す。２は入力端子１に与え
られる入力電圧Vxをアナログ・デイジタル変換
（以下Ａ／Ｄ変換という）する第１のＡ／Ｄ変換
器で、ここでは非積分型で高速のＡ／Ｄ変換器を
用いる。３は第１のＡ／Ｄ変換器２で得られた値
の逆相の値となるパルス幅信号を得るデイジタ
ル・パルス幅変換器（以下DPWMと略称する）、
４はDPWM３と入力電圧Vxを加算する加算器
で、その出力はスイツチ２１を介して積分器２２
に導かれている。５は積分器２２からの出力を受
けてこれをＡ／Ｄ変換する第２のＡ／Ｄ変換器
で、第１のＡ／Ｄ変換器と同様に非積分型で高速
のＡ／Ｄ変換器を用いる。６は各部を制御するコ
ントローラである。
１図は本発明に係るＡ／Ｄ変換器の一実施例を示
す要部構成図である。図において、第２図と同等
部分には同一符号を付す。２は入力端子１に与え
られる入力電圧Vxをアナログ・デイジタル変換
（以下Ａ／Ｄ変換という）する第１のＡ／Ｄ変換
器で、ここでは非積分型で高速のＡ／Ｄ変換器を
用いる。３は第１のＡ／Ｄ変換器２で得られた値
の逆相の値となるパルス幅信号を得るデイジタ
ル・パルス幅変換器（以下DPWMと略称する）、
４はDPWM３と入力電圧Vxを加算する加算器
で、その出力はスイツチ２１を介して積分器２２
に導かれている。５は積分器２２からの出力を受
けてこれをＡ／Ｄ変換する第２のＡ／Ｄ変換器
で、第１のＡ／Ｄ変換器と同様に非積分型で高速
のＡ／Ｄ変換器を用いる。６は各部を制御するコ
ントローラである。
この様な構成における動作を第３図を参照して
次に説明する。第１のＡ／Ｄ変換器２により第３
図のイに示すように入力される入力電圧Vxの概
略値をＡ／Ｄ変換する。DPWM３は、Vxとは逆
相の関係で（０，−Vrefの２値信号となる。−
VrefはDPWM３内部に設けられている基準電圧
である。）、その概略値（第３図ロ）に相当する時
間幅の高精度のパルス幅信号（同図ハ）を得る。
次に説明する。第１のＡ／Ｄ変換器２により第３
図のイに示すように入力される入力電圧Vxの概
略値をＡ／Ｄ変換する。DPWM３は、Vxとは逆
相の関係で（０，−Vrefの２値信号となる。−
VrefはDPWM３内部に設けられている基準電圧
である。）、その概略値（第３図ロ）に相当する時
間幅の高精度のパルス幅信号（同図ハ）を得る。
加算器４では、Vxとパルス幅信号を加算し、
第４図のニのような電圧を出力する。スイツチ２
１は同図ホのように所定の期間だけONになる。
これにより、積分器２２には同図ヘのような電圧
が与えられる。積分器２２の出力は同図トのよう
になる。
第４図のニのような電圧を出力する。スイツチ２
１は同図ホのように所定の期間だけONになる。
これにより、積分器２２には同図ヘのような電圧
が与えられる。積分器２２の出力は同図トのよう
になる。
所定の期間後にスイツチ２１はOFFになる
（同図ホ）。積分器２２はその入力がなくなるが、
それまでの積分値を保つている。この段階で積分
器の出力電圧を第２のＡ／Ｄ変換器５でＡ／Ｄ変
換する（同図チ）。
（同図ホ）。積分器２２はその入力がなくなるが、
それまでの積分値を保つている。この段階で積分
器の出力電圧を第２のＡ／Ｄ変換器５でＡ／Ｄ変
換する（同図チ）。
このようなＡ／Ｄ変換のシーケンスにおいて
は、次の関係が成立し、一定のＡ／Ｄ変換時間
で、かつ時間分解能以上の変換分解能を得ること
ができる。
は、次の関係が成立し、一定のＡ／Ｄ変換時間
で、かつ時間分解能以上の変換分解能を得ること
ができる。
Vx＝DATA1・α＋DATA2・β
ここに、DATA1は第１のＡ／Ｄ変換器２の出
力データ DATA2は第２のＡ／Ｄ変換器５の出力デ
ータ α，βは回路により定まる定数 なお、本発明は第１図の示施例に限らず、次の
ようにすることもできる。
力データ DATA2は第２のＡ／Ｄ変換器５の出力デ
ータ α，βは回路により定まる定数 なお、本発明は第１図の示施例に限らず、次の
ようにすることもできる。
(1) DPWMを逆相出力とせず、正相の出力とし、
加算器の代りに減算器を使用する構成としても
よい。
加算器の代りに減算器を使用する構成としても
よい。
(2) 第４図に示すようにスイツチ４１で入力を選
択することにより第１のＡ／Ｄ変換器に第２の
Ａ／Ｄ変換器の役割をも兼用させ、Ａ／Ｄ変換
器を１個にしてもよい。
択することにより第１のＡ／Ｄ変換器に第２の
Ａ／Ｄ変換器の役割をも兼用させ、Ａ／Ｄ変換
器を１個にしてもよい。
(3) 第１のＡ／Ｄ変換器とDPWMの代りに、公
知のクロツク同期型のパルス幅変調Ａ／Ｄ変換
器を使用し、加算器へは、このパルス幅変調
Ａ／Ｄ変換器の出力に応じて正負の基準電圧を
選択して入力する構成とする。
知のクロツク同期型のパルス幅変調Ａ／Ｄ変換
器を使用し、加算器へは、このパルス幅変調
Ａ／Ｄ変換器の出力に応じて正負の基準電圧を
選択して入力する構成とする。
(4) スイツチ２１、積分器２２、第２のＡ／Ｄ変
換器５を一纏めにして、２重積分型のＡ／Ｄ変
換器で置換えてもよい。
換器５を一纏めにして、２重積分型のＡ／Ｄ変
換器で置換えてもよい。
(5) 実施例では正極性の入力をＡ／Ｄ変換する場
合について述べてあるが、負極性の入力のＡ／
Ｄ変換も可能である。
合について述べてあるが、負極性の入力のＡ／
Ｄ変換も可能である。
第５図は本発明の他の実施例である。第１図の
Ａ／Ｄ変換器では、各測定シーケンスは積分測定
時間の他に固定時間を必要とし、また単発の処理
であり連続データを得たり連続積算したりできな
いが、第５図の場合には、連続計測を可能とした
ものである。
Ａ／Ｄ変換器では、各測定シーケンスは積分測定
時間の他に固定時間を必要とし、また単発の処理
であり連続データを得たり連続積算したりできな
いが、第５図の場合には、連続計測を可能とした
ものである。
第５図において、第１図と同等部分には同一符
号を付す。第５図で、５０は２入力信号を加えて
一定区間ごとにこの平均値を求めてこれを出力す
る区間平均回路である。この様な区間平均回路は
公知であるが、更に詳しく述べれば、次のとおり
である。５１は積分器で、コンデンサC1を介し
て負帰還が施された演算増幅器A1から構成され
ており、これには入力抵抗R1，R2を介して入力
電圧VxとDPWM３の出力が与えられるようにな
つている。５２はサンプリングホールド回路で、
例えば入力を断続するスイツチS1とチヤージコン
デンサC2と演算増幅器A2より構成されたもので、
コントローラ６からサンプリングパルスが到来す
るごとに積分器５１の出力をサンプリングホール
ドし出力信号電圧E0を生じるものである。出力
信号電圧E0はまた抵抗R3を介して積分器５１の
入力端子へ負帰還させるようになつている。この
様な区間平均回路では、積分器は各サンプリング
時点間の区間毎に前の区間の積分値と現在の区間
の入力信号の瞬時値との差を積分する。従つて、
サンプリングホールド回路からは入力信号電圧を
各区間ごとに平均したステツプ状の出力信号電圧
が得られる。
号を付す。第５図で、５０は２入力信号を加えて
一定区間ごとにこの平均値を求めてこれを出力す
る区間平均回路である。この様な区間平均回路は
公知であるが、更に詳しく述べれば、次のとおり
である。５１は積分器で、コンデンサC1を介し
て負帰還が施された演算増幅器A1から構成され
ており、これには入力抵抗R1，R2を介して入力
電圧VxとDPWM３の出力が与えられるようにな
つている。５２はサンプリングホールド回路で、
例えば入力を断続するスイツチS1とチヤージコン
デンサC2と演算増幅器A2より構成されたもので、
コントローラ６からサンプリングパルスが到来す
るごとに積分器５１の出力をサンプリングホール
ドし出力信号電圧E0を生じるものである。出力
信号電圧E0はまた抵抗R3を介して積分器５１の
入力端子へ負帰還させるようになつている。この
様な区間平均回路では、積分器は各サンプリング
時点間の区間毎に前の区間の積分値と現在の区間
の入力信号の瞬時値との差を積分する。従つて、
サンプリングホールド回路からは入力信号電圧を
各区間ごとに平均したステツプ状の出力信号電圧
が得られる。
この様な構成における動作を第６図を参照して
次に説明する。入力電圧Vxを第１のＡ／Ｄ変換
器２でＡ／Ｄ変換し、更にこれをDPWM３でデ
イジタル・パルス幅変換する（第６図のイ，ロ）。
区間平均回路５０は入力電圧VxとDPWM３の出
力とを加算した値である一定区間ごとに平均す
る。
次に説明する。入力電圧Vxを第１のＡ／Ｄ変換
器２でＡ／Ｄ変換し、更にこれをDPWM３でデ
イジタル・パルス幅変換する（第６図のイ，ロ）。
区間平均回路５０は入力電圧VxとDPWM３の出
力とを加算した値である一定区間ごとに平均す
る。
第１のＡ／Ｄ変換器２のサンプリング間隔を第
６図のイのようにτ1とすると、区間平均回路のサ
ンプリング間隔τ2はτ1の整数倍にとる必要があ
る。
６図のイのようにτ1とすると、区間平均回路のサ
ンプリング間隔τ2はτ1の整数倍にとる必要があ
る。
また、第２のＡ／Ｄ変換器５は、第６図のホに
示すように、注目される測定時間（積分時間）の
直後の区間平均サンプリングの後に、τ2の間隔で
Ａ／Ｄ変換を行う。
示すように、注目される測定時間（積分時間）の
直後の区間平均サンプリングの後に、τ2の間隔で
Ａ／Ｄ変換を行う。
この様な動作において得られる第１および第２
のＡ／Ｄ変換器の出力DATA1およびDATA2に
基づいて、入力信号電圧Vxに対応したデイジタ
ル値を、各サンプリングごとに連続的に求めるこ
とができる。
のＡ／Ｄ変換器の出力DATA1およびDATA2に
基づいて、入力信号電圧Vxに対応したデイジタ
ル値を、各サンプリングごとに連続的に求めるこ
とができる。
（発明の効果）
以上説明したように、本発明によれば、前段部
分で入力電圧Vxの慨略値を高精度なパルス幅信
号に変換し、これと入力電圧Vxとの差をとり、
その差電圧を所定の時間だけ積分することにより
その積分時間内での高精度パルス幅によるVxと
の差分を求め、一方時間分解能の不足分を後段の
Ａ／Ｄ変換器の部分で補うようにしたので、変換
時間が一定で、かつ時間分解能以上の分解能が得
られる積分型Ａ／Ｄ変換器を実現することができ
る。
分で入力電圧Vxの慨略値を高精度なパルス幅信
号に変換し、これと入力電圧Vxとの差をとり、
その差電圧を所定の時間だけ積分することにより
その積分時間内での高精度パルス幅によるVxと
の差分を求め、一方時間分解能の不足分を後段の
Ａ／Ｄ変換器の部分で補うようにしたので、変換
時間が一定で、かつ時間分解能以上の分解能が得
られる積分型Ａ／Ｄ変換器を実現することができ
る。
第１図は本発明に係るＡ／Ｄ変換器の一実施例
を示す要部構成図、第２図は従来の積分型Ａ／Ｄ
変換器の一例を示す構成図、第３図および第６図
は本発明の動作を説明するためのタイムチヤー
ト、第４図および第５図は本発明の他の実施例構
成図である。 １…入力端子、２…第１のＡ／Ｄ変換器、３…
DPWM、４…スイツチ、５…第２のＡ／Ｄ変換
器、６…コントローラ、２１…スイツチ、２２，
５１…積分器、５０…区間平均回路、５２…サン
プリングホールド回路。
を示す要部構成図、第２図は従来の積分型Ａ／Ｄ
変換器の一例を示す構成図、第３図および第６図
は本発明の動作を説明するためのタイムチヤー
ト、第４図および第５図は本発明の他の実施例構
成図である。 １…入力端子、２…第１のＡ／Ｄ変換器、３…
DPWM、４…スイツチ、５…第２のＡ／Ｄ変換
器、６…コントローラ、２１…スイツチ、２２，
５１…積分器、５０…区間平均回路、５２…サン
プリングホールド回路。
Claims (1)
- 【特許請求の範囲】 １ 入力信号をおおまかにＡ／Ｄ変換する第１の
Ａ／Ｄ変換器と、この第１のＡ／Ｄ変換器の出力
を前記入力信号とは逆相の関係を有するパルス幅
信号に変換するデイジタル・パルス幅変換器と、
前記入力信号と前記パルス幅信号を加算する加算
器と、この加算器の出力信号を断続するスイツチ
と、このスイツチを介して与えられる加算器の出
力信号を積分する積分器と、この積分器の出力を
Ａ／Ｄ変換する第２のＡ／Ｄ変換器を具備し、下
記の関係より入力信号Vxに対応したデイジタル
値が求められるように構成したことを特徴とする
積分型アナログ・デイジタル変換器。 Vx＝DATA1・α＋DATA2・β ここに、DATA1は第１のＡ／Ｄ変換器の出力
データ DATA2は第２のＡ／Ｄ変換器の出力デー
タ α，βは回路により定まる定数 ２ 入力信号をおおまかにＡ／Ｄ変換する第１の
Ａ／Ｄ変換器と、この第１のＡ／Ｄ変換器の出力
を前記入力信号とは逆相の関係を有するパルス幅
信号に変換するデイジタル・パルス幅変換器と、
前記入力信号とデイジタル・パルス幅変換器との
出力を入力とし、第１のＡ／Ｄ変換器のサンプリ
ング間隔τ1の整数倍のサンプリング間隔で各サン
プリング区間ごとに入力の平均値を求める区間平
均回路と、この区間平均回路の出力をＡ／Ｄ変換
する第２のＡ／Ｄ変換器を具備し、前記第１およ
び第２のＡ／Ｄ変換器の出力をもとに入力信号に
対応したデイジタル値を求め得るようにしたこと
を特徴とする積分型アナログ・デイジタル変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21311484A JPS6192037A (ja) | 1984-10-11 | 1984-10-11 | 積分型アナログ・デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21311484A JPS6192037A (ja) | 1984-10-11 | 1984-10-11 | 積分型アナログ・デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6192037A JPS6192037A (ja) | 1986-05-10 |
| JPS6412125B2 true JPS6412125B2 (ja) | 1989-02-28 |
Family
ID=16633810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21311484A Granted JPS6192037A (ja) | 1984-10-11 | 1984-10-11 | 積分型アナログ・デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6192037A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107427443B (zh) * | 2015-03-30 | 2021-03-09 | 株式会社高丝 | 固态粉末化妆用品 |
-
1984
- 1984-10-11 JP JP21311484A patent/JPS6192037A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6192037A (ja) | 1986-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5117227A (en) | Continuously integrating high-resolution analog-to-digital converter | |
| US4647905A (en) | Improved pulse-width-modulation signal converter | |
| WO1990000836A1 (en) | Delta modulator with integrator having positive feedback | |
| EP0780986A3 (en) | Auto calibrated digital to analog converter for a video display | |
| US5200752A (en) | Integrating analog to digital converter run-up method and system | |
| JPS6412125B2 (ja) | ||
| GB1569385A (en) | Digital to analogue converter | |
| JP2001358591A (ja) | デルタシグマ型アナログ・デジタル変換器 | |
| JPH05335958A (ja) | Ａｄ変換装置 | |
| JPS5753143A (en) | Analogue-digital converter | |
| JP2847913B2 (ja) | アナログ掛算器 | |
| JPH0541668A (ja) | アナログデジタル変換器 | |
| JPS58105382A (ja) | 積分回路 | |
| JPS6236408B2 (ja) | ||
| SU1598111A1 (ru) | Многоканальный усилитель посто нного напр жени | |
| JPS59202724A (ja) | アナログ・デイジタル変換器 | |
| SU1285599A1 (ru) | Преобразователь напр жени в интервал времени | |
| JP3016094B2 (ja) | ２重積分型ａｄ変換器 | |
| SU660244A1 (ru) | Аналого-цифровой преобразователь | |
| SU1552377A1 (ru) | Преобразователь ток-частота с импульсной обратной св зью | |
| JPH01245622A (ja) | Ｄ／ａ変換方法 | |
| SU1261119A2 (ru) | Преобразователь напр жени в частоту | |
| SU1343518A1 (ru) | Цифровое устройство дл управлени тиристорным преобразователем | |
| JPH02268009A (ja) | 直流オフセット補償回路を有するアナログ回路 | |
| JP2832947B2 (ja) | 直並列型ａ／ｄ変換器 |