JP3016094B2 - ２重積分型ａｄ変換器 - Google Patents
２重積分型ａｄ変換器Info
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- JP3016094B2 JP3016094B2 JP2332859A JP33285990A JP3016094B2 JP 3016094 B2 JP3016094 B2 JP 3016094B2 JP 2332859 A JP2332859 A JP 2332859A JP 33285990 A JP33285990 A JP 33285990A JP 3016094 B2 JP3016094 B2 JP 3016094B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、２重積分型AD変換器に関し、更に詳しく
は、変換出力の正負を表す符号の付加処理の改良に関す
る。
は、変換出力の正負を表す符号の付加処理の改良に関す
る。
＜従来の技術＞ 正負両極性になることがあるアナログ入力をデジタル
信号に変換して出力するのにあたっては、変換出力に正
負を表す符号が付加される。
信号に変換して出力するのにあたっては、変換出力に正
負を表す符号が付加される。
従来のAD変換器での正負を表す符号の付加処理にあた
っては、例えば最上位桁（MSD）の値が０ならばそのま
ま出力し、１ならMSD以外のビットの１の補数をとって
加算器などで１を加算することにより２の補数を作り、
MSDとともに出力していた。
っては、例えば最上位桁（MSD）の値が０ならばそのま
ま出力し、１ならMSD以外のビットの１の補数をとって
加算器などで１を加算することにより２の補数を作り、
MSDとともに出力していた。
これらの具体例を以下に示す。
変換結果が「00110」の場合、MSDは「０」なのでその
まま「00110」を出力する。
まま「00110」を出力する。
これに対し、変換結果が「10110」の場合は、MSDは
「１」なのでMSD以外の残りのビット「0110」の「１」
の補数「1001」をとり、これに「１」を加算して「101
0」を求めて２の補数とし、MSD「１」を符号ビットとし
て付加して「11010」を出力する。
「１」なのでMSD以外の残りのビット「0110」の「１」
の補数「1001」をとり、これに「１」を加算して「101
0」を求めて２の補数とし、MSD「１」を符号ビットとし
て付加して「11010」を出力する。
＜発明が解決しようとする課題＞ しかしながら、このような従来の変換出力の正負を表
す符号の付加処理では、加算器を用いていることからそ
の分回路規模が大きくなり、また加算のための処理時間
が必要になるという問題がある。
す符号の付加処理では、加算器を用いていることからそ
の分回路規模が大きくなり、また加算のための処理時間
が必要になるという問題がある。
本発明は、このような点に鑑みてなされたもので、そ
の目的は、加算器を用いない簡単な回路構成で極性符号
付き変換出力が得られる２重積分型AD変換器を実現しよ
うとするものである。
の目的は、加算器を用いない簡単な回路構成で極性符号
付き変換出力が得られる２重積分型AD変換器を実現しよ
うとするものである。
＜課題を解決するための手段＞ 上記課題を解決する本発明は、 未知入力及び基準入力を選択的に積分する積分器と、 該積分器の出力信号と基準信号を比較するコンパレー
タと、 該コンパレータの出力信号が切換スイッチを介して選
択的に入力されるＤ型フリップフロップと、 前記コンパレータの出力信号またはＤ型フリップフロ
ップの出力信号をゲート信号としてクロックの送出を制
御するゲート回路と、 該ゲート回路から出力されるクロックをカウントし、
アップダウンカウンタの出力によりこのカウンタに入力
されるクロックの制御を行って、その最上位桁出力で前
記切換スイッチを切換駆動するアップダウンカウンタ
と、 その最上位桁出力で前記切換スイッチを切換駆動するア
ップダウンカウンタと、 該アップダウンカウンタの最上位桁出力に基づいて、
アップダウンカウンタの正論理出力と各正論理出力ビッ
トを反転させた負論理出力を選択するセレクタを有して
おり、AD結果が負のときAD変換終了の判断を１クロック
遅らせてダウンカウンタを１つ余分にダウンさせること
を特徴とするものである。
タと、 該コンパレータの出力信号が切換スイッチを介して選
択的に入力されるＤ型フリップフロップと、 前記コンパレータの出力信号またはＤ型フリップフロ
ップの出力信号をゲート信号としてクロックの送出を制
御するゲート回路と、 該ゲート回路から出力されるクロックをカウントし、
アップダウンカウンタの出力によりこのカウンタに入力
されるクロックの制御を行って、その最上位桁出力で前
記切換スイッチを切換駆動するアップダウンカウンタ
と、 その最上位桁出力で前記切換スイッチを切換駆動するア
ップダウンカウンタと、 該アップダウンカウンタの最上位桁出力に基づいて、
アップダウンカウンタの正論理出力と各正論理出力ビッ
トを反転させた負論理出力を選択するセレクタを有して
おり、AD結果が負のときAD変換終了の判断を１クロック
遅らせてダウンカウンタを１つ余分にダウンさせること
を特徴とするものである。
＜作用＞ アップダウンカウンタは、負の変換結果の場合には正
の変換結果の場合よりも１カウント分、カウントを減ら
すようにする。
の変換結果の場合よりも１カウント分、カウントを減ら
すようにする。
従って、１の補数をとることによって１を加算するこ
となく符号付きの変換結果が得られる。
となく符号付きの変換結果が得られる。
＜実施例＞ 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
図は本発明に係る２重積分型AD変換器の一実施例の回
路図である。図において、１は積分器であって、未知入
力及び基準入力を選択的に積分するものであり、スイッ
チSW1を介して未知入力が加えられ、スイッチSW2を介し
て基準入力が加えられる。２は該積分器１の出力信号と
基準信号を比較するコンパレータであり、反転入力端子
には積分器１の出力信号が加えられ、非反転入力端子は
アースに接続されている。該コンパレータ２の出力信号
はインバータ３を介して切換スイッチSW3の可動接点ａ
に加えられている。該切換スイッチSW3の一方の固定接
点１はＤ型フリップフロップ４のＤ端子に接続され、他
方の固定接点０はオアゲート５の一方の入力端子に接続
されている。該Ｄ型フリップフロップ４のＱ端子はオア
ゲート５の他方の入力端子に接続されている。オアゲー
ト５の出力端子はアンドゲート６の一方の入力端子に接
続されている。アンドゲート６の他方の入力端子にはク
ロックパルス発生器７の出力端子が接続されている。こ
れらオアゲート５及びアンドゲート６はコンパレータ２
の出力信号またはＤ型フリップフロップ４の出力信号を
ゲート信号としてクロックの送出を制御するゲート回路
を構成している。なお、クロックパルス発生器７の出力
端子は、Ｄ型フリップフロップ４のクロック（CLK）端
子及びスイッチ等の制御回路８にも接続されている。ア
ンドゲート６の出力端子はアップダウンカウンタ９に接
続されている。該アップダウンカウンタ９のQ,出力は
セレクタ10に加えられ、MSD出力はセレクタ10にセレク
ト信号として加えられるとともに符号ビットとして出力
され、更に切換スイッチSW3の切換駆動信号としても用
いられる。セレクタ10は、アップダウンカウンタ９のMS
D出力に応じてアップダウンカウンタ９の出力Q,のい
ずれかを変換結果として選択的に出力する。
路図である。図において、１は積分器であって、未知入
力及び基準入力を選択的に積分するものであり、スイッ
チSW1を介して未知入力が加えられ、スイッチSW2を介し
て基準入力が加えられる。２は該積分器１の出力信号と
基準信号を比較するコンパレータであり、反転入力端子
には積分器１の出力信号が加えられ、非反転入力端子は
アースに接続されている。該コンパレータ２の出力信号
はインバータ３を介して切換スイッチSW3の可動接点ａ
に加えられている。該切換スイッチSW3の一方の固定接
点１はＤ型フリップフロップ４のＤ端子に接続され、他
方の固定接点０はオアゲート５の一方の入力端子に接続
されている。該Ｄ型フリップフロップ４のＱ端子はオア
ゲート５の他方の入力端子に接続されている。オアゲー
ト５の出力端子はアンドゲート６の一方の入力端子に接
続されている。アンドゲート６の他方の入力端子にはク
ロックパルス発生器７の出力端子が接続されている。こ
れらオアゲート５及びアンドゲート６はコンパレータ２
の出力信号またはＤ型フリップフロップ４の出力信号を
ゲート信号としてクロックの送出を制御するゲート回路
を構成している。なお、クロックパルス発生器７の出力
端子は、Ｄ型フリップフロップ４のクロック（CLK）端
子及びスイッチ等の制御回路８にも接続されている。ア
ンドゲート６の出力端子はアップダウンカウンタ９に接
続されている。該アップダウンカウンタ９のQ,出力は
セレクタ10に加えられ、MSD出力はセレクタ10にセレク
ト信号として加えられるとともに符号ビットとして出力
され、更に切換スイッチSW3の切換駆動信号としても用
いられる。セレクタ10は、アップダウンカウンタ９のMS
D出力に応じてアップダウンカウンタ９の出力Q,のい
ずれかを変換結果として選択的に出力する。
このような構成において、まず制御回路８によりスイ
ッチSW2を選択的にオンにして積分器１に基準入力を加
える。該基準入力のデジタル変換値はアップダウンカウ
ンタ９をアップカウンタとして動作させることによりカ
ウント値として得られる。なお、このような基準入力の
変換動作モードでは、MSD出力は常に０に保たれる。従
って、切換スイッチSW3の可動接点ａは固定接点０側に
接続され、コンパレータ２の出力信号は直接オアゲート
５に加えられることになる。
ッチSW2を選択的にオンにして積分器１に基準入力を加
える。該基準入力のデジタル変換値はアップダウンカウ
ンタ９をアップカウンタとして動作させることによりカ
ウント値として得られる。なお、このような基準入力の
変換動作モードでは、MSD出力は常に０に保たれる。従
って、切換スイッチSW3の可動接点ａは固定接点０側に
接続され、コンパレータ２の出力信号は直接オアゲート
５に加えられることになる。
次に、制御回路８によりスイッチSW1を選択的にオン
にして積分器１に未知入力を加える。該未知入力のデジ
タル変換値は、アップダウンカウンタ９の基準入力の変
換結果からダウンカウントさせることによって得る。こ
こで、MSD＝０の場合には切換スイッチSW3の可動接点ａ
を固定接点０側に接続したままにしておいてセレクタ10
で正論理の出力Ｑを選び変換出力とする。一方、MSD＝
１の場合には切換スイッチSW3の可動接点ａは固定接点
１側に接続される。これにより、コンパレータ２の出力
信号はＤ型フリップフロップ４を介してオアゲート５に
加えられ、アップダウンカウンタ９は１パルス分カウン
ト数が少なくなる。そして、セレクタ10で負論理の出力
を選び変換出力とする。
にして積分器１に未知入力を加える。該未知入力のデジ
タル変換値は、アップダウンカウンタ９の基準入力の変
換結果からダウンカウントさせることによって得る。こ
こで、MSD＝０の場合には切換スイッチSW3の可動接点ａ
を固定接点０側に接続したままにしておいてセレクタ10
で正論理の出力Ｑを選び変換出力とする。一方、MSD＝
１の場合には切換スイッチSW3の可動接点ａは固定接点
１側に接続される。これにより、コンパレータ２の出力
信号はＤ型フリップフロップ４を介してオアゲート５に
加えられ、アップダウンカウンタ９は１パルス分カウン
ト数が少なくなる。そして、セレクタ10で負論理の出力
を選び変換出力とする。
このような回路構成にすることより、変換結果が負に
なるときにはアップダウンカウンタ９に入力されるクロ
ックパルスの数を１カウント減らすことになり、つまり
１の補数に１を加える操作が不要となるので、１の補数
をとるだけで符号付きの変換結果が得られる。
なるときにはアップダウンカウンタ９に入力されるクロ
ックパルスの数を１カウント減らすことになり、つまり
１の補数に１を加える操作が不要となるので、１の補数
をとるだけで符号付きの変換結果が得られる。
なお、上記の説明はダウンカウンタで変換結果を求め
る例であるが、アップカウンタで変換結果を求める場合
にはMSD＝０ならコンパレータ２の出力をＤ型フリップ
フロップ４に通してオアゲート５に加えて１パルス遅ら
せるようにし、MSD＝１ならコンパレータ２の出力を直
接オアゲート５に加えるようにする。
る例であるが、アップカウンタで変換結果を求める場合
にはMSD＝０ならコンパレータ２の出力をＤ型フリップ
フロップ４に通してオアゲート５に加えて１パルス遅ら
せるようにし、MSD＝１ならコンパレータ２の出力を直
接オアゲート５に加えるようにする。
また、10進数を扱う場合も、３増し10進数を用いれば
同様の処理で符号付きの変換出力が得られる。
同様の処理で符号付きの変換出力が得られる。
＜発明の効果＞ 以上詳細に説明したように、本発明によれば、次のよ
うな効果がある。
うな効果がある。
Ｄ型フリップフロップと切換スイッチ１つを追加する
だけで符号付き変換結果が得られ、従来のような加算器
は不要になる。この結果、回路規模を比較的小さくで
き、加算処理のための時間も節約できる。
だけで符号付き変換結果が得られ、従来のような加算器
は不要になる。この結果、回路規模を比較的小さくで
き、加算処理のための時間も節約できる。
図は本発明に係る２重積分型AD変換器の一実施例を示す
回路図である。 １……積分器、２……コンパレータ ３……インバータ ４……Ｄ型フリップフロップ ５……オアゲート、６……アンドゲート ７……クロックパルス発生器 ８……制御回路 ９……アップダウンカウンタ 10……セレクタ SW3……切換スイッチ
回路図である。 １……積分器、２……コンパレータ ３……インバータ ４……Ｄ型フリップフロップ ５……オアゲート、６……アンドゲート ７……クロックパルス発生器 ８……制御回路 ９……アップダウンカウンタ 10……セレクタ SW3……切換スイッチ
Claims (1)
- 【請求項１】未知入力及び基準入力を選択的に積分する
積分器と、 該積分器の出力信号と基準信号を比較するコンパレータ
と、 該コンパレータの出力信号が切換スイッチを介して選択
的に入力されるＤ型フリップフロップと、 前記コンパレータの出力信号またはＤ型フリップフロッ
プの出力信号をゲート信号としてクロックの送出を制御
するゲート回路と、 該ゲート回路から出力されるクロックをカウントし、ア
ップダウンカウンタの出力によりこのカウンタに入力さ
れるクロックの制御を行って、その最上位桁出力で前記
切換スイッチを切換駆動するアップダウンカウンタと、 該アップダウンカウンタの最上位桁出力に基づいて、ア
ップダウンカウンタの正論理出力と各正論理出力ビット
を反転させた負論理出力を選択するセレクタを有してお
り、AD結果が負のときAD変換終了の判断を１クロック遅
らせてダウンカウンタを１つ余分にダウンさせることを
特徴とする２重積分型AD変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332859A JP3016094B2 (ja) | 1990-11-29 | 1990-11-29 | ２重積分型ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332859A JP3016094B2 (ja) | 1990-11-29 | 1990-11-29 | ２重積分型ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04200016A JPH04200016A (ja) | 1992-07-21 |
| JP3016094B2 true JP3016094B2 (ja) | 2000-03-06 |
Family
ID=18259604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2332859A Expired - Fee Related JP3016094B2 (ja) | 1990-11-29 | 1990-11-29 | ２重積分型ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016094B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2822829B2 (ja) * | 1993-02-02 | 1998-11-11 | 三菱電機株式会社 | 信号入力装置 |
-
1990
- 1990-11-29 JP JP2332859A patent/JP3016094B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04200016A (ja) | 1992-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |