SU661784A1 - Преобразователь напр жение-код - Google Patents

Description

Изобретение относитс  к области вычислительной измерительной техники и может быть использовано в электронных устройствах различного назначени  .дл  цифрового кодировани  аналоговых сигналов.

Известен преобразователь напр жениекод , содержащий последовательную цепь пороговых элементов (компараторов), число которых равно числу разр дов преобразуемого двоичного кода п, параллельных сумматоров на эталонных резисторах, в которых старшие разр ды управл ют подачей в последующие каскады соответствующих весовых токов (напр жений), управление осуществл етс  путем формировани  на выходе компараторов эталонных уровней напр жени  1. Однако трудности формировани  эталонных уровней с высокой точностью ограничивают возможности построени  устройства с числом разр дов более четырех .

Известен также преобразователь напр жени -код , Содержащий в каждом разр де компаратор и матрицу весовых переключаемых резисторов (кроме старшего разр да), причем вход устройства подключен к каждому компаратору параллельно, а выходы компараторов подключены через коммутаторы к соответствующим весовым резисторам последующих (ниже старшего) каскадов преобразовател  напр жение-код 2.

Однако такой преобразователь имеет ограниченные функциональные возможности.

Целью изобретени   вл етс  расщирение функциональных возможностей и поЬыщение быстродействи .

Цель достигаетс  тем, что в преобразователь напр жение-код, содержащий последовательно соединенные пороговые элементы и матрицы переключаемых резисторов, введены D-триггеры и логические блоки, причем выходы каждого пороговосо элемента соединены со входами логических блоков,

5 выходы которых, кроме выхода логического блока первого разр да, соединены с соответствующими входами матриц переключаемых резисторов, при этом в каждом логическом блоке первый вход первого двухвходового элемента И подключен к выходу по0 рогового элемента, а первый вход второго двухвходового элемента И подключен к выходу элемента ИЛИ, к входу которого подсоединены выходы обоих двухвходовых элементов И, вторрле входы которых соединены с пр мым и инверсным выходами D-триггера соответствующего каскада устройства, причем D-трнгтеры всех каскадов соединены последовательно друг с другом.

Структурна  электрическа  схема преобразовател  напр жение-код приведена на чертеже.

Предлагаемый преобразователь содер . жит пороговые элементы 1, логические блоки 2 матрицы 3 переключаемых резисторов, D-триггеры 4,. шину 5 подачи эталонного напр жени , шину 6 подачи аналогового сигнала , резистор 7, шину 8 подачи тактовых импульсов, шину 9 запускающего импульс, шину 10 напр жени  обнулени .

На один вход двухвходового эле.мента И логического блока 2 каждого каскада поступает сигнал с выхода порогового элемента 1, а на другой вход элемента И - разрешающий импульс с одного плеча дополнительного D-триггера 4. На один вход второго двухвходового элемента И поступает сигнал с выхода логического блока 2, а на, второй вход второго элемента И - запрещающий сигнал со второго плеча дополнительного D-триггера 4. Выходы элементов И объединены на элементе ИЛИ,  вл ющимс  цифровым выходом данного разр да устройства. В момент подачи разрешающего импульса происходит разрыв цепи обратной св зи ло-. гического блока 2 и перевод ее из режима пам ти в режим усилени , т.е. режим передачи выходного уровн  порогового элемента 1 данного разр да на последующие каскады устройства. При выключении разрешающего импульса логический блок 2 снова переводитс  в режим пам ти и фиксирует на выходе состо ние порогового элемента 1 в этот момент. Аналогично происходит работа логических блоков 2 в последующих каскадах устройства. Дл  реализации правильного процесса .кодировани , исключающего ошибки, и повышени  скорости преобразованк  (в два - четыре раза) по сравнению с преобразователем напр жение-код поразр дного взвешивани , разрешающие импульсы в последовательных каскадах устройства, должны быть смещены относительно друг друга на величину Д t (где to - тактовый период синхроимпульсов). Дл  формировани  разрещающих импульсов в каждом каскаде устройства используютс  дополнительные D-триггеры 4, соединенные последовательно , обеспечивающие сдвиг импульсов между разр дами на половину периода тактовых импульсов.

Преобразователь напр жение-код начинает работать с .момента подачи запускающего и.мпульса на шину 9. Дл  перехода преобразовател  в несинхронный режи.м входы всех D-триггеров 4 обнул ютс  путем подачи уровн  логической 1 на вход шины 10, и логические блоки 2 перевод тс  в режим усилени .

Использование новых элементов - логических блоков и D-триггеров позвол ет.примен ть преобразователь как в несинхронном (след щем), так и в синхронном режимах работы, причем в последнем случае преобразователь одновременно выполн ет функции амплитудного кодировани  и временного квантовани  с улучшенными по сравнению с несинхронным режимом временными характеристиками за счет тактировани  работы каскадов.

Claims (2)

1.Четырехразр дный аналого-цифровой преобразователь, не требующий синхронизации . «Электроника, № 3, 1976, с. 53.

2.Полупроводниковые кодирующие и декодирующие преобразователи напр жени . Под ред. Смолова В. Б. М., «Энерги , 1967, с. 137. () разр д ft разр д ( ) разр д разр д