SU1112301A1 - Устройство дл измерени амплитуды одиночных импульсных сигналов - Google Patents

Abstract

УСТРОЙСТВО ;ШЯ ИЗМЕРЕНИЯ АМПЛИТУЛЫ ОДИНОЧНЫХ И тУЛЬС11ЫХ СИГНАЛОВ, содержащее выходной кодовый регистр, декадный делитель, декаду измерительных компараторов, источник опорного напр жени  старшего разр да, два дополнительных компаратора, пиковый детектор, линию задержки, четьфе ключевых элеИента , причем выходы измерительных |сомпаратороБ подключены к входам выходного кодового регистра, вход пикового детектора и вход линии задержки присоединены к входу устройства , первые входы измерительных компараторов соединены с соответст .вукщими выходами декадного делител , их вторые входы соединены параллельно, а выход линии задержки соединен с первым входом первого дополнительного компаратора, о тличающеес  тем, что с целью его упрощени  и повьвпени  надежности, в него дополнительно введены управл емьоЧ источник опорного напр жени , кодовый выход которого соединен с входом выходного кодового регистра, а к диалоговому выходу присоединен первый крайний вывод декадного делител , источники опорного напр жени  младших разр дов, блок ключей считывани , коммутатор, тактовый генератор , злемент временной задержки , триггер и распределитель, выходы которого соединены с входами блока ключей считывани ,, выходы которого соединены с кодовыми входами упраьл смого источника опорного напр жени , второй вход первого дополнительного компаратора соединен с общей шиной, первый вход второго дополнительного компаратора соединен с входом пикового детектора, а второй вход пторого дополнительного компаратора - с его выходом, подключенным K- входу первого ключевого элементаj выход которого соединен с выходом второго ключевого злемента и соедиIненными параллельно вторыми входами измерителып 1Х компараторов, выход линии задержки подключен к входу второго ключевого элемента, выход первого дополнительного компаратора св зан с управл ющим входом третьего ключевого элемента, выход которого соединен с выходом устройства, первый управл ющий вход четвертого ключевого элемента соединен с выходом второго дополнительного кокшаратора, вход четвертого ключевого элемента подключен к выходу тактового генератора , а выход соединен с управл ющим входом блока ключей считывани  и входом элемента временной задержки, выход которого соединен с входами переключени  коммутатора и распределител  , кодовые входы которого св заны с выходами измерительных компараторов , а один из выходов одновре

Description

менно соединен с вторым управл ющим входом четвертого ключевого элемента входом считывани  выходного кодового регистра и входом триггера, первый выход которого подключен к управл ющему входу первого ключевого элемента, а второй - к управл ющему входу второго ключевого элемента и входу третьего ключевого элемента, второй крайний вывод декадного делител  соединен с одноименными полю12301

сами источников опорного напр жени  старшего и младших разр дов и первым выходом коммутатора, остальные выходы которого соединены с одноименными полюсами источников опорного напр жени  старшего и младших разр дов , первый вход коммутатора подключен к общий шине, а второй его вход соединен с аналоговым выходом управл емого источника опорного напр жени .

1 .

Изобретение относитс  к измерительной технике и может быть использовано в электроизмерительных устройствах и системах дл  определени  максимального значени  кратковременньгх одиночных и редко повтор ющихс  импульсных сигналов.

Известно устройство дл  измерени  максимального значени  сигнала, содержащее выходной кодовый регистр, многоразр дный декадный делитель, группу компараторов, первый вход каждого из которых подсоединен к соответствующей ступени младшей декады многоразр дного декадного делител , ступени старших декад которого шунтированы группой ключевых элементов, а выходы подключены к входам выходного кодового регистра 1.

Недостаток устройства - увеличение динамической погрешности результата измерени  с уменьшением продолжительности измер емого импульса, обусловленное последовательным во времени уравновешиванием измер емой величины.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  измерени  амплитуды одиночных импульсных сигналов, содержащее выходной кодовый регистр, многоразр дный декадный делитель, декаду измерительных компараторов, первьй вход каждого из которых подсоединен к соответствукнцей ступени младшей декады многоразр дного декадного делител , ступени старших декад которого шунтированы группой ключевьк элементов, а выходы подключены к входам выходного кодового регистра, источник опорного напр жени , два преобразовател  единичного кода в напр жение, пиковый детектор, линию задержки, два дополнительных декадных делител , дополнительные ключевые элементы, две дополнительные группы компараторов , первые входы одной, из которых подключены к соответствующим ступен м младших декад первого дополнительного декадного делител , ступени старших декад которого зашунтированы дополнительными ключевыми элементами, а первые входы другой подключены к соответствуннцим ступен м второго дополнительного декадного делител , лини  задержки подключена между вторыми входами группу компараторов и входом пикового детектора j выход которого подключен к вторым входам каадого компаратора дополнительных групп компараторов, декадный делитель и первый дополнительный декадный делитель включены между шиной нулевого потенциала и выходом источника ОПОРНОГО; напр жени , к котором подключен входом первый преобразователь единичного кода в напр жение выход которого соединен с входом второго преобразовател  единичного кода в напр жение, кодовыми выходами подключенного к выходам части компараторов первой дополнительной группы компараторов и управл ющим входом части группы ключевых элемен тов, шунтирукицих часть ступеней старших декад многоразр дного декадного делител , кодовые входы первого преобразовател  единичного 3 кода в напр жение подключены к выходам компараторов второй дополнительной группы компараторов и управл ющим входом другой части ключевых элементов группы ключевых элементов шунтирующих другую часть ступеней старших декад многоразр дного декадного делител , и дополнительной груп пы ключевых элементов, а выходы преобразователей единичного кода в напр жение подключены к входам выходного кодового регистра 21. Недостатками известного устройства  вл ютс  относительна  сложность так как .оно содержит многоразр дные резистивные д лители напр жени  с декадакш компараторов в соответствии с числом дес тичных разр дов кода .измер емой величины и аналоговые ключи дл  коммутацииСтупеней делите лей, и св занна  с ней недостаточна  надежность. Цель изобретени  - упрощение устройства и повышение его надежности . Поставленна  цель достигаетс  тем, что в устройство дл  измерени  амплитуды одиночных импульсных сигна лов, содержащее выходной кодовый ре гистр, декадный делитель, декаду из мерительных компараторов, источник опорного напр жени  старшего разр да , два дополнительных компаратора , пиковый детектор, линию задержки , четыре ключевых элемента, причем выходы измерительных компара торов подключены к входам выходного кодового регистра, вход пикового детектора и вход линии задержки присоединены к входу устройства, первые входы измерительных компараторов соединены с соответствующими выходами декадного делител , их вторые входы соединены параллельно, а выход линии задержки св зан с пер вым входом первого дополнительного компаратора, дополнительно введены управл емый источник опорного напр жении , кодовый выход которого св зан с входом выходного кодового регистра, а к аналоговому выходу присоединен первый крайний вывод декадного делител , источники опор ного напр жени  младших разр дов, блок ключей считывани , коммутатор, тактовый генератор, элемент временной задержки, триггер и распределитель , выходы которого соединены с 14 , входами блока ключей считывани , св занного своими выходами с кодовыми входами управл емого источника опорного напр жени , второй вход первого дополнительного компаратора соединен с общей шиной, входы второго дополнительногокомпаратора раздельно присоединены к входу и выходу пикового детектора, выход пикового детектора соединен с входом первого ключевого элемента, выход готорого одновременно св зан с выходом второго ключевого элемента и соединенными параллельно вторыми входами измерительных компараторов , выход линии задержки присоединен к входу второго ключевого элемента, выход первого дополнительного компаратора св зан с управл ющим входом третьего ключевого элемента , выход которого присоединен к выходу устройства, первый управл ющий вход четвертого ключевого элемента соединен с выходом второго дополнительного компаратора, вход четвертого ключевото элемента присое диней к выходу тактового генератора, выход одновременно св зан с управл ющим входом блока ключей считывани  и входом элемента временной задержки, выход которого присоединен к входам переключени  коммутатора и распределител , кодовые входы которого св заны с выходами измерительных компараторов, а один из выходов одновременно соединен с вторым управл ющим входом четвертого ключевого элемента, входом считывани  выходного кодового регистра и входом триггера, один выход которого присоединен к управл ющему входу первого ключевого элемента, а другой его выход одновременно св зан с управл ющим входом второго ключевого элемента и входом, третьего ключевого элемента, другой крайний вывод декадного делител  одновременно св зан с одними одноименными полюсами источников опорного напр жени  старшего и младших разр дов и первым выходом коммутатора , к другим выходам которого раздельно поисоединены противоположные одноименные полюса указанных источников опорного нагф жени , первый вход коммутатора присоединен к общей шине устройства, а второй его вход соединен с аналоговым выходом управл емого источника опорного направлени . 5 На чертеже изображена блок-схема устройства. Устройство содержит измерительны вход 1, пиковый детектор 2, линию 3 задержки, первый компаратор 4, второй компаратор 5, ключевые элементы - первьй 6, второй 7, третий 8 и четвертый 9, триггер 10, тактовый генератор 11, декаду измерительных компараторов 12, декадньй делитель 13, источники 14 и 15 опорного напр жени  от старшего до младшего разр дов, коммутатор 16, управл емый источник 17 опорного напр жени , блок 18 ключей считывани , распреде литель 19, элемент 20 временной задержки, выходной кодовый регистр 21, выход 22 устройства. К измерительному входу 1 устройства присоединены вход пикового детектора 2 и линии 3 задержки, к выходу которой подключен один из входов компаратора 4, второй вход которого св зан с общей шиной. К входу и выходу пикового детектора 2 раздельно присоединены входы компаратора 5, а входы ключевых элементов 6 и 7 соответственно св заны с выходом пикового детектора 2 и выходом линии 3 задержки. Выход компаратора 4 соединен с управл юпр1м входом ключевого элемента 9. Один выход триггера 10 присоединен к управл ющему входу ключевого элемен та 6, а другой одновременно св зан управл ющим входсм ключевогр элемен та 7 и входом ключевого элемента 8. К входу ключевого элемента 9 присое динен выход тактового генератора 11 а выходы ключевых элементов 6 и 7 св заны с одними, соединенными пара лельно, входами измерительных компараторов 12, другие входы которых раздельно присоединены к соответствующим выходам декадного делитеЛЯ 1 3. Крайний вывод декадного делител  12 св зан с однш«1 одноименным полюсами источников 14 и 15 опорног напр жени  и первым выходом коммута тора 16, противоположные одноименны выводы источников 14 и 15 опорного пр жени  присоединены, к другим выходам KOMMjnraTopa 16, один вход кот рого соединен с общей шиной, а друг присоединен к.аналоговому выходу уп равл емого источника 17 опорного на пр жени , св занному с входом декад 1 ного делител  13 напр жени . Кодовые входы управл емого источника 17 опорного напр жени  через блок 18 ключей считывани  св заны с соответствующими выходами распределител  19, выход ключевого элемента 9 соединен с управл ющим входом блока 18 ключей считьтани  и одновременно через элемент 20 временной задержки св зан с входами переключени  коммутатора 16 и распределител  19. Выходы измерительных компараторов 12 одновременно св заны с кодовыьш входами распределител  19 и выходным кодовым регистром 21, который также соединен с кодовыми выходами управл емого источника 17 опорного напр жени . Один из выходов распределите-л  19 одновременно св зан с другим управл ющим входом ключевого элемента 9, входом считывани  выходного кодового регистра 21 и входом триггера 10. Выход ключевого элемента 8 св зан с выходом 22 устройства, предназначенным дл  индикации окончани  процесса измерени . Устройство работает следующим образом. В исходном состо нии выходное напр жение управл емого источника 17 опорного напр жени  (источник 17 может быть, например, выполнен в виде декадного преобразовател  единичного кода в напр жение) равно максимальному значению, пропорциональному 10 , где п - число дес тичных разр дов выходного кода.При этом выходы измерительных компараторов 12 распределителем 19 присоединены к кодовым входам старщего разр да управл емого источника 17 опорного, напр жени  через блок 18 закрытых в исходном состо нии ключей считывани . Противоположньй от управл емого источника 17 опорного напр жени  вьшод декадного делител  13 коммутатором 16 подсоединен к общей шине устройства, ключевой элемент 6 открыт, а ключевые элементы 7-9 закрыты. В исходное состо ние устройство переключаетс  по внешнему сигналу (соответствующие цепи не, показаны). Амплитуда входного импульсного сигнала, которьй подают на измерительньй вход 1, вначале измер етс  пиковым детектором 2, погрешность которого находитс  в пределах младшего разр да кода. Вьгходное напр жение пикового детектора 2, расширенное на уровне максимума входного импульсного сигнала, сравниваетс  с помощью компаратора 5 непосредственно с входным импульсным сигналом. Благодар  некоторой задержке формировани  расширенного напр жени  на выходе пикового детек тора 2 компаратор 5 фиксирует превьшение выходным напр жением детектора 2 текущего значени  напр жени  входного импульсного сигнала пр уменьшении последнего. Сформированны при этом на выходе компаратора 5 единичный сигнал деблокирует ключевой элемент 9, после чего начинаетс  кодирование амплитуды измер е мого импульсного сигнала подекадным сравнением. Выходное напр жение пикового детектора 2 в первом такте кодировани  сравниваетс  в измерительных компараторах 12 с опорными уровн ми квантовани , образованными делителем 13, |шаг которых пропорционален единице старшего разр да, кода т.е. При этом число сработ вимх компараторов 12 (напр жение на измерительно входе которых превьш1ает напр жение соответствующих уровней квантовани  на опорном входе; равно К1 - значению старшего разр да кода измер емой величины (,1,...,9). Первыми же после деблокировани  ключевого элемента 9 тактовым сигналом тактового генератора 11 опрашиваютс  ключи считывани  блока 18 ключей считывани  и в соответствии с числом нулевых сигналов несработав ших измерительных компараторов 12 от ключаетс  соответствующее число ступеней напр жений старшего разр да . управл емого источника 17 опорного напр жени . Подобное отключение ступеней старшего разр да в источнике 17 достигаетс , например, включением на соответствующих кодовых входах этого источника элементов НЕ. Таким образом, в первом такте кодировани  после получени  кода К1 старшего разр да напр жение управл емого источника 17 опорного напр жени  устанавливаетс  эквивалентным значению старшего разр да кода К1- С задержкой в элементе 20 временной задержки, необходимой дл  форt 18 мировани  кода К1 и установлени  соответствующего напр жени  управл емого источника 17 опорного напр жени , тактовый сигнал переключает распределитель 19 и коммутатор 16 из первого , исходного, во второе положение . При этом выходы измерительных компараторов 12 присоедин ютс  через соответствующие ключи блока 18 ключей считывани  к цеп м кодовых входов второго старшего разр да управл емого источника 17 опорного напр жени , а присоединенный к общей шине вывод декадного делител  13 отключаетс  от этой шины и к декадному делителю 13 подключаетс  параллельно источник 14 опорного напр жени . Напр жение источника 1А опорного напр жени  равно единице старшего разр да кода, т.е. . Это напр жение суммируетс  с установленным напр жением управл емого источника 17 опорного напр жени  и поэтому до по влени  второго тактового сигнала на ступен х декадного делител  13 устанавливаютс  уровни напр жени  с шагом, пропорциональным . Каждый из этих уровней по абсолютной величине оказываетс  эквивалентным К1 Ю + Р. где р 1,2,..i,9 - номер ступени декадного делител  13. С по влением второго и последующего тактовых сигналов такты кодировани  и формировани  кодов последующих разр дов повтор ютс  аналогично описанному. После формировани  кода предпоследнего младшего разр да и переключени  распределител  19 сигналом, формируемым на его выходе, блокируетс  ключевой элемент 9, что исключает дальнейшую передачу тактовых сигналов от тактового генератора 11 и переключаетс  триггер 10, что приводит к блокированию ключевого элемента 6 и деблокированию ключевых элементов 7 и 8. Таким образом, после получени  кода предпоследнего младшего разр да на ступен х декадного делител  13 устанавливаютс  уровни напр жени  с шагом, пропорциональным единице младшего разр да кода, выходное напр жение управл емого источника 17 опорного напр жени  оказываетс  равным измер емой величине входного импульсного сигнала с точностью до единицы предпоследнего младшего разр да кода, а к входам измерительных компараторов 12 вместо пикового детектора 2 оказываетс  подключенной лини  3 задержки .

Величину времейной задержки линии 3 задержки выбирают в соответствии с временем получени  кодап-1 старших разр дов, т.е. равной сумме периодов соответствующего числа тактов.

В последнем такте кодировани  уровн  напр жени  декадного депителГ  13 с помощью измерительных компараторов 12 сравниваютс  непосредственно с измер емым импульсным сигналом, задержанным в линии 3 задержки на указанное выше врем . По мере нарастани  измер емого импульсного сигнала компараторы 12 последователь но срабатьюают, их сигналы запоминаютс  выходным кодовым регистром 21. В этот регистр, подготовленный дл  записи в предпоследнем такте кодировани  соответствующим выходню сигналом распределител  19, переписываютс  из регистра управл емого источника 17 опорного напр жени  также

и коды старших разр дов. I

После перехода измер емого импульсного сигнала через максимум в регистре 21 оказьдааетс  записанным код, эквивалентный амплитуде этого сигнала. Уменьшение величины

импульсного сигнала, например до нулевого уровн , фиксируетс  компар атор см 4, шлход ной сигнал кoтopo го через деблокированный в предпоследнем такте кодировани  ключевой элемент 8 передаетс  на выход 22 устройства в качестве сигнала окончани  процесса измерени . По этому сигналу код может быть считан из регистра 21 дл  дальнейшей обработки, после чего устройство можно переключить в исходное состо ние с одновременным сбросом регистра.

Использование одной шкалы квантов с измен ющейс  ценой делени  и упрощение принципа формировани  шагов квантовани  позвол ют использовать лишь один декадный делитель вместо нескольких многоразр дных,

ступени которых коммутировались аналоговыми ключами, и резко снизить число активных элементов. В свою очередь упрощение предлагаемого устройства позволит снизить показатель

интенсивности отказов и соответственно повысить надежность устройства. Использование щ остого декадного делител  и исключение аналоговых ключей в предлагаемом устройстве снимает систематические погрешности

и погрешности, вносимые нелиней- ; ностью аналоговых ключей при использовании многоразр дных делителей на;1р жени .

Claims (1)

1. УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ АМПЛИТУДЫ ОДИНОЧНЫХ ИМПУЛЬСНЫХ СИГНАЛОВ, содержащее выходной кодовый регистр, декадный делитель, декаду измерительных компараторов, источник опорного напряжения старшего разряда, два дополнительных компаратора, пиковый детектор, линию задержки, четыре ключевых элемента, причем выходы измерительных Компараторов подключены к входам выходного кодового регистра, вход циковбго детектора и вход линии задержки присоединены к входу устройства, первые входы измерительных компараторов соединены с соответствующими выходами декадного делителя, их вторые входы соединены параллельно, а выход линии задержки соединен с первым входом первого дополнительного компаратора, о тличающееся тем, что, с целью его упрощения и повьшёния надежности, в него дополнительно введены управляемый источник опорного* напряжения, кодовый выход которого соединен с входом выходного кодового регистра, а к ^налоговому выходу присоединен пер- вый крайний вывод декадного делителя, источники опорного напряжения младших разрядов, блок ключей считывания, коммутатор, тактовый генератор, элемент временной задержки, триггер и распределитель, выходы которого соединены с входами блока ключей считывания,, выходы которого соединены с кодовыми входами управляемого источника опорного напряжения, второй вход первого дополнительного компаратора соединен с общей шиной, первый вход второго дополнительного компаратора соединен с входом пикового детектора, а второй вход второго дополнительного компаратора - с его выходом, подключенным к~входу первого ключевого элемента; выход которого соединен с выходом второго ключевого элемента и соеди|ненными параллельно вторыми входами иэмерителывйх компараторов, выход линии задержки подключен к входу второго ключевого элемента, выход первого дополнительного компаратора связан с управляющим входом третьего ключевого элемента, выход которого соединен с выходом устройства, первый управляющий вход четвертого ключевого элемента соединен с выходом второго дополнительного компаратора, вход четвертого ключевого элемента подключен к выходу тактового генератора, а выход соединен с управляющим входом блока ключей считывания и входом элемента временной задержки, выход которого соединен с входами переключения коммутатора и распределителя , кодовые входы которого связаны с выходами измерительных компараторов, а один из выходов одновреSU ,...1112301 менно соединен с вторым управляющим входом четвертого ключевого элемента, входом считывания выходного кодового регистра и входом триггера, первый выход которого подключен к управляющему входу первого ключевого элемента, а второй - к управляющему входу второго ключевого элемента и входу третьего ключевого элемента, второй крайний вывод декадного делителя соединен с одноименными полю сами источников опорного напряжения старшего и младших разрядов и первым выходом коммутатора, остальные выходы которого соединены с одноименными полюсами источников опорного напряжения старшего и младших разрядов, первый вход коммутатора подключен к общий шине, а второй его вход соединен с аналоговым выходом управляемого источника опорного напряжения.

   1 .