SU1064453A1

SU1064453A1 - Цифро-аналоговый преобразователь

Info

Publication number: SU1064453A1
Application number: SU813260833A
Authority: SU
Inventors: Валерий Иванович Диденко; Юрий Серафимович Солодов
Original assignee: Московский Ордена Ленина И Ордена Октябрьской Революции Энергетический Институт
Priority date: 1981-03-12
Filing date: 1981-03-12
Publication date: 1983-12-30

Abstract

ЦИФРОАЯАЛОГОВЫЙ ПРЕОВРАЭО-П ВАТЕЛЬ, содеркао ий источйик тока, выход которого подключен к первому входу цифроуправл емого делител тока, второй вход которого соединен с шиной входного кода, отличающийс тем, что, с целью повышени быстродействи , в него введен управл емый суьелатор, первый вход которого соединен с первым выходом цифроуправл емого делител тока, второй вход - с вторьил выходом цифроуправл емого делител тока, а выход - с выходной шиной. S

Description

э

3i

VfM.

4

4i

сл

САЭ Изобретение относитс к цифровой электроизмерительной технике и може быть использовано в аналого-цифровых преобразовател х (АЦП) и информационно-измерительных системах. Известен цифроаналогойый преобра зователь (ЦАП), содержащий источник тока и цифрруправл емый делитель l Недостатком данного ЦАП вл етс ограниченна точность преобразовани , обусловленна погрешностью деЛенин токов в цифроуправл емом делителе токов (ЦУДТ). Известен также ЦАП, содержащий источник тока, выход которого подключен к первому входу цифроуправл емого делител тока, второй вход которого соединен с шиной входного кода 2 . Недостатком данного ЦАП вл етс низкое быстродействие, обусловленное использованием фильтра, подключенного к выходу ЦУДТ. Цель изобретени - повышение быстродействи . Поставленна цель достигаетс тем, что в цифроаналоговый преобразователь , содержащий источник тока, выход которого подключаетс к перво входу цифроуправл емого делител то ка, второй вход которого соединен с шиной входного кода, введен управ л емый сумматор, первый вход которого соединен с первым выходом цифр управл емого делител тока, второй вход - с вторым выходом цифроуправл емого делител тока, а выход - с выходной тиной. ria фиг.1 представлена функциональна схема устройства; на фиг.2функциональна схема управл емого сумматора. Источник 1 образцового тока соед нен с первым входом ЦУДТ 2, первый и второй выходы которого соединены с первым и вторым входами управл емогр сумматора 3 соответственно. Шина входного кода N соединена с вторым входом ЦУДТ 2 , который содер жит блоки 4.1 - 4. п делени токов пополам, переключатели 5.1 - 5.И, разр дные ключи 6.1 - б.п, сумматор 7 разр дных токов и блок 8 управлени . Вход первого блока 4.1 делени тока пополам соединен с первой вход ной клеммой ЦУДТ 2. Первый и второй выходы блоков 4 подключены к первым и вторым входам переключателей 5 соответственно. Первые выходы перек лючателей 5 соединены с первыми входами разр дных ключей б. Второй выход первого переключател 5.1, соответствующего старшему разр ду входного кода, соединен с входом блока 4.2 делени тока пополам, соответствующего следующему менее зна чащему разр ду входного кода N . Аналогичным образом вторые выходы других переключателей 5.2, ... ,5.0-1 соединены соответственно с входами блоков 4.3,...,4.п делени токов пополам, соответствующих следующим менее значащим разр дам входного кода N . Второй выход переключател 5. и подключен к шине Корпус . Первые выходы разр дных ключей 6 соединены с соответствующими входами сумматора 7 разр дных токов, выход которого подключен к первой выходной клемме ЦУДТ 2. Вторые выходы разр дных ключей 6 соединены с шиной Корпус . Вторые входные клеммы ЦУДТ 2 по;п(ключены к входу блока 8 управлений , первый выход которого соединен с управл ющими входами переключателей 5 и второй выходной клеммой ЦУДТ 2. Образцовый ток Зд , поступающий с выхода источника 1 тока, делитс в блоке 4.1 пополам и поступает на два входа переключател 5.1. Одна половина тока Зд используетс в качестве разр дного тока, соответствующего старшему разр ду входного кода, и поступает через переключатель 5.1 и ключ 6.1 на один.из входов сумматора 7, либо на шину Корпус в зависимости от .значени кодовой цифры в старшем разр де входного кода. Втора половина тока проходит через переключатель 5.1 и делитс пополам в блоке 4.2. Таким образом, на входы переключател 5.2 поступают токи, номинальные значени которых равны 2 fUQ Один из этих токов через ключ 6,2 может быть подключен на вход сумматора 7, а другой поступает в следующий младший разр д дл делени пополс1М. Состо ние ключей 6 зависит от кода, поступающего на вход блока 8 управлени , С помощью переключателей можно мен ть местами выходы соответствующих блоков 5 делени токов пополам. Управл ющие сигналы на переключатели 5 поступают с блока 8. Цифроаналогрвое преобразование производитс за два такта. На первом такте преобразование прои заводитс при одном состо нии переключателей .5, а на втором такте - при противоположном состо нии. Таким образом, на втором такте выходы блоков 4 делени тока пополам в каждом разр де мен ютс местами. При этом погрешность предлагаемого ЦАП практически не зависит от погрешностей делени токов пополам. По окончании первого такта цифроаналогового преобразовани напр жение с выхода сумматора 7 (фиг.2) поступает на блок 9 выборки-хранени , запоминаетс и поступает на | первый вход аналогового сумматора 10.

После этого.сигнал с выхода блока 8 отключает сумматор 7 от блока 9. По окончании второго такта цифроаналогового преобразовани напр жение с выхода сумматора 7 поступает на второй вход аналогового Сумматора 10. Таким образом, по окончании второго такта на первый вход аналогового сумматора 10 поступает результат цифроангшогового преобразовани , полученный по окончании

первого такта, а на второй вход результат , полученный по окончании второго такта.

таким образом, по сравнению с иэвестными устройствами предлагаемое

устройство из-за введени нового элемента (управл емого сумматора) позвол ет преобразовывать входной код 6 аналоговый выходной сигнал эа меньшее число тактов, т.е. его быстродействие выше, чем у известного.

.г

Claims

ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗО-Ί ВАТЕЛЬ, содержащий источник тока, выход которого подключен к первому входу цифроуправляемого делителя тока, второй вход которого соединен * с шиной входного кода, отличающийся тем, что, с целью повышения быстродействия, в него введен управляемый сумматор, первый вход которого соединен с первым выходом цифроуправляемого делителя тока, второй вход - с вторым ВЫХОДОМ ЦИф-| роуправляемого делителя тока, а выход - с выходной шиной.

н +ui.1