SU1223154A1 - Устройство дл измерени амплитуды импульсных сигналов - Google Patents

Abstract

Изобретение относитс  к измерительной технике. Может быть использовано дл  определени  амплитудного значени  последовательности повто р ющихс  импульсных сигналов в широком диапазоне частот их следовани . Целью изобретени   вл етс  повышение надежности и упрощение устройства . Поставленна  цель достигаетс  путем синхронизации каждого такта кодировани  текущим сигналом входной последовательности импульсов. При этом ка ;цый такт кодировани  синхронизирован только с одним из сигналов измер емой последовательности. Остальные сигналы в интервале времени между соседними тактами кодировани  вли ни  на работу устройства не оказывают . Информационна  и аппаратурна  надежность устройства увеличена в результате уменьшени  числа схемных элементов и сокращени  между ними функциональных св зей. 1 ил. г

Description

1

Изобретение относитс  к измерительной технике и может быть использовано дл  определени  амплитудного значени  последовательности повтор ющихс  импульсных сигналов в широ- ком диапазоне частот их следовани . Цель изобретени  - повьппение надежности за счет упрощени  устройства .

Поставленна  цель достигаетс  вве дением синхронизации каждого такта кодировани  текущим сигналом входной последовательности импульсов. При этом каждый такт кодировани  синхронизован только с одним из сигналов измер емой последовательности, а остальные сигналы в интервале времени между соседними тактами кодировани  вли ни  на работу устройства не оказывают. Аппаратурна  надеж- ность устройства возрастает благодар  уменьшению числа функциональных элементов. Одновременно возрастает информацис нна  надежность.

На чертеже представлена структурна  схема устройства.

Устройство содержит измерительный вход 1 i выход 2 сигнала конца измерени ; вход 3 сигнала запуска; источники 4.1,...,4.п опорного напр - жени  от старшего до предпоследнего младшего разр дов соответственно-, резистивный делитель 5; коммутатор 6; измерительные компараторы 7.1- 7(п-1)-, компаратор 8; первый 9 и второй 10 формирователи импульсовi триггеры 11.1-11(п-1) пам ти, циф- роаналоговый преобразователь (ЦАП) 12J регистр 13 кода; первый 14 и второй 15 элементы И, первый 16, второй 17 и третий 18 триггеры , первый элемент 19 временной задержки; элемент ИЛИ 20; третий элемент И 21-, .второй элемент 22 временной задержки распределитель 23 кода; блок 24 ключей переписиJ дешифратор 25 кода; первые выходы 26 устройства.

При этом вход 1 устройства соединен с первыми входами измерительных компараторов 7.1-7(п-1) и 8, вторые входы компараторов 7 соединены с выходами делител  5. Выходы компараторов 7 через триггеры 11.1-11(п-1) пам ти соединены с дешифратором 25 кода, выходы которого через блок 24 ключей переписи и распределитель 23 кода соединены с входами регистра 13 кода, выходы которого соединены с

5

5

31

0

30 5 40 45

50 55

54

первыми выходами 26 устройства и входами ЦАП 12. Первый выход ЦАП 12 соединен с выводом резистивного делител  5 и входом коммутатора 6,второй выход ЦАП 12 соединен с общей шиной питани , так же как и второй вход компаратора 8. Выход компаратора 8 подключен к входам двух формирователей 9 и 10 импульсов. Выход формировател  9 через последовательно включенные первый элемент И 14, первый триггер 16 подключен к первому входу элемента И 15, второй вход которого соединен с выходом формировател  10. Выход элемента И 15 соединен с R-входом триггера 18, блоком 24 ключей переписи, входом третьего элемента И 21 и через элемент 22 временной задержки соединен с элементом ИЛИ 20, входами управлени  распределител  23 кода и коммутатора 6.

Второй вход элемента ИЛИ 20, управл ющие входы распределител  23 кода, коммутатора 6 и регистра 13 кода соединены с входом 3 устройства . распределител  23 кода через второй вход элемента И 21 соединен с первым входом триггера 17, второй вход которого соединен с вторым входом элемента ИЛИ 20.Выход элемента ИЛИ 20 через элемент 19 временной задержки соединен с S-вхо- дами триггеров 16-18, при этом выход триггера 18 соединен с третьим входом элемента И 15. Выход триггера 17 соединен с вторым входом элемента И 14 и выходом 2 устройства,а третий вход элемента И 14 соединен с вторым выходом триггера 16. Вход резисторного делител  5 соединен с первыми выходами источников 4 опорного напр жени , вторые выходы которых соединены соответственно с входами коммутатора 6.

Устройство работает следующим образом .

По сигналу внешнего запуска,поступившему на вход 2, устройство вначале переключаетс  в исходное состо ние , после чего автоматически начинаетс  измерение (кодирование) амплитуды ч;игналов импульсной последовательности , поступающей на измерительный вход 1. В исходном состо нии коммутатор 6 подключает параллельно делителю 5 источник 4.1 опорного напр жени  старшего разр да, регистр 13 кода сбрасываетс  в нуле3

вое состо ние и напр жение на выходе ЦАП 12 становитс  нулевым, триггер 17 переключаетс  в единичное состо ние , распределитель 23 подключает блок 24 ключей переписи к входам старшего разр да регистра 13, элемент И 21 блокирован нулевым сигналом на выходе регистра 13. Сигнал запуска передаетс  через элемент ИЛИ 20 и с задержкой в элементе 19, необходимой дл  переключени  устройства в исходное состо ние, переключает в нулевое состо ние триггеры 11 пам ти , а триггеры 16 и 18 переключает в положени , при которых деблокируетс  элемент И 14 и блокируетс  (триггером 16) элемент И 15.

На. выходах (ступен х) резистив- ного делител  5 подключенным источником опорного напр жени  образуютс  уровни квантовани  с посто нным шагом приращени . Делитель 5 с компараторами 7 образует аналого-цифровой преобразователь считывани  с поразр дным определением кода. Если используетс  дес тичное кодирование, то делитель 5  вл етс  однодекадным, а количество компараторов равно дев ти . Опорное напр жение источника 4.1 старшего разр да равно при этом пределу измер емой величины 10 , где п - число разр дов кода. Остальные опорные напр жени  эквивалентны единице соответствующего разр да кода.

В исходном состо нии на ступен х делител  образуютс  уровни с шагом, эквивалентным единице старшего разр да кода, в рассматриваемом случае С переключением в нулевое состо ние триггеров 11 пам ти они оказываютс  подготовленньми к записи единичных сигналов измерительных компараторов 7. С по влением сигнала измер емой импульсной последователь- ности на входах компараторов 7 он сравниваетс  с опорными уровн ми делител  5. По мере его нарастани  до амплитудного значени  на выходах соответствующих компараторов 7 по вл ютс  единичные сигналы, которые запоминаютс  подключенными к ним триггерами 11. Число сработавших компараторов равно значению определ емого разр да кода.

В компараторе 8 измер емый сигнал сравниваетс  с нулевым (или np.-i- н тым за нулевой) уровнем. С нарастанием измер емого сигнала компаратор 8 переключаетс , например, из

23154

нулевого в единичное состо ние. Из переднего фронта выходного сигнала компаратора формирователем 9 формируетс  импульс, которым переключа- 5 етс  триггер 16. При переключении этого триггера блокируетс  элемент И 14 и деблокируетс  элемент И 15.

При уменьшении измер емого сигнала до нулевого уровн  компаратора 8

10 сигнал на выходе этого компаратора измер етс  с единичного на нулевой. Из фронта спада сигнала этого компаратора в формирователе 10 формируетс  соответствующий импульс, ко )5 торый передаетс  через элемент И 15 в блок 24 ключей переписи кода и одновременно переключает триггер 18, чем блокируетс  элемент И 16.

По импульсу, по вившемус  на вы20 ходе элемента И 15, через подготовленные цепи распределител  23 в регистр 13 переписываетс  код,представленный сигналами измерительных компараторов. Этот единичный код

25 соответствующего разр да преобразуетс  предварительно дешифратором 25 в разр д соответствующего двоичного кода, в рассматриваемом случае двоично-дес тичного кода. Такое пре2Q образование кода необходимо дл  упрощени  суммировани  в регистре 13 кодов различных разр дов и суммировани  тем самым выходных напр жений . ЦАП. Суммирование двоично-позиционных кодов сводитс  к суммированию позиций отдельных разр дов, в то врем  как суммирование двоичных кодов требует применени  арифметического устройства с суммированием и переносом сигналов отдельных раз- р дов.

При записи кода в регистр 13 напр жение на выходе ЦАП 12 становитс  эквивалентным сумме соответствующих разр дов кода.

ЦАП  вл етс  также двоично-дес тичным , преобразует в напр жение только п-1 старших разр дов кода и поэтому содержит п-1 разр дов, а в регистр 13 записываютс  все разр ды

50 кода. Дешифратор 25  вл етс  двоичным , имеет четыре выхода. Столько же ключей содержитс  и в блоке 24.

В первом, после исходного (нулевого ) состо ни , такте кодировани 

55 напр жение ЦАП становитс  эквивалентным старшему разр ду кода.

С задержкой во времени в элементе 22, необходимой дл  записи теку35

40

45

щего разр да кода в регистр 13, выходной сигнал элемента И 15 переключает распределитель 23, подготавли- ва  его дл  передачи кода второго разр да во втором такте кодировани , и одновременно переключает коммутатор 6, который отключает источник старшего п-го разр да и параллельно делителю 5 подключает источник вто- рого (n-l)-ro старшего разр да.

При указанных переключени х в первом такте на ступен х делител  5 устанавливаютс  уровни напр жени  с шагом, эквивалентным единице второ- го старшего разр да ко да, смещенные на величину напр жени  ЦАП, эквивалентного сформированному в первом такте старшему разр ду кода.

С задержкой во времени в элемен- те 19, необходимой дл  установлени  новых уровней напр жени  на ступен х делител  5, выходной сигнал элемента 22 переключает триггеры 11,16 и 18 в исходное состо ние и начина- етс  второй такт кодировани  - определени  .второго разр да кода.

Сброс триггеров 11.1-11 (п-1) в нулевое состо ние относительно по влени  измер емого сигнала на входе

Iи на входах компараторов 7.17 (п-1) происходит в случайный момент времени. Если сброс ЦАП 12 происходит во врем  нарастани  измер емого сигнала то в триггеры 11-11(п-1) записываютс  сигналы компараторов 7, соответствующие амплитуде измер емого сигнала. Если же сброс триггеров

IIи триггеров 16 и 18 происходит

во врем  спада измер емого сигнала, то компараторы 8 фиксируют только часть этого сигнала и в триггеры 11 записываетс  код, соответствукщий какому-то мгновенному, не амплитудному значению измер емой величины. Однако в этом случае при уменьшении измер емого сигнала в деблокированном элементе И 14 формирователь 9 не формирует импульса. Поэтому, хот  из фронта спада измер емого сигнала формирователь 10 и формирует соответствующий импульс, но этот импульс не проходит через блокированный элемент И 15 в блок 24 ключей переписи кода. В этом случае следующий импуль считывани  формируетс  только с поступлением на вход 1 очередного сигнала измер емой последовательности , чем достигаетс  определение и запись в триггеры 11 текущего разр да кода амплитудного значени  этого сигнала. Записанное перед этим в триггеры 11 число, соответствующее не амплитудному значению сигнала, сбрасывать не нужно, так как оно  вл етс  частью амплитудного значени  сигнала и дополн етс  при его определении .

Таким образом, если сброс триггеров 11 происходит во врем  уменьшени  измер емого сигнала, то благодар  описанной синхронизации каждый текущий такт кодировани  всегда начинаетс  только с нарастанием одного очередного измер емого сигнала, чем исключаютс  ошибки в определении разр дов кода. Вместе с тем во врем  каждого такта кодировани  воздейст-, вие на устройство остальных сигналов последовательности исключаетс .

В предпоследнем такте кодировани , после записи в регистр (n-l)-ro предпоследнего младшего разр да кода и переключени  распределител  23 в последнее положение Дл  передачи в регистр 13 младшего разр да кода, на выходе распределител  и соответственно на входе элемента И 21 по вл етс  единичный сигнал.

К началу п-го последнего такта кодировани  на ступен х делител  5 устанавливаютс  уровни квантовани  с шагом, эквивалентным единице младшего разр да кода, а напр жение ЦАП эквивалентно при этом сумме п-1 старших разр дов кода. В п-м такте кодировани  импульс,поступивший в блок 24 ключей дл  переписи кода младшего разр да передаетс  также через деблокированный элемент И 21 и переключает триггер 17. С указанным переключением триггера 17 блокируетс  элемент И 14 и измерение амплитуды последовательности входных сигналов завершаетс . Конец измерени  отображаетс  по влением единичного сигнала на выходе 2 устройства. По этому сигналу с выходов 26 t ожет быть считан из регистра 13 во внешнее устройство пам ти или отображени  код - цифровой эквивалент измеренной амплитуды.

Новый цикл измерени  выполн етс  с поступлением очередного сигнала запуска на вход 3.

71223154

а изобретени 

1вв дв ме ст

Устройство дл  измерени  амплитуды импульсных сигналов, содержаще триггер, два элемента временной задержки , резистивный делитель, один вывод которого соединен с одними из полюсов источников опорного напр жени  от старшего до младшего предпоследнего разр дов, другие полюса которых подключены к выходам коммутатора , аналоговым входом параллельно с другим выводом резистивного делител , соединенного с выходом цифро аналогового преобразовател ,входы которого соединены с выходами регистра кода, входами подключенного к распределителю кода, к входам которого подсоединены выходы блока ключей переписи, входами соединенного через дешифратор кода с выходами триггеров пам ти, вход каждого из которых подключен к выходу соответствующего измерительного компаратора, опорным входом соединенного с соответствующей ступенью резистивного делител , а измерительный вход каждого из измерительных компараторов и компаратора, опорным входом соединенного с общей шиной, подключен к измерительному входу устройства, с входом сигнала запуска которого со.е- динены входы сброса коммутатора, распределител  кода, регистра кода, выходы которого подсоединены также к кодовому выходу устройства, о т- личающеес  тем, что, с целью повышени  его надежности за счет упрощени  устройства, в него

8

1введены два формировател  импульсов, два триггера, элемент ИЛИ и три эле-, мента И, первый из которых соответствующими входами соединен с выходом

Первого формировател  импульсов,одним из выходов первого триггера и выходом второго триггера, подключенным к выходу сигнала конца измерени  устройства, выход первого элемента И соединен с одним из входов первого триггера, другой вход которого подсоединен к первому входу третьего триггера, и входом сброса триггеров пам ти, а через первый элемент временной задержки подсоединен к выходу элемента ИЛИ, один из входов которого соединен с первым входом второго триггера и входом сигнала запуска устройства, а другой вход параллель

но с входами запуска коммутатора и

распределител  кода через второй элемент временной задержки подключен к параллельно соединенным выходу второго элемента И, второму входу

третьего триггера, входу сигнала переписи блока ключей переписи и одному из входов третьего элемента И, вторым входом подключенного к соответствующему выходу распределител 

кода, а выходом - к второму входу второго триггера, соответствующие входы второго элемента И соединены с вторым выходом первого триггера, выходом третьего триггера и выходом второго формировател  импульсов, вход которого параллельно с входом первого формировател  импульсов подсоединен к выходу компа- ipaTOpa,

Claims (1)

1. Формула изобретения

   Устройство для измерения амплитуды импульсных сигналов, содержащее триггер, два элемента временной задержки, резистивный делитель, один вывод которого соединен с одними из полюсов источников опорного напряжения от старшего до младшего предпоследнего разрядов, другие полюса · которых подключены к выходам коммутатора, аналоговым входом параллельно с другим выводом резистивного делителя, соединенного с выходом цифроаналогового преобразователя,входы которого соединены с выходами регистра кода, входами подключенного к распределителю кода, к входам которого подсоединены выходы блока ключей переписи, входами соединенного через дешифратор кода с выходами триггеров памяти, вход каждого из которых подключен к выходу соответствующего измерительного компаратора, опорным входом соединенного с соответствующей ступенью резистивного делителя, а измерительный вход каждого из измерительных компараторов и компаратора, опорным входом соединенного с общей шиной, подключен к измерительному входу устройства, с входом сигнала запуска которого соединены входы сброса коммутатора, распределителя кода, регистра кода, выходы которого подсоединены также к кодовому выходу устройства, о тличающееся тем, что, с целью повышения его надежности за счет упрощения устройства, в него введены два формирователя импульсов, два триггера, элемент ИЛИ и три элемента И, первый из которых соответствующими входами соединен с выходом 5 первого формирователя импульсов,одним из выходов первого триггера и выходом второго триггера, подключенным к выходу сигнала конца измерения устройства, выход первого элемента И соединен с одним из входов первого триггера, другой вход которого подсоединен к первому входу третьего триггера, и входом сброса триггеров ^памяти, а через первый элемент временной задержки подсоединен к выходу элемента ИЛИ, один из входов которого соединен с первым входом второго триггера и входом сигнала запуска устройства, а другой вход параллель²⁰ но с входами запуска коммутатора и распределителя кода через второй элемент временной задержки подключен к параллельно соединенным выходу второго элемента И, второму входу

   25 третьего триггера, входу сигнала переписи блока ключей переписи и одному из входов третьего элемента И, вторым входом подключенного к соответствующему выходу распределителя 30 кода, а выходом - к второму входу второго триггера, соответствующие входы второго элемента И соединены с вторым выходом первого триггера, выходом третьего триггера и выхо35 дом второго формирователя импульсов, вход которого параллельно с входом первого формирователя импульсов подсоединен к выходу компаратора.