SU995316A1 - Аналого-цифровой преобразователь - Google Patents

Description

. (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ

изобретение относитс  к информационно-преобразовательной технике и может .быть использовано в устройств вах преобразовани , например, напр жени  в код.

Наиболее близким к предлагаемому  вл етс  аналого-цифровой преобразователь , содержащий дифроанашоговый преобразователь, компаратор, генератор тактовых импульсов, триггер циклов , регистр сдвига, буферный регистр и блок управлени , выполненный в виде выходного регистра, трехвходовых элементов И и линий задержкц , количество которых равно разр дам преобразовани , причем вь1ход генератора тактовых импульсов (ГТИ) соединен с одним из входов элементов И каждого разр да, через элемент И ср учетными входами регистра сдвига «аждого разр да (кроме первого), . выполненного на последовательно соединенных КЗ-триггерах, через элемент И первого разр да регистра сдвига и через элемент задержки с одним из входов триггера циклов, выход которого соединен с элементом И первого разр да регистра сдвига, выход которого через линию задержки соединен с первым входом RS-триггера

1-го разр да регистра сдвига, выход которого соединен с вторым входом элемента И первого разр да, а выс ходы RS-триггеров всех последующих разр дов соединены с вторыми входами, элементов И соответствующих разр .дов и установочными входами выходного регистра блока управлени , а ,

(О также элементами И регистра сдвига соответствующего разр да, примен ю- щимис  дл  формировани  бита переноса сброса предыдущего RS-триггера в регистре сдвига, причем одновременно с э1:им третьим входы .эле15 ментов К каждого разр да соединены с выходом компаратора через элемент НЕ, а выxoj№I элементов И через ли- . НИИ задержки каждого разр да соединены с R-Bходами триггеров вы20 ходного регистра, который посредством ключей управл ет выходом цифроаналогового преобразовател  tl Недостатком устройства,  вл етс  необходимость строгой синхронизации

25 и задержки во времени тактового импульса на R-вход и импульса запуска, на S-вход триггера циклов; импульсов на S-входе и R-входе первого разр да регистра сдвига; импульса

30 -G выхода компаратора, тактового импульса и одновременно с этим наличи  предыдущего состо ни  триггера сдвига соответствующего разр да Это усложн ет отладку схемы, требует сложных в реализации и ненадежны в работе схем, перенастройки схем при переходе на другой диапазон так вых частот, уменьшает быстродействие всего преобразовател  в целом за счет наличи  2-тактной схемы синхронизации. Цель изобретени  - повышение йлстродействи  и надежности работы устройства. Поставленна  цель достигаетс  те что в аналого-цифровой преобразователь , содержащий блок управлени , включающий регистр управлени , выходы которого через цифроаналоговый преобразователь соединены с первым входом компаратора, второй вход которого соединен с входной шиной, триггер циклов, первый вход которого соединен с шиной запуска, генератор тактовых импульсов, выход которого соединен с первым входом регистра сдвига, введен буферный регистр и блок управлени  дополнительно включает узлы укорочени  импульсов , генератор одиночных импульсов , элементы И и НЕ и линию за держки, причем выход триггера цикло соединен с входом генератора тактовых импульсов и с первым входом генератора одиночных импульсов, выход которого соединен с вторым входом регистра сдвига и через элемент НЕ с первым входом элемента И, второй вход которого соединен с выходом регистра сдвига, а выход соединен с вторым входом триггера циклов , 5 входом первого триггера и R-входами остальных триггеров регистра управлени , С-входы которого соединены с соответствующими разр дными выходами регистра сдвига, а начина  с второго разр да через узл укорочени  с S-входают соответствую щего разр да, при этом D-входы подключены к выходу компаратора, а выходы регистра управлени  подключены к входам буферного регистра, управл юший вход которого через линию за держки соединен с последним разр дным выходом регистра сдвига и вторым входом генератора одиночных импульсов . На.чертеже представлена схема аналого-цифрового преобразовател . Преобразователь содержит цифроаналоговый преобразователь (ЦАП) 1, компаратор 2, генератор 3 тактовых импульсов (ГТИ), триггер 4 циклов, регистр 5 сдвига, буферный регистр и блок 7 управлени , состо щий из регистра 8 управлени  на D-триггера узлов 9 укорочени  импульсов, генератора 10 одиночных импульсов, элемента И 31, элемента НЕ 12, линии 13 за,г,аржки, 14 - шина запуска. Аналого-цифровой преобразователь работает следующим образом. Импульс запуска поступает на установочный вход триггера 4 циклов, переводит его в состо ние, включающее генератор -2 тактовых импульсов к генератор 10 коротких одиночных импульсов , выходной импульс которого необходим дл  записи в регистр 5 сдвига начальной информации (уровень О в первый разр д и уровень j во все последующие). С регистра 5 сдвига задержанный импульс, а также инвертированный элементом НЕ 12 импульс с выхода генератора 10 одиночных импульсов поступают на входы элемента ИИ. В результата этого образуетс  импульс, сбрасг шающий в нулевое состо ние все разр ды регистра 8 управлени , кроме перЕОГО, а в первом триггере регистра 6 уровень 1 . Одновременно импульс с выхода элемента И 11 поступает на сброс триггера 4 циклов, но, так как импульс запуска по длительности больше , чем импульс с выхода элемента И 11, триггер 4 циклов остаетс  в прежнем состо нии. После поступлени  импульса на С-вход триггера 1-го разр да регистра 8 управлени  на его выходе по вл етс  сигнал, который коммутирует старший разр д цифроаналого-; вого преобразовател  1, Вес (напр жение ) г соответствующий старшему разр ду, сравниваетс  с исследуемым сигналом (напр жение Ug) на компараторе 2. В случае на D-входы (до окончани  тактового импульса, поступившего на С-вход) регистра 8 управлени  подаетс  уровень . При этих услови х на выходе D-триггера регистра 8 управлени  сохран етс  уровень IV. При Ue,Um,f, с компаратора 2 поступает уровень О на D-вход указанного разр да и происходит запись О на выходе . Следующие тактовые импульсы генератора 3 производ т сдвиг уровн  О с 1-го разр да во все последующие разр ды регистра 5 сдвига . Сформированные таким образом нулевые уровни дл  каждого разр да поступают на С-входы соответствующих D-триггеров регистра В управлени , а также через узлы 9 укорочени  импульсов на их S-входы. Выходы регистра 8 управлени  коммутируют соответствующие ключи ЦАП 1, при этом напр жение с выхода цифроаналогового поеобразовател  1 сравниваетс  с

исследуемым сигналом Ug,, на компараторе 2. При этом происходит суммирвание весов (напр Ясений) каждого последующего разр да ЦАП 1 и выставл етс  код на регистре 8 управлени , определ ющий величину входного исследуемого сигнала.

импульс регистра 5 сдвига последнего разр да, записав в регистр 8 управлени  информацию по результатам поразр дного уравновешивани  ВХОДНОГО:сигнала с опорным напр жением ЦАП 1, через линию 13 задержки переписывает, ее в буферный регистр 6 Лини  13 задержки вводитс  с целью записи истинной информации из регистра 8 управлени  только лишь после прихода импульса с компаратора 2 на D-вход последнего разр да регистра 8 управлени . Одновременно импульс последнего разр да регистра 5 -сдвига поступает .на генератор 10 одиночных импульсов, кот/орый при этом стирает информацию в регистре 5 сдвига и формирует на элементе И 11 импульс , задержанный на врем , определенное длительностью импульса генератора 10 одиночных импульсов. Импульс генератора 10 сбрасывает в начальное состо ние всё (кроме первого ) разр ды регистра 8 и переводит триггер 4 циклов в .состо ние, запрещающее работу генератора 3 до прихода следующего Импульса Запуск (строб от ЭВМ или любой дауг импульс). С приходом следующего импульса запуска процесс повтор етс .

В буферном регистре информаци  сохран етс  дц след1ующего цикла и может считыватьс  в любое врем , вплоть до окончани  нового цикла преобразовани .

Благодар  предлагаемому построению блока 7 управлени  преобразование заканчиваетс  аа врем , мень-г шее длительности такта (в прототипе дл  преобразовани  необходимо 2 тактовых импульса).

Таким образом, №1стродействие устройства, увеличиваетс  за счет отсутстви  второго тактирующего импульса в l+1/n раз, где п-число разр дов преобразовани , и за счет сокращени  периода цикла обработки

сигнала по цепи ЦАП - компаратор блок управлени . .

Claims (1)

1. Управл ющие вычислительные ма50 шины в АСУ технологическими процессами . Под ред. Т.Харрисона. Мир, ,1975, Т.1, с. 294-297.