SU440784A1 - Аналого-цифровой преобразователь поразр дного уравновешивани - Google Patents

Description

1

Область использовани  изобретени  - автоматика , измерительна  и вычислительна  техника .

Известны преобразователи аналоговых величин в код методом поразр дного уравновешивани , содержащие схему сравнени , первый вход которой соединен с источником преобразуемого напр жени , а второй - с выходом преобразовател  кода в напр жение, в.ход которого подключен через регистр к выходу логического блока, управл ющий вход которого соединен с первым выходом схемы сравнени , а входы - с выходами распределител  импульсов и входами первой схемы сборки.

Такое устройство характеризуетс  ограниченной скоростью преобразовани , особенно при высокоточном преобразовании.

Цель изобретени  - сокращение времени преобразовани  за счет того, что в зависимости от величины преобразуемого сигнала обеспечиваетс  сокращение или пропуск некоторых тактов уравновещивани .

Сущность изобретени  заключаетс  в том, что в преобразователь введен блок сокращени  тактов и сквозного перехода, причем он содержит дополнительно схемы «И, схемы сборки, триггеры, линии задержки, инверторы и выпр митель, вход которого соединен со вторым выходом схемы сравнени , а выход через первую схему «И, второй вход которой через первый триггер подключен к выходу первой линии задержки и выходу первой схемы сборки, подключен ко входу второй схемы сборки, выход которой соединен с первым входом распределител  импульсов. Вход первого инвертора соединен с первым выходом схемы сравнени , а выход через вторую схему «И, второй вход которой подключен к нулевому выходу второго триггера, и третью

схему «И, второй вход которой соединен с выходом первой линии задержки, подключен ко входу второй схемы сборки, первый вход четвертой схемы «И соединен с первым выходом схемы сравнени , второй - с единичным выходом второго триггера, единичный вход которого соединен с выходом первой схемы сборки, а нулевой вход - с выходом третьей схемы сборки, входы которой подключены к выходам логического блока, а выход четвертой схемы «И через п тую с.хему «И, второй вход которой соединен с выходом первой линии задержки, соединен со входом второй схемы сборки, первый вход щестой схемы «И соединен с третьим выходом схемы сравнени , второй вход - с четвертым выходом схемы сравнени , а выход через второй инвертор и седьмую схему «И, второй вход которой соединен с выходом первой схемы сборки, подключен ко второму входу расиределител  импульсов и через восьмую схему «И, второй вход которой подключен к выходу второй линии задержки, вход которой соединен с выходом первой схемы сборки, подключен к третьему входу распределител  импульсов.

В данном преобразователе используетс  схема сравнени , котора  в зависимости от соотношени  компенсирующего напр жени  UK преобразовател  кода в напр жение (ПКН) и напр жени  Ux источника преобразуемого сигнала обеспечивает выработку потенциальных сигналов на своем первом выходе, если напр жение UX,UK, выработку импульса на втором выходе в момент смены знака соотношени  напр жений UK и U, выработку потенциальных сигналов на третьем выходе, если напр жение - А, и на четвертом, если напр жение + А- специальный распределитель импульсов, обеспечиваюш,ий помимо выработки последовательности распределенных во времени и пространстве импульсов ускоренную выработку очередного импульса или сквозного перехода к нахождению старшего разр да младшей группы по сигналам с блока сокращени  тактов и сквозного перехода.

На чертеже изображена функциональна  схема описываемого преобразовател .

Преобразователь содержит схему сравнени  1; преобразователь 2 кода в напр жение; регистра 3 кода; логический блок 4, обеспечивающий установку единиц и их сброс в разр дах регистра кода по сигналам с распределител  и схемы сравнени ; распределитель импульсов 5, обеспечивающий выработку распределенных во времени и пространстве импульсов и имеющий первый управл ющий вход а, второй управл ющий вход б и третий управл ющий вход в, причем при определении некоторого /-го разр да по приходу сигнала на второй управл ющий вход б распределитель обеспечивает сразу же выработку импульса дл  определени  разр да s, а затем остальных младших разр дов с установкой при через логический блок 4 единиц в разр дах, начина  с ,/+1 и конча  s- 1, а по приходу сигнала на третий (в) и первый (а) входы распределитель обеспечивает сокращение текущего такта уравновешивани  за счет ускоренной выработки импульса определени  следующего разр да.

Кроме этого, в преобразователе имеетс  блок сокращени  тактов и сквозного перехода , состо щий из первой 6, второй 7, третьей 8, четвертой 9, п той 10, шестой 11, седьмой 12 и восьмой 13 схем «И, первой 14, второй 15 и третьей 16 схем сборки, первого 17 и второго 18 триггеров, первой 19 и второй 20 линий задержки, первого 21 и второго 22 инверторов и выпр мител  23.

На входы схемы сборки 16 поступают сигналы сброса пробной единицы с логического блока 4, на входы схемы сборки 14 поступают сигналы начала тактов уравновешивани  с распределител  импульсов 5.

Перед началом работы все триггерные элементы устройства наход тс  в нулевом состо нии . В процессе отыскани  любого /-го разр да в начале такта уравновешивани  импульс начала такта поступает из распределител  импульсов 5 через первую схему сборки 14 на вход установки нул  триггера 17 и установки единицы триггера 18. В случае сброса в конце предыдущего /-1-го такта уравновешивани  пробной единицы сигнал третьей схемы сборки 16 установит на нуль триггер 18. Через врем , определ емое величиной задерл ки первой линии задержки 19, будет установлен в единицу триггер 17 и опрошены схемы «И 8 и 10.

Если в данный момент времени имеетс  сигнал на выходе г схемы сравнени  1 и триггер 18 находитс  в состо нии «1, то на выходе схемы «И 10 по вл етс  сигнал, который через вторую схему сборки 15 поступает на вход в сокращени  тактов распределител . Сигнал сокращени  такта также вырабатываетс  по сигналу первой линии задержки 19, если отсутствует сигнал на выходе г схемы сравнени  1, а триггер 18 находитс  в состо нии «О (цепь из инвертора 21, схем «И 7, 8, схемы сборки 15 открыта). В том случае, когда указанные две ситуации отсутствуют, сигнал сокращени  такта будет выработан по

цепи; выход д схемы сравнени  1, выпр митель 23, схема «И 6, схема сборки 15 по первому после установки триггера 17 в состо ние «1 сигналу смены знака соотношени  напр жений Их и UK.

Сигнал начала такта уравновешивани  1-го разр да поступает через схему сборки 14 на линию задержки 20. Если в этот момент имеютс  сигналы на выходах е, ж схемы сравнени  1, то на выходе схемы «И 13 по вл етс 

сигнал, поступающий на вход а распределител  импульсов 5. Каждый сигнал начала очередного и завершени  предыдущего такта уравновешивани  опрашивает схему «И 12. Если в это врем  отсутствуют сигналы па

выходах е, ж схемы сравнени  1, то на выходе схемы «И 12 по вл етс  сигнал, поступающий на вход б распределител  импульсов 5. При отсутствии на закончившемс  такте уравновешивани  сигнала со схемы «И 13

поступление сигнала на вход б распределител  импульсов обеспечивает сквозной переход от определени  данного разр да i к определению разр да S. Причем распределитель импульсов через блок 4 обеспечивает при наличии сигнала на выходе г схемы сравнени  I установку всех разр дов от (/+1)-го до (s-1)-го в состо ние «1, а при отсутствии сигнала на этом выходе -сброс этих разр дов в нуль.

Цепь из элементов: первый инвертор 21, перва  14 и втора  15 схемы сборки, втора  7, треть  8, четверта  9, п та  10 схемы «И, второй триггер 18 и первый инвертор 21 построена дл  случа , когда на участке квазимонотонности компенсирующее напр жение