SU1229721A1 - Устройство управлени - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при проектировании систем автоматического управлени  и контрол . Цель изобретени  - повышение точности. Дл  этого в систему, содержащую блок формировани , управл емый делитель напр жени  и первый интегратор, введены второй интегратор, накапливающий сумматор, блок формировани  интервалов и дешифратор. Это позвол ет производить последовательную математическую обработку входных величин без использовани  собственно арифметического блока. Достоинством системы  вл етс  оптимальное разделение функций между аналоговой и дискретной ее част ми. 6 ил. го го со го

Description

f

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении систем автоматического управлени , в частности при проектировании корректируемых компасов и других приборов и систем с минимальными весогабаритными характеристиками, но относительно невысоким быстродействием.

Цель изобретени  - повышение точности устройства управлени .

На фиг. 1 представлена блок-схема устройства управлени ; на фиг. 2-6 приведены примеры выполнени  соответственно управл емого делител  напр жени , схемы определени  знака, первого дешифратора, второго дешифратора и блока формировани  интервалов.

Устройство управлени  содержит блок 1 формировани , управл емый делитель 2 напр жени , интегратор 3, источник 4 опорного напр жени , схему 5 определени  знака, мультиплексор 6, управл емый инвертор- повторитель 7, компаратор 8, триггер 9, элемент И 10, накапливающий сумматор II, блок 12 регистров, цифроаналоговый преобразователь 13, первый и второй дешифраторы 14 и 15, элеме}1т ИЛИ 16, формирователь 17 импульсов, блок 18 формировани  интервалов, генератор 19 тактовых импульсов , делитель 20 частоты и распределитель 21 импульсов.

Делитель 4 (фиг. 2) включает цепной делитель 22, схему 23 дифференцировани  (например, дифференцирующий усилитель), компараторы 24 и 25, элемент ИЛИ 26, логическую схему 27, блок 28 элементов И и цифроаналоговый преобразователь 29. Делитель 4 .может быть реализован в виде масштабирующего резистивного делител  напр жени .

Схема 13 (фиг. 3) содержит элемент ИЛИ 30, D-триггеры 31 и 32, элементы 33 и 34 сложени  по модулю два и мультигклек- сор 35.

Первый дешифратор 18 (фиг. 4) может быть выполнен в виде последовательно соединенных элементов ИЛИ 36 и ИЛ И-НЕ 37, мультиплексора 38 и инвертора 39. Второй дешифратор 19 (фиг. 5) включает элементы ИЛИ 40 и 41 и мультиплексор 42. Ехлок 17 содержит элемент ИЛИ 43. рс всрснвные двоичные счетчики 44 и 45. .тель 46 импульсов, линию 47 задержка i; инвертор 48. Формирователи 21 и 46 11ред:|а;-;..чы дл  формировани  и.мпульса но нереднслг/ фронту ноте}П1иального сигнала на их вх),1,е и могут быть выполнены в виде последов 1Т лп но соединенных дифференцируюнхей цепочки и выпр мител  (диода).

Устройство управлени  работает следующим образом.

Входные сигналы с датчиков (например, ускорени  a,v, а,,, широты ф, составл юпщх скорости VE , YV) поступают с блока 21 на входы мультиплексора 6 вместе с опорным напр жением Uon с выхода источника 4.

297212

В блоке 1 все сигналы преобразуютс  в посто нное напр жение и ограничиваютс  (нормируютс ) но амплитуде.

Генератор 19, делитель 20 и распредели- те.,1ь 21 тактируют работу всего устройства, - в котором математическа  обработка вход- Н1)1х сигналов осуществл етс  интеграторо.м 3, колшаратором 8 и накапливающим сум.ма- тором 11.

Пусть, например, устройство должно 10 формировать управл ющие воздействи  по с, 1едуюшему алгоритму:

oj , (U sin(|.: + tg(p)sinY + I -cosY +

+ Prsin7+p,;;

15

. SUKp

tg(f))cosY + siii

-f p.cosY + fi« j

(2)

гдер, : .,:- PJdx; 3. - ф.М;

siny -(ay-S:my)di;

TI, TL), Тз - Посто нные времени;

и и R - соответственно скорость вращени  и радиус Земли.

В это.м случае блок 1 вьпюлн етс  в виде

двух фазочувствительных выпр мителей дл  преобразовани  в посто нное (бипол рное) напр жение составл ющих скорости, поступающих , например, с обмоток вращающегос  трансформатора, двух интегрирующих

усилителей с обратной св зью, фор.мирующих сигналы PU и s mf из а и а,, соответственно , функционального преобразовател  - cosy и интегратора дл  фор.мировани  fir из р„. Широта ф с задатчика (он может находитьс  в составе пульта) передаетс 

на вход блока 1 через два функциональных преобразовател , формирующих функции 51пф и со5ф . Функциональные преобразовател  тригонометрических ф нкций могут быть выполнены в виде вращаюпшхс  трансформаторов (дл  переменных напр жений) потенциометрических преобразователей или последовательно соедине1 пых АЦП, дещиф- ратора (функционального) и ЦАП. При наличии других первичных датчиков изменитс  и выиол 1епие блока 1. Например, все величины , поступаюнАие на первый вход мультиплексора 6 могут формироватьс  датчиками посто нного тока и в этом случае блок 1 будет включать . u-injb масштабирующие уси- ;1ите.;1и по числу входных сигналов.

Таким образом, задачей устройства  вл етс  формирование сигналов oj,, и си (1), (2). riocKO. ibKy выражени  (1) и (2) аналогичны , рассмотрим дл  при.мера только процесс фор.мировани  сол-.

В таблице приведена программа, по с- ,а  пор док подключени  входных сигналов мультиплексором 6 на вход интегратора 3. Дл  простоты предположи.м, что все величины положительные, а коэффициент передачи делител  2 равен единице.

и siny

Uon

(Jon

Cos f

Sinf

Uon

VE/R

Uon

1

г

i:

f,

ib C-,

Как следует из таблицы, весь процесс формировани  w.v состоит из 21 такта, где такт - это интервал времени между выходными импульсами делител  20 длительностью Т. В соответствии с программой на вход интегратора 3 подаютс  последовательно величины Usincp, LJo, Uon, созф и так далее.

€г 1/cosf

Cj - tg

V,

tg

t3

Коммутаци  осуществл етс  мультиплексором 6, в качестве которого может быть использована стандартна  интегральна  схема, управл ема  кодом.

Интегратор 3 представл ет собой последовательно соединенные ключ (управл емый дешифратором 15 и задающий врем  пнтегрировани  и собственно аналоговый интег ратор).

В нервом такте интегратор 3 зар жаетс  нанр жением и51Пф в течение всего такта, а во втором он разр жаетс  опорным напр жением и,,,, до нул  или небольшого фиксированного уровн  Ь „, который зад.аетс  уставкой, подаваемой на второй вход компаратора 8. Триггер 9 через элемент 16 и формирователь 17 устанав;1иваетс  в единицу в начале тех тактов, в которых необходимо занести очередное слагаемое в сумматор 11 или очередную величину в блок 18. В рассматриваемом примере это такты 2, 4, 6, 8, П, 15, 19, 21, поступающие на вход элемента 16. Uen выбираетс  больше максимального из входных сигналов, так что компаратор 8 во втором такте перебросит триггер 9 в ноль и прекратит заполнение сумматора 11 (последний выполн етс  в виде реверсивного двоичного счетчика) выходными импульсами генератора 19 через элемент 12. В результате в сумматоре окажетс  записанной величина Usintp {интервал разр да интегратора 3 Т| пропорционален из1пф). В третьем и четвертом такте интегратор 3 соответственно зар жаетс  Uon и разр жаетс  напр жением созф, а интервал времени его разр да (т2) фиксируетс  в блоке 18.

В п том такте интегратор 3 зар жаетс  напр жением 51Пф в течение времени тг, а затем в шестом такте вновь разр жаетс  Uon, причем интервал времени разр да запоминаетс  блоком 18. Этот интервал пропорционален произведению 51пф- -, т. е.

ccrs ф

1&ФДальнейшие преобразовани  осуш,ествл - ютс  аналогично, в соответствии с таблицей. Таким образом, все действи , все математические операции осуществл ютс  в предложенном устройстве последовательно. Дл  измерени  величины какого-либо сигнала интегратор 3 зар жаетс  соответствующим напр жением и разр жаетс  опорным. Дл  получени  обратной величины поступают наоборот. В течение всего времени разр да число-импульсный код очередного слагаемого или сомножител  поступает соответственно В сумматор 11 или блок 18. Процесс умножени  и делени  описан выше.

Назначение управл емого делител  2 - введение коэффициентов согласно алгоритму обработки информации или режиму работы устройства.

Он может быть выполнен в виде дешифратора , выдающего в определенные такты код соответствующего коэффициента на информационные входы ЦАП, на вход опорного напр жени  которого подаетс  выходной сигнал мультиплексора 6. Делитель 2 включает (фиг. 2) компараторы 24-25, осуществл ющее совместно с резистивным делителем 22, формирующим уставки, и схемой 23 формирование сигнала ГА (гироазимут).

5

Компас по этому сигналу переводитс  из режима ГК (гирокомпас) в ГА в случае, если широта ф или ве;1ичина превысит уставку. Схема 27 осуществл ет сборку по ИЛИ тактов, з которых используютс  одинаковые разр ды коэффициентов, сборку по И тактов и сигналов ГА, ГК, если какие- либо коэффициенты, используемые в этих тактах, разн тс  в зависимости от режима компаса, и инверсию полученных сигналов

0 управлени , поступающих па блок 28, кото- рьлй . 1н ет роль выходного дешифратора. На выходах блока 28 в соответствующих т.актах и режимах возьшкают коэффициенты, поступающие на ;п1формациоииые входы ЦАП 29.

Например, если на входы схемы 27 поступают такты 1, 3, 6, 12, 14, 16, 18 и 20, как это показано на фиг. 2, в обоих режимах (ГА и ГК) коэффицие1гг 1/R при V и н будет равен 118 (225-128-8-1), а в 20°ом

0 такте коэффициент при р„ в режиме ГК будет равен 240 (255 -15) и т. д. (свободные входы э;1ементов И блока 28 соедин ютс  с шиной логической единицы). В третьем же такте коэффициент при U,, уменьшаетс  до 31 (255-128-64-32) д.ч  тог о, чтобы напр 5 жепие созф успело разр дить интегратор 6 в четвертом такте. Однако возможен и иной путь: четвертый такт может быть выбран длиннее остальных, дл  чего делитель 20 частоты (в качестве которого может использоватьс  счетчик с выходом переполнени )

0 выполн етс  управл емым (например, четвертый тахт может управл ть мультиплексором , установленным на выходе делител  20 и коммутируюпшм выходы переполнени  с двух его старших разр дов -- в течение четвертого такта используетс  самый стар5

5

шии, в течепие остальных - предыдущий).

Схема 5 (фиг. 3) управл ет иаправлепие.м счета в сумматоре 11. На элемент 30 поступают (в рассматривае.мо.м примере) такты 2, 13, 17 и в начале этих тактов D-триггер 34

Q ф иксирует состо ние компаратора (используютс  Ь-триггеры, срабатывающие но переднему фронту импульса на тактовом входе С), которое определ етс  знаком величин и51пф:, VN/R и р,. Таким образом, элемент 33 определ ет знак произведений , , prSin, который в тактах 8, 15 и 19 через мультиплексор 35, построенный так же, как мультиплексор 6, поступает па знаковый вход сумматора 1.

Триггер 32 и элемент 34 опреде.ч ют знак

Q в 11-ом такте, поскольку в 9-ом такте знак

величины

VE,

(и51Пф -f

из

старшего I перепи (знакового) разр да сумматора сываетс  в триггер 32.

Депшфратор 14 управл рт пол рностью

5 интегрируемого сигна. 1а, чем обеспечиваетс 

разр д интегратора 3 (в соответствующих

тактах) при любой пол рности его входного

сигнала. Мультиплексор 38 передает на выход де1иифрутора 18 знаки плюс . пит . MHHVC о. т. или В1 ходной сигна/ компаратора 8 в тактах, поступающих на вход э. ю- мента 36.

Например, в IICJIBOM такте иизерторлю- вторитель 7 повтор ет ьходь-ой величп- пы Us in If,, во втором - - и нвсп тирует знак компаратора 8, а в третьем все1 да передает минус. В соответстзии с таблицей знак плюс должен передаватьс  пз выход мультпп/1ск- сора 38 в 1,4, 5, 7, 10. 12, 14, 16, 18 и 20 тактах, .минус в 3 такте, а во 2, 6, 8, 11, 13, 15, 17, 19 и 21 тактах знак должен определ тьс  компаратором 8. На выход мультиплексора 38 (он может быть выполнен так же, как мультиплексор 6, или в виде трех ключей, на входы которых заведены сиг. UnHT. о. т. и выход инвертора 39, выходы которых объединены, а на управл ющие входы поступают соответственно сигь:аль с элемента 37, третий такт, и с выхода элемента 36) поступают таким образо.м сигналы логического нул  или логической единицы, управл ющие работой (коэффипиентом передачи ) инвертора повторител  7.

Второй дешифратор 15 {фиг. 5) определ ет врем  интегрировани . В предложепно.м устройстве это либо Т (длительность такта), либо т,- (задаетс  блоком 18). Соответственно мультиилексор 42 .может быть выполнен описанным образо.м или в виде двух ключей.

В блоке 18 (фиг. 6) в тактах, поступающих на вход элемента 43 (в расс.матриваемом случае это 9-й такт) код с выхода сумматора 1 I записываетс  в счетчик 44. В тех же тактах, когда на выходе элемента 10 но в.л - етс  число-импульспый код (нанример, 4, 6, 13 и т. д.) он также записываетс  в счетчик 44. В каждом такте с небольн им временным сдв11го, необходимым дл  завершени  нере- ходных нроцессов в счетчиках 44 п 45 и состав , 1 юн1им пор дка 1/2 периода t,-,, выходных импульсов генератора 19, по импульсу на выходе линии 47 задержки этот код переписываетс  в счетчик 45, который затем начинает вычитать из этого кода имну, 1ьсы с выхода генератора 19 до момента переполнени  счетчика 45, а точнее прихода его в нулевое состо пие. Инвертор 48 блокирует счетчик 45, а вре.менной интервал т„, нропорцнональпый величине кода, записанного в счетчик 45 в начале данного такта, иоступает на дешифратор 15.

Распределитель 21 дл  формировани  MX должен осун1еетвл ть последовательное раснреде.гение выходных импульсов делител  20 на 23 такта, т. е. на 23 своих выхода (в качестве распределител  21 может быть испо:1ьзован также кольцевой сдвиговый регистр, в котором при включении устройства через формирователь импульсов от напр жени  питани  записываетс  единица в первый разр д и ну.1и во все остальные).

22-й такт поступает на тактовый вход блока 12 (он вьтолнен в виде двух региетров дл  величин ы и о),, на тактовый вход иер

вого из KOTOjJbix и постч-цает такт, а на ииф(}р.1ационн1,че пхо.;1,ы обоих регистров НОС :х паст выходно ко.ч cyNP-taT opa 11). Блок 13 содержит нифрог Налоговые преобразова- то, ;г. и си,1мте. 1И но чис. П регистров блока 12.

Разр;1дность с 1матора 11 и счетчиков 44 и 45 (выбираетс  достаточной дл  нск, 1юче- Н;  1и}ЗА1ОЖНостн их перепо, 1пени  с учетом задапно т; алгоритма выработки управ.т ю- iUJix воздействий.

образом, в нред, 1оженно.м строй- c lLic осчшествл етс  преобразование анало- 1-(1вой информации в дискретный вид и последующа  математическа  обработка, однако в нем отсутствует собственно АЦП и арифметико-логический блок, а также ПЗУ. Л1атематическа  обработка в предложенном устройстве может осуществл тьс  в зависи- iocTii от вненших условий (q;, cosK), что обеспечивает адаптивность его структуры.

5

0

5

0

5

0

5

Claims (1)

1. Формула изобретени 

   Устройство управ,тени , содержан1ее блок фор.мироваии , управл емый делитель напр жени  и интегратор, отличающеес  тем, что, с целью новьинени  точности, в него введены источник опорного напр жени , схема определени  знака, мультиплексор, управл емый инвертор-повторитель, последовательно соединенные компаратор, триггер , элемент И, паканливающпй сумматор, б,1ок регистров и блок цифроаналогового преобразовани , а также два ден ифратора, элемент ПЛИ, формирователь имлульсов, блок формировани  интервалов и последо- вате,тьно соединенные генератор тактовых и.мпу,1ьсов, делитель частоты и распределитель импульсов, при этом выходы б, юка формировани  соединены с первыми входами му.1ьтиплексора, соединенного выходом с входом управл емого де.тител  напр жени , выход которого соединен с входом управ- л е.мого инвертора-повторител , соединенного выходом с входом интегратора, выход которого подключен к входу компаратора, выход делител  частоты соединен с первым входом блока формнровани  интервалов, второй вход которого подключен к выходу генератора тактовых импульсов и второ.му входу элемента П, выход компаратора соединен с входом схемы определени  знака и входом первого дешифратора, выход которого соединен с вторым входом управл емого инвертора-повторител , причем выходы распределител  и.мпульсов соединены с соответствующими тактовыми входами управл емого делител  нанр женн , первого и второго дешифраторов, блока регистров, блока фор.мировани  интервалов, накап, 1ивающего сумматора, мультиплексора, элемента ПЛИ и схемы опреде,1енп  знака, выход которой соединен со знаковым входом накап,1ивающего сумматора, выход источника опорного нанр жени  соединен с вторым входом мультиплексора , выход элемента ИЛИ соединен через формирователь импульсов с вторым входом триггера, выходы накапливающего

   10

   сумматора соединены с информационными входами блока формировани  интервалов, выход которого соединен с входом второго дешифратора, соединенного выходом с управл ющим входом интегратора.

   tsl

   /

   jy

   J

   /V / / Л / f f J t J / A / / /

   / / /

   j

   .

   A / / /

   / /

   t«Nj

   Nl

   r

   W

   фиг.З

   фиг. 5

   фиг.