SU1462232A1 - Регул тор - Google Patents

Abstract

Изобретение относитс  к автоматике и может быть использовано при проектировании систем управлени , работающих в реальном масштабе времени. Цель изобретени  - повьшение чувствительности и точности регул тора. Цель достигаетс  за счет получени  дополнительной информации и формировани  по ней дополнительных, младших разр дов кода. Эта информаци  в виде временного интервала снимаетс  с выхода триггера 8 и поступает на счетчик 25, формирующий младшие разр ды. Интегратор 6 и детектор 7 работают в след щем режиме, формиру  код старших разр дов. 1 ил.. 1 табл. (Л « о rsp Nd со Nd

Description

Изобретение относитс  к автоматике и может быть использовано при проектировании систем управлени , работающих в реальном масштабе времени .

Целью изобретени   вл етс  повы- гаение чувствительности и точности регул тора.

На чертеже представлена функциональна  схема регул тора, : Регул тор содержит датчик 1 положени  (например, синусно-косинусевый ; ВТ)5 выходы которого через синхронны ; детекторы 2 и 3 подключены к входам : мультиплексора 4,, последовательно ; соединенные сумматор 5, интегратор : 65 детектор 7 нулевого уровн , пер- : вый триггер 8 и реверсивный счетчик ; 9, выходной код которого поступает : на первый вход блока 10 регистров, i Регул тор включает также последо- j вательно соединенные дешифратор 11, i блок 12 формировани  управл ющего

сигнала и блок 13 моментных датчиков i при этом выход генератора 14 импуль; сов соединен с входом первого элемен ; та 1.Ь задержки. Система содержит так j же цифроаналоговый преобразователь

16, блок 17 анализа знака, блок 18 сравнени S источник 19 опорного напр жени ; первый и второй инверторы- повторители 20 и 21, последовательно соединенные счетчик 22 и фильтр 23, второй триггер 24, второй счетчик 25 и второй и третий элементы 26 и 27 задержки о

Блок 17 состоит из первого и второго элементов И 28 и 29 (один из ни с инверсным входом, как показано на чертеже}, . Сигналы внешней информации поступают в блок 12 по шинам 30.

Синхронные детекторы 2 и 3 предназ- начены дл  преобразовани  переменног напр жени  в посто нное с учетом фа- .зы. Блок. 18 может быть выполнен з виде двух компараторов, выходы которых соединены соответственно с управл ющим входом инвертора 20 и управ- л юш;ими входами дешифратора 11 и мультиплексора 4, Последние имеют входные дешифраторы, на них могут непосредственно поступать выходные сигналы компараторов, первый из которых определ ет знак синуса, а второй сравнивает по амплитуде синус и косинус входного угла, так что их выход- 11ые сигналы позвол ют однозначно определить ту половину квадранта, в

10

15

20

25

30

35

40

5

0

5

которой этот угол находитс  в данный момент. Ниже приведена таблица, позвол юща  синтезировать мультиплексор 4 и дешифратор 11 по заданной входной и выходной последовательност м.

Блок 10 регистров сэдержит два регистра , в первый по сигналу CI заноситс  код старших разр дов, во второй по сигналу С2 .(фиг.1) - код младших.. Построение блока 12 всецело определ етс  алгоритмом формировани  управ- л юш;его воздействи . Например, если момент, прикладываемый к объекту управлени , должен измен тьс  в зависимости от суммы выходного сигнала датчика 1 и одного из сигналов внешней информации, последний подаетс  на шину 30 в виде кода. Блок 12 выполн етс  в виде параллельного сумматора , выход которого соединен с входом ЦАП, выход которого соединен с выходом блока 12.

Регул тор работает следующим образом . Нусть положение объекта таково , что входной угол на.ходитс  между О и 45-. Тогда в соответствии с таблицей на первый вход сумматора 5 поступает напр жение с детектора 2 и максимальное значение пилообразного напр жени , формируемого интегратором 6, возрастает до того момента, когда при поступлении очередного импз/льса частоты генератора 14 детектор 7 не зафиксировал смены знака выходного напр жени  интегратора 6. При этом состо ние счетчика 9 изме- .нитс  на единицу. Этот процесс будет продолжатьс  до тех пор, пока выходное напр жение цифроаналогового преобразовател  16 не окажетс  равным по модулю сигналу на первом входе суммато- ра 5 о Так как в данной половине первого квадранта коэффициент передачи инвертора 20 равен минус единице (на управл ющий вход инвертора поступает согласно таблице сигнал с компаратора блока 18, определ ющего квадрант, в котором находитс  выходной угол), сумма сигналов на первом и третьем входа-х сумматора 5 окажетс  равной нулю и дальнейшее изменение выходного кода счетчика 9 прекратитс .

Поскольку на вход питани  преобразовател  16 поступает напр жение с второго выхода мультиплексора 4, пропорциональное в рассмотренном случае косинусу угла, выходной код счет-- чика 9 окажетс  пропорциона аьным тан31462232

генсу этого угла. При этом первый разр д выходного кода счетчика 9 не  вл етс  значащим и на вход блока 17 анализа знака заводитс  выход второго или третьего разр да.

Этот блок совместно с триггером 24 и со счетчиком 25 служит дл  формировани  младших разр дов выходного кода в случае, если не произошло пол- Q ной компенсации напр жений на первом и третьем входах сумматора 5. В этом случае код в счетчике 9 будет периодически измен тьс , причем величина интервала времени между моментами его g а также два триггера, реверсивный уменьшени  и увеличени  на единицу счетчик, три элемента задержки, два будет пропорциональна разности между инвертора - повторител , источник напр жени ми на первом и третьем входах сумматора 5, а следовательно, и разности между напр жением, пропорци- JQ ональным положению объекта, и напр жением , пропорциональным коду старших

кость регул тора, одновременно обеспечив ее высокое быстродействие.

Claims (1)

1. Формула изобретени 

   Регул тор, содержащий датчик положени , генератор импульсов, выход которого соединен с входом счетчика, фильтр и сумматор, отличаю- ш; и и с   тем, что, с целью повышени  чувств;ительности и точности, вве дены последовательно соединенные интегратор и детектор нулевого уровн .

   опорного нaпp жeшi , блок сравнени , два синхронных детектора, м льтиплек сор, цифроаналоговый преобразователь блок анализа знака, второй счетчик и последовательно соединенные блок

   разр дов выходного кода. Триггер 24 регистров и дешифратор, при этом взводитс  в момент уменьшени  кода выход фильтра соединен с тактовыми в счетчике 9 и разрешает счет в счет- 25 входами обоих синхронных детекторов

   и входом питани  датчика положени , выходы которого соединены с входами соответствующих синхронных детекторов , выходы которых подключены к соответствующим информационным входам мультиплексора и входам блока сравнени , первый выход которого соединен с управл ющими входами дешифратора и мультиплексора, первьм

   чике 25, которьш заполн етс  до момента увеличени  кода в счетчике 9 на единицу. После этого выходной код счетчика 25 переписываетс  в блок 10 и счетчик 25 обнул етс .

   Пусть, например, частота генератора 14 равна 100 кГц, а счетчик 9 выполнен дес тиразр дным. Тогда приблизительно через 10 мс выходной код старших разр дов окажетс  пропорциональным входному, сигналу при любом его изменении (например, после включени ) , что обеспечивает высокое быстродействие регул тора. Если диапазон изменени  выходного напр жени  датчика 1 составл ет 10 В, то старшие разр ды выходного кода блока 10 обеспечивают разрешающую способность 10 мВ. Пусть теперь величина раском- пенсации на входах сумматора 5 составл ет 10 мкВ, а посто нна  времени интегратора 6 такова, что накопление этой величины в течение 100 мс приведет к срабатыванию счетчика 9. Тогда счетчик 25 должен быть выполнен тринадцатиразр дным и через 110 мс выходной код дешифратора 11 будет не только в первом приближении, как через 10 мс, но и точно, с разрешением 10 мкВ, соответствовать положе- , нию объекта управлени . При прочих равных услови х это позволит на три пор дка повысить разрешак цую способ30

   35

   40

   45

   50

   55

   выход которого соединен с-первым входом сумматора, выходок .подключенного к входу интегратора, выход детектора нулевого уровн  соединен с информационным: входом первого тригге ра, выход которого соединен с входом управлени  режимом первого инвертора повторител , первым информационным входом блока анализа знака и .знаковы входом реверсивного счетчика, выходы которого соединены с входами старших разр дов регистра, входом цифроанало гового преобразовател  и вторым информационным входом блока анализа знака, первый выход которого соедине с первым тактовым входом блока регистров и первым установочным входом второго триггера, выход которого сое динвн с управл ющим входом второго .счетчика, выходы которого подключены к входам младших разр дов блока регистров , выход первого счетчика соединен с входом фильтра, второй выход мультиплексора соединен с входом опорного напр жени  цифроаналогового

   а также два триггера, реверсивный счетчик, три элемента задержки, два инвертора - повторител , источник

   кость регул тора, одновременно обеспечив ее высокое быстродействие.

   Формула изобретени 

   Регул тор, содержащий датчик положени , генератор импульсов, выход которого соединен с входом счетчика, фильтр и сумматор, отличаю- ш; и и с   тем, что, с целью повышени  чувств;ительности и точности, введены последовательно соединенные интегратор и детектор нулевого уровн .

   а также два триггера, реверсивный счетчик, три элемента задержки, два инвертора - повторител , источник

   опорного нaпp жeшi , блок сравнени , два синхронных детектора, м льтиплек- сор, цифроаналоговый преобразователь, блок анализа знака, второй счетчик и последовательно соединенные блок

   5

   0

   5

   0

   5

   выход которого соединен с-первым входом сумматора, выходок .подключенного к входу интегратора, выход детектора нулевого уровн  соединен с информационным: входом первого триггера , выход которого соединен с входом управлени  режимом первого инвертора- повторител , первым информационным входом блока анализа знака и .знаковым входом реверсивного счетчика, выходы которого соединены с входами старших разр дов регистра, входом цифроанало- гового преобразовател  и вторым информационным входом блока анализа знака, первый выход которого соединен с первым тактовым входом блока регистров и первым установочным входом второго триггера, выход которого сое-. динвн с управл ющим входом второго .счетчика, выходы которого подключены к входам младших разр дов блока регистров , выход первого счетчика соединен с входом фильтра, второй выход мультиплексора соединен с входом опорного напр жени  цифроаналогового

   U

   преобразовател , выход которого соединен с информационным входом второг инвертора - повторител , вход управлени  режимом которого соединен с вторым выходом блока сравнени j причем выходы обоих инверторов - повторителей соединены соответственно с вторым и третьим входами сумматора, выход источника опорного напр жени  соединен с. входом первого инвертора- повторител , выход дешифратора соединен с выходом регул тора,второй выход блока анализа знака соединен с

   вторым установочным входом второго триггера и входом второго элемента задержки, выход которого соединен с вторым тактовым входом блока регистров и входом третьего элемента задержки , выход которого соединен с установочным входом второго счетчи- ка, а выход генератора соединен также с тактовыми -входами второго счет- , первого триггера и входом перчика

   вого элемента задержки, выход которого соединен с тактовым входом реверсивного счетчика.

   КОЭФФ.20 функци  11

   -1

   ,-1 +1 +1 -Г -1 H-l +1 arctgcp arcctgCf arcctgqj arctgcf arctgcf arcctg Cf arcctgcf arctgcp