SU1242831A1

SU1242831A1 - Цифровой акселерометр

Info

Publication number: SU1242831A1
Application number: SU843817175A
Authority: SU
Inventors: Виктор Сергеевич Альтшулер; Анатолий Алексеевич Васюхно; Лев Николаевич Волков; Владимир Николаевич Волнянский; Андрей Валентинович Орлов; Виктор Митрофанович Филатов
Original assignee: Предприятие П/Я В-8618
Priority date: 1984-11-27
Filing date: 1984-11-27
Publication date: 1986-07-07

Abstract

Изобретение относитс к измерительной технике и может быть использовано дл преобразовани в .цифровой код выходного сигнала акселерометров, датчиков угла и других первичных преобразователей . Цель изобретени - повышение быстродействи цифрового акселерометра. Устройство содержит чувствительный элемент 1, датчик 2 угла, предварительный усилитель 3, цепь 4 обратной св зи, селектор 5, SuftiS «7 (Л Щшо (c/mfflUf)

Description

компаратор 6, цифроаналоговый преобразователь 7, триггер 8, схему 9 задержки , генератор 10, дешифраторы 11- 13, регистры 14 и 15 последовательного приближени , дифференциальные усилители 16 и 22, источник 17 опорного напр жени , регистры 18 и 19. цепной резистивньй делитель 20 напр жени , блок 21 сравнени , мультиплексор 23 и управл емьш инвертор- повторитель 24. Блок 21 выполнен в

Изобретение относитс к измерительной технике и может быть использовано дл преобразовани в цифровой код выходного сигнала акселерометров датчиков угла и других первичных пре- образователей.

Цель изобретени - повышение быстродействи цифрового акселерометра .

На чертеже представлена структур- на схема цифрового акселерометра.

Акселерометр содержит чувствитель- ньй элемент 1, датчик 2 угла, предва- рительньй усилитель 3, цепь 4 обрат- oй св зи, селектор 5, компаратор 6, цифроаналоговый преобраэователь 7, триггер 8, схему 9 задержки, генератор 10, дешифраторы 11-13, регистры 14 и 15 последовательного приближени , первый дифференциальньй усшш- тель 16, выполненный в виде операционного усилител с коэффициентом передачи минус 1, источник 17 опорного напр жени , регистры 18 и 19, цепной резистивный делитель 20 напр же- ни , блок 21 сравнени , второй дифференциальный усилитель 22, мультиплексор 23 и управл емый инвертор- повторитель 24.

Блок 21 может быть выполнен в вид двух компараторов 25 и 26, причем первый вход блока 21 соединен с неинвертирующим входом компаратора 26 и инвертирующим входом компаратора 25, а второй вход блока 21 - с инверти- рующим входом компаратора 26 и инвертирующим входом компаратора 25. Регистр 14 может быть выполнен в вид

виде компараторов 25 и 26. Регистр 14 выполнен в виде элемента И 27 и двоичного счетчика 28. На выходы элемента И 27 поступает сигнал с частотой генератора 10 и выходной сигнал триггера 8, а вход установки нул счетчика 28 соединен с установочным входом регистра 14. Регистр 15 выполнен в виде элементов И 29, реверсивного счетчика 30 и элемента И 31, соединенного со счетчиком 30. 1 ил.

последовательно соединенных элемента И и двои гного счетчика 28. На входы элемента 27 поступает сигнал с частотой генератора 10 и выходной сигнал триггера 8, а вход установки нул счетчика 28 соединен с установочным входом регистра 14.

Регистр 15 может быт ь выполнен в виде последовательно соединенных элемента И 29, реверсивного счетчика 30 и элемента И 31, выход которого соединен с входом установки нул счетчика 30. Входы элемента 29 соединены соответственно с выходом генератора 10 и инверсным выходом триггера 8. Сигнал с выхода элемента 29 поступает на суммирующий вход счет- чика 30, вычитающий вход которого соединен с установочным входом регистра 15.

Цепной делитель 20 представл ет собой 2п последовательно соединенных резисторов. Один конец этой цепи соединен с выходом источника 17, второй - с выходом усилител 16, а средн точка - с инвертирующим входом последнего (под средней точкой цеп- ного резистивного делител напр жени понимаетс точка соединени п-го и (п + 1)-го резисторов.

Мультиплексор 23 может быть выполнен в виде набора ключей, на входы которых поступают выходы цепного делител 20, а выходы ключей объединены . Управл ющие же входы ключей соединены соответствующими выходами дешифратора 12.

Источник 17, делитель 20, мультиплексор 23, блок 21, селектор 5, триггер 8, регистр 14, преобразователь 7 и компаратор 6 соединены последовательно , так же, как датчик 2, усилитель 3 и 22, инвертор-повторитель 24 и компаратор 6.

Устройство работает следующим образом.

Под действием ускорени чувствительный элемент 1 отклон етс из положени равновеси и на выходе датчика 2 по вл етс напр жение, которое после усилени на усилителе 3 посту- пает на первый вход блока 21, который осуществл ет сравнение выходного сигнала усилител 3 с напр жением на выходе мультиплексора 23.

В исходном состо нии триггер 8 обнулен и частота с выхода генератора 10 поступает через элемент 29 на вход счетчика 30 регистра 15, измен таким образом выходной код дешифраторов 11-13. Дешифратор 12 определ ет пол рность выходного напр жени муль- типлексора 23 и его уровень. Дешифратор 11 управл ет работой инвертора- повторител 24 и селектора 5, который может быть выполнен в виде мультиплексора (например, ИМС 564 серии 564КП2), и осуществл ет коммутацию выходов компаратора 25 (соответствует отрицательному выходному напр жению мультиплексора 23) и компаратора 26 (соответствует положительному выходному напр жению мультиплексора 23). Дешифратор 13 определ ет выходной код старших разр дов. Дешифраторы 11-13 могут быть разработаны по стандартной методике синтеза цифровых автоматов с учетом требуемой последовательности входных и выходных кодов. Например, пусть счетчик 30, а следовательно, и регистр 15 имеют 11 различных состо - ний (дл выбора числа состо ний слу- жит элемент 31), делитель 20 включает восемь одинаковых резисторов, а мультиплексор 23 - дев ть ключей, выходы которых объединены. Дл этого случа состо ни счетчика 30 и соответствующие выходные коды дешифраторов 11-13 приведены в таблице.

,

1000

0000

000000010 1101

10

15

20

25 зо

35

0

При этом выходное напр жение мультиплексора 23 пробегает значени от минус U,j до нул и затем от плюс U до нул , где и,7 -выходное напр жение источника 17. В момент, когда выходное напр жение мультиплексора 23 вьш1е выходного напр жени усилител 3. если последнее отрицательно, и ниже выходного напр жени усилител 3, если оно положительно, один из компараторов 25 и 26 срабатывает и через селектор 5 устанавливает триггер 8 в состо ние логической единицы. Триггер 8 открывает элемент 27 и закрывает элемент 28, изменение выходного напр жени мультиплексора 23 прекращаетс и начинает заполн тьс счетчик 28, а следовательно, на второй вход компаратора 6 поступает монотонно возрастающее напр жение. На первый же вход компаратора 6 через усилитель 22, коэффициент усилени которого в данном примере равен 8, и на инвертор-повторитель 24 поступает положительный сигнал, пропорциональный разности выходного напр жени усилител 3 и выходного напр жени мультиплексора 23. В момент, когда напр жение на втором входе компаратора 6 превысит напр жение на его первом входе, компаратор 6 сработает и через триггер 8 и элемент 27 прекратит заполнение счетчика 28. Кроме

того, по переднему фронту импульса на выходе компаратора 6 производитс запись выходного кода в регистры 18 (младшие разр ды) и 19 (старшие). Этот же сигнал, но задержанный на врем , необходимое дл записи кода в регистры 18 и 19, поступает через схему 9 на установочные входы регистров 14 и 15, устанавлива счетчик 28 в нуль, а счетчик 30 - в предшествующее состо ние.

Дл исключени ложных срабатываний компаратор 6 выполн етс с незначительным гистерезисом или на его пер- вый вход помимо выходного сигнала усилител 22 поступает некоторое пороговое напр жение от дополнительного источника, так что при равенстве нулю напр жений на обоих его входах его выходной сигнал также равен нулю, а положительный перепад на его выходе по вл етс лишь при отличном от нулевого состо нии счетчика 28.

Таким образом, в следующем такте работы устройства состо ние регистра 15 изменитс при посто нном ускорении лишь на единицу, поскольку при этом сработает компаратор 25 или 26 и триггер 8 вновь установитс в еди- нпчное состо ние. Следовательно, врем преобразовани в код выходного напр жени усилител 3 складьгоаетс из времени заполнени счетчиков 28 и 30, однако дл счетчика 30 это врем соо тветствует лишь одному периоду тактовой частоты генератора 10, что и позвол ет повысить быстродействие акселерометра. В то же врем точность преобразовани ускорени в код в пред лагаемом устройстве не ниже чем в известном, поскольку дл формировани старших и младших разр дов выходного кода используетс один источник опорного напр жени .,

Кроме того, при резком изменении ускорени врем измерени увеличиваетс незначительно, на 1-2 периода частоты генератора 10, в то врем ка в известном устройстве оно равно при любом входном сигнале удвоенному времени преобразовани в код выходного сигнала.дифференциального усилител .

Claims

Формула изобретени

Цифровой акселерометр, содержащий соединенные в кольцо чувствительный

элемент, датчик угла, усилитель и цепь обратной св зи, а также цифро- аналоговый преобразователь, мультиплексор , источник опорного напр жени , селектор, компаратор, триггер, генератор, первьш дифференциальный усилитель и два регистра, отличающийс - тем, что, с целью повышени быстродействи , в него введены схема задержки, три дешифратора , два регистра последовательного приближени , цепной делитель со средней точкой,, блок сравнени , второй дифференциальный усилитель и управл емый инвертор-повторитель, при этом выход усилител соединен с первыми входами блока сравнени и второго дифференциального усилител , выход которого через управл емый инвертор- повторитель соединен с первым входом компаратора, выход которого соединен с тактовым входом первого и второго регистров, входом схемы задержки и входом установки нул триггера, выход которого соединен с управл ющим входом первого регистра последователного приближени , выход которого соединен с информационными входами первого регистра и цифроаналогового преобразовател , выход которого соедине с вторым входом компаратора, выход источника опорного напр жени соединен с входом опорного напр жени цифроаналогового преобразовател и началом цепного делител , средн точка которого соединена с первым взйздом первого дифференциального усилител , второй вход которого соединен с шиной общей точки, а выход - с концом цепного делител , выходы которого соединены с соответствующим входами мультиплексора, вьгход которого соединен с вторыми входами второг дифференциального усилител и блока .сравнени ., первый и второй выходы которого соединены с соответствующими входами селектора, выход которого соединен с входом установки единицы триггера, инверсный выход которого соединен с управл ющим входом второг регистра последовательного приближе- ни выход которого соединен с входам дешифраторов, выходы первого из которых соединены с управл ющими входами селектора и управл емого инвертора- повторител , второго - с управл ющими входами мультиплексора, а третье712428318

го - с информационными входами второ- и второго регистров последовательного го регистра, причем выход генератора приближени , а выход схемы задержки - соединен с тактовыми входами первогос их установочными входами.