SU873406A1 - Блок управлени преобразовател напр жени в код последовательного приближени - Google Patents
Блок управлени преобразовател напр жени в код последовательного приближени Download PDFInfo
- Publication number
- SU873406A1 SU873406A1 SU792847783A SU2847783A SU873406A1 SU 873406 A1 SU873406 A1 SU 873406A1 SU 792847783 A SU792847783 A SU 792847783A SU 2847783 A SU2847783 A SU 2847783A SU 873406 A1 SU873406 A1 SU 873406A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- bit
- trigger
- input
- triggers
- flip
- Prior art date
Links
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
Description
1
Изобретение относитс к измерительной и вычислительной технике и может быть использовано, в частности, в преобразовател х напр жени в код по- следовательного приближени .
Известен блок управлени преобразовател напр жени в код последовательного приближени , содержащий генератор сигналов, распределитель сиг- .налов и два триггера в каждом разр де, выход генератора сигналов соединен со входом распределител сигналов, во всех разр дах входы сброса в ноль, входы, синхронизации и первые входы установки в единицу триггеров сое- 15 динены с выходами распределител сигНсшов , соответственно, вторые входы установки в единицу первого и второго триггеров соединены с шинами пр мого и инверсного выходов бло-20 ка сравнени , пр мой выход первого триггера соединен с третьим входом установки в единицу второго триггера , пр мой выход второго триггера соединен с третьим входом установки, 2э в единицу первого триггера 13 .
Вследствие раздельного выполнени распределител сигналов, который обеспечийает также распределение тактов работы устройства, и информацион-30
ных регистров на триггерах устройство сложно в изготовлении и требует, значительных затрат оборудовани .
Известен блок управлени преобразовател напр жени в код последовательного приближени , содержащий генератор сигналов, первый выход которого соединен со входом синхронизации первого и второго триггеров каждого разр да, второй выход - со входом синхронизации третьего триггера -каждого разр да, вход сброса триггеров соединен с шиной сброса , пёрвы« вход установки в единицу первого и второго триггеров соединен соответственно с шинами пр мого и инверсного сигналов сравнени , второй вход установки в единицу - с выходом элемента И данного разр да, первый выход первого и второго триггеров подключен к шинам уп-; равлени цифро-аналоговым преобразователем , второй выход первого триггера соединен с первым входом установки третьего триггера данного разр да , элементы И всех разр дов соединены последовательно 2 .
В этом устройстве на общих схемных элементах реализуютс функции информационных регистров и распредеител тактов работы, такое совмещеие функций дает уменьшение затрат оборудовани по сравнению с затратаи оборудовани в известных устройствах с выполнением функций информационных регистров и распределител тактов работы на различных схемных элементах.
Однако устройство сложно в изготовлении , так как в нем применены двухтактные триггера, каждый из которых выполн етс из двух однотактных триггеров. Общее число триггеров в п-разр дном устройстве составл ет 4п. Кроме того, в устройстве используетс п элементов И-НЕ и п элементов И. Из-за применени большого числа триггеров изготовление устройства сложно и требует значительных затрат оборудовани .
Цель изобретени - сокращение ап- паратурных затрат.
Цель достигаетс тем, что в блок управлени преобразовател напр жени в код последовательного приближени , содержащий генератор сигналов, первый выход которого соединен со входом синхронизации первого и второго триггеров.каждого разр да, второй выход -.со входом синхронизации третьего триггера каждого разр да, вход сброса триггеров соединен с шиной сброса, первый вход установки в единицу первого и второго триггеров соединен .соответственно с шинами пр мого и инверсного сигналов сравнени , второй вход установки в единицу - с выходом элемента И данного разр да, первый выход первого и второго триггеров подключен к шинам управлени цифро-аналоговым преобразователем, второй выход первого триггера соединен с первьзм входом установки третьего триггера данного разр да, элементы И всех разр дов соединены последовательно, в каждом разр де второй выход второго триггерасоединен со вторым входом установки третьего триггера данного разр да, пр мой выход которого соединен с третьим входом установки в единицу первого и второго триггеров следующего разр да, инверсный выход третьего триггера соединен со вторым входом элемента И. данного разр да , пр мой выход третьего триггера последнего разр да соединен со входом установки в ноль первого и второго триггеров всех разр дов.
Н.а чертеже представлен блок управлени преобразовател напр жени в код последовательного приближени , содержащий генератор сигн-алов 1, триггеры 2,3 и 4, элементы И 5 в каждом разр де. Триггеры 2 и 3 синхронные RS-триггеры, в качестве триггера 4 примен ют синхронный D-триггер, вход D которого используетс дл управлени установки триггера 4 в состо ние ноль.
Во всех разр дах входы сброса в ноль триггеров 2,3 и 4соединены со входом 6 устройства. Входы синхронизации триггеров 2, 3 и 4 соединены с выходами генератора сигналов 1 соответственно . Первые входы установкив единицу триггеров 2 и 3 соединены с шинами 7 и 8 пр мого и инверсного сигналов сравнени . Элементы И 5 соединены последовательно В каждом разр де вторые входы установки в единицу триггеров 2 и 3 соединены с выходами элемента И 5 данного разр да. Выход триггера 2 соединен с первым входом установки триггера 4 данного разр да. В каждом разр де выход трихтера 3 соединен со вторым входом установки триггера 4 данного разр да, пр мой выход которого соединен с третьими входами установки в единицу триггеров 2 и 3 следующего разр да. Инверсный выход триггера 4 соединен со входом элмента И 5 данного разр да. Пр мой выход триггера 4 последнего разр да соединен со входами установки в нол триггеров 2 и 3 всех разр дов.
Устройство работает следующим образом .
Claims (2)
- По сигналу, поступающему на вход б устройства триггеры 2,3 и 4 всех разр дов сбрасываютс в ноль. Этот сигнал необходим только дл принудительного приведени устройства В исходное состо ние. После каждого цикла преобразовани это состо ние периодически восстанавливаетс без дополнительных сигналов на вход 6 устройства . При этом сигналами с пр мых выходов триггеров 4 запрещаетс занесение результатов сравнени по сигналам X , и X в триггеры 2 и 3 всех разр дов, кроме первого разр да . На входах управлени 5 становкой в единицу триггеров 2 и 3 первого разр да присутствует в момент поступлени очередного синхроимпульса СИ от генератора сигналов 1 логическа единица с выхода элемента И 5 первого разр да. Результат сравнени Х 1 фиксируетс в триггер 2, а результат сравнени Х 1 - в . триггер 3 первого разр да. По сигналу СИ состо ние триггера 4 первого разр да мен етс с нол на единицу , так как схема совпадени по входу D , обеспечивающа установку триггера 4 в ноль, блокируетс запрещающим сигналом с инверсного выхода триггера 2 или 3. Далее на пр мом выходе триггера 4 устанавливаетс логическа единица, котора разрешает занес -ниё результатов сравнени Х и К/ в триггеры 2 и 3 следующего разр да во втором такте работы устройства. Одновременно сигналом логического нол с инверсного выхода триггера 4 первого разр да через элемент И 5 первого разр да з прещаетс повторное изменение состо ни триггеров 2 и 3 первого разр д Аналогичным образом происходит разрешение занесени результатов сравн ни Х и X(ie2,n) в триггеры 2 и 3 следующих разр дов и запрещение повторного изменени состо ни триг геров 2 и 3 предшествующих разр дов После занесени результатов сравнени Х„ и Х„ в триггеры 2 и 3 послед него р азр да п сигнал логической еди ницы с , пр мого выхода триггера 4 последнего разр да поступает на зходы установки в .ноль триггеров 2 и 3 всех разр дов. В момент прихода очередного сигнала СИ триггеры 2 и 3 всех разр дов перевод тс в состо ние ноль. По сигналу СИ это состо ние фиксируетс триггерами 4 всех разр дов. Устройство вновь переходит в исходное состо ние. Ему , соответствует такт определени старшего разр да кода преобразуемого напр жени . При необходимости управлени состо нием триггера 4 может быть выполнено по сигналам с пр мых выходов триггеров 2 и 3. В этом случае по входу О реализуетс схема собирани , вход D используетс дл управлени установкой триггера 4 в состо ние ноль. При использовании в качестве триггера 4 синхронного ftSтриггера управление по входам установки R и S осуществл етс по соотношени м (( 1-J+ Q-j 5; -5j-CH /5о Qa сигналы с пр мых и инверсных выходов триггеров 2 и 3. . : в устройстве используетс Зп одно тактных триггеров и п элементоб И. Применение в каждом разр де устройства трех однотактных триггеров в «есто двух двухтактных триггеров сокращает затраты оборудовани на25%. Уменьшение числа схемных элементов упрощает схему устройства и повышает ее надежность. В преобразователе напр жени в код с предлагаемым блоком управлени повышаетс быстродействие , так как в данном устройстве сигналы на входы ЦАП поступают с выходов 2 и 3, мен ющих свое сос: о ние по переднему фронту сигнала СИ. В известном устройстве сигналы на входы ДАП поступают с выходов второй ступени двухтактных триггеров 2 и 3, которые мен ют свое состо ние по сигнёшам СИ. Последнее обсто тельство увеличивает каждый такт преобразовани и звестного устройства на длительность синхимпульса СИ - 2-4f, где f - среднее врем задержки элементов второй ступени двухтактных триггеров. Формула изобретени Блок управлени преобразовател напр жени в код последовательного приближени , содержащий генератор сигналов, первый выход которого соединен со входом синхронизации первого и второго триггеров каждого разр да, второй выход - со входом синхронизации третьего триггера каждого разр да, вход сброса триггеров соединен с шиной сброса, первый вход установки в единицу первого и второго триггеров соединен соответственно с шинами пр мого и инверсионного сигналов сравнени , второй вход установки в единицу - с выходом элемента И данного разр да, первый выход первого и второго триггеров подключен к шинам управлени ци фро-ангшоговым преобразователем, второй выход первого триггера соединен с первым входом установки третьего триггера данного разр да, элементы И всех разр дов соединены последовательно , отличающийс тем, что, с целью сокращени аппаратурных затрат, в каждом разр де второй выход второго триггера соединен со вторым входом установки третьего триггера данного разр да, пр мой выход которого соединен с третьим входом установки в единицу первого и второго триггеров следующего разр да, инверсный вклход третьего триггера соединен со вторым входом элемента И данного разр да, пр мой выход третьего триггера последнего разр да соединен со входом установки в ноль первого и второго триггеров всех разр дов. Источники информации, прин тые во внимание при экспертизе li Патент ФРГ 1129716, кл.О 06 F 13/00, 1962.
- 2. Авторское свидетельство СССР по за вке 2697549/21, кл. Н 03 К 13/17, 1978.(прототип ).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792847783A SU873406A1 (ru) | 1979-12-03 | 1979-12-03 | Блок управлени преобразовател напр жени в код последовательного приближени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792847783A SU873406A1 (ru) | 1979-12-03 | 1979-12-03 | Блок управлени преобразовател напр жени в код последовательного приближени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU873406A1 true SU873406A1 (ru) | 1981-10-15 |
Family
ID=20862792
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792847783A SU873406A1 (ru) | 1979-12-03 | 1979-12-03 | Блок управлени преобразовател напр жени в код последовательного приближени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU873406A1 (ru) |
-
1979
- 1979-12-03 SU SU792847783A patent/SU873406A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU873406A1 (ru) | Блок управлени преобразовател напр жени в код последовательного приближени | |
SU1370749A1 (ru) | Устройство дл задержки пр моугольных импульсов переменной амплитуды | |
SU1179541A1 (ru) | Преобразователь код-частота | |
SU840860A1 (ru) | Управл емый распределитель импульсов | |
SU744732A1 (ru) | Двухтактный регистр сдвига | |
SU1322458A1 (ru) | Регистр последовательного приближени | |
SU1434430A1 (ru) | Датчик равномерно распределенных случайных чисел | |
SU822175A2 (ru) | Преобразователь последовательногоКОдА B пАРАллЕльНый | |
SU560222A1 (ru) | Устройство дл преобразовани двоичного кода в код гре и обратно | |
SU596933A1 (ru) | Генератор функций уолша | |
SU658556A1 (ru) | Преобразователь кода гре в двоичный код | |
SU1088115A1 (ru) | Преобразователь код-временной интервал | |
SU1695389A1 (ru) | Устройство дл сдвига импульсов | |
SU1053109A1 (ru) | Устройство дл моделировани де тельности человека-оператора систем "человек-машина | |
RU1835604C (ru) | Многоканальный аналого-цифровой преобразователь | |
RU1815652C (ru) | Коррел ционное устройство | |
SU1174919A1 (ru) | Устройство дл сравнени чисел | |
RU2519523C1 (ru) | Аналого-цифровой преобразователь | |
SU928418A1 (ru) | Регистр | |
SU1667107A1 (ru) | Устройство дл диагностировани автоматических систем | |
SU1315973A2 (ru) | Преобразователь временного интервала в двоичный код | |
SU1387178A1 (ru) | Генератор случайного процесса | |
SU1244795A1 (ru) | Преобразователь временных интервалов в цифровой код | |
SU1173548A1 (ru) | Устройство выбора каналов | |
SU995316A1 (ru) | Аналого-цифровой преобразователь |