RU2519523C1

RU2519523C1 - Аналого-цифровой преобразователь

Info

Publication number: RU2519523C1
Application number: RU2012147192/08A
Authority: RU
Inventors: Антон Николаевич Кривоногов; Нина Моисеевна Гнускова
Priority date: 2012-11-06
Filing date: 2012-11-06
Publication date: 2014-06-10

Abstract

Изобретение относится к вычислительной технике и может быть использовано в качестве входного устройства цифровых вычислительных комплексов для регистрации быстропротекающих электрических процессов. Технический результат - улучшение эксплуатационных характеристик аналого-цифрового преобразователя (АЦП), а именно надежности работы и массогабаритных характеристик. Аналого-цифровой преобразователь содержит n-разрядный приоритетный шифратор, триггер Тг₀, схему И И₀, n-разрядный регистр, n триггеров Тг₁, …, Тг_n со схемами И И₁, …, И_n, n-разрядный преобразователь код-напряжение, схему сравнения, шину запуска, n аналоговых компараторов напряжения K₁, …, K_n, n блоков эталонных напряжений U_эт1, …, U_этn, n-разрядный демультиплексор и генератор тактовых импульсов. 2 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано в качестве входного устройства цифровых вычислительных комплексов для регистрации быстропротекающих электрических процессов.

Известен n-разрядный аналого-цифровой преобразователь (АЦП), содержащий устройство управления (УУ), схему сравнения (СС) и n-разрядный преобразователь код-напряжение (ПКН, DAC). УУ состоит из n-разрядного регистра (RG) и n-триггеров со схемами И. Схема сравнения представлена аналоговым компаратором напряжения, на входы которого подается входное напряжение и напряжение с выхода ПКН. УУ, СС и n-разрядный ПКН объединены в n-разрядный блок преобразования (БП). Выходы БП образованы n-информационными выходами, являющимися выходами n-триггеров. [1]

Недостатком аналога является невысокое быстродействие. Для n-разрядного АЦП быстродействие составляет n тактов.

Наиболее близким по технической сущности является аналого-цифровой преобразователь разрядностью n, содержащий триггер, схему И, n-разрядный мультиплексор, n от 1 - до n-разрядных блоков преобразования, каждый из которых включает n-разрядный регистр (RG), n триггеров Тг₁,…, Тг_n со схемами И И₁ И_n, n-разрядный преобразователь код-напряжение и схему сравнения, причем:

к счетному входу C n-разрядного регистра подключен выход схемы И, к входу которой подключена шина тактовых импульсов и выход триггера, к входу S которого подключена шина запуск, а к входу R - выход младшего разряда n-разрядного регистра;

выходы n-разрядного регистра n,…,1 подключены к входам схем И И₁,…,И_n, к входу S триггеров Тг₁ Тг_n-1 подключены выходы 1,…, n-1 n-разрядного регистра, к другому входу схем И И₁,…, И_n подключен выход схемы сравнения, к входам которой подключен измерительный канал и выход n-разрядного преобразователя код-напряжение, выходы схем И И₁,…, И_n подключены к входам R триггеров Тг₁,…, Тг_n;

шина запуск подключена к входу направления счета V n-разрядного регистра, к входу S триггера Тг_n, а также к входу R триггеров Тг₁,…, Тг_n-1; выход триггеров Тг₁,…, Тг_n-1 соответственно подключен к входам а₁,…,a_n n-разрядного преобразователя код-напряжение.

Прототип также включает n n-разрядных мультиплексоров (МП), n-разрядный приоритетный шифратор (ПШ, CD). Разряды цифрового кода сформированы выходными цепями мультиплексоров, начиная с n-го мультиплексора.

Недостатком прототипа является невысокая надежность работы и значительные массогабаритные показатели за счет использования большого числа аналоговых и цифровых логических устройств.

Целью изобретения является улучшение эксплуатационных характеристик АЦП, а именно надежности работы и массогабаритных характеристик.

Поставленная цель достигается тем, что в известном АЦП разрядностью n, содержащем n-разрядный приоритетный шифратор, триггер Тг₀, схему И И₀, n-разрядный регистр, n триггеров Тг₁,…, Тг_n со схемами И И₁,…, И_n, n-разрядный преобразователь код-напряжение и схему сравнения, в котором: к счетному входу С n-разрядного регистра подключен выход схемы И И₀, к входу которой подключен выход триггера Тг₀, к входу S которого подключена шина запуск; выходы n-разрядного регистра F₀,…, F_n-1 подключены к входам схем И И₁,…, И_n, к входу S триггеров Тг₁,…, Tг_n-1 соответственно подключены выходы F_n-1,…, F₁ n-разрядного регистра, к входу схем И И₁,…, И_n подключен выход схемы сравнения, к входам которой подключен измерительный канал и выход n-разрядного преобразователя код-напряжение, выходы схем И И₁,…, И_n соответственно подключены к входам R триггеров Тг₁,…,Тг_n; шина запуск подключена к входу направления счета V п-разрядного регистра, к входу S триггера Тг_n, а также к входу R триггеров Тг₁,·, Тг_n-1 выход триггеров Тг₁,…, Тг_n соответственно подключен к входам а₁,…, a_n n-разрядного преобразователя код-напряжение. Дополнительно содержит n аналоговых компараторов напряжения К₁,…, K_n, n блоков эталонных напряжений U_эт1,…, U_этn, а также n-разрядный демультиплексор (DMS) и генератор тактовых импульсов, причем: генератор тактовых импульсов подключен к входу схемы И И₀; к входу аналоговых компараторов напряжения подключен измерительный канал, к другому входу аналоговых компараторов напряжения К₁,…, K_n соответственно подключены выходы блоков эталонных напряжений U_эт1,…,U_этn, к входу которых подключена шина питающего напряжения U_пит, выходы аналоговых компараторов напряжения К₁,…, K_n соответственно подключены к входам х₀,…, x_n-1 n-разрядного приоритетного шифратора; выходы приоритетного шифратора y₀,…, y_k-1 подключены к адресным входам n-разрядного демультиплексора А₀,…, A_k-1, шина запуск подключена к входу D n-разрядного демультиплексора и к входу R n-разрядного регистра; выходы n-разрядного демультиплексора F_n-1,…, F₀ соответственно подключены к входам D₀,…, D_n-1 n-разрядного регистра, а также к входам S триггеров Тг_n,…, Тг₁, младший разряд n-разрядного регистра подключен к входу R триггера Тг₀; разряды цифрового кода сформированы выходными цепями триггеров Тг_n,…, Тг₁ начиная с 1-го триггера.

Использование новых узлов и новых функциональных связей обеспечивает уменьшение количества аналоговых и цифровых логических устройств, за счет чего увеличивается надежность работы аналого-цифрового преобразователя и уменьшаются массогабаритные показатели.

На фиг.1 представлена функциональная схема n-разрядного АЦП.

На фиг.2 приведена функциональная схема четырехразрядной реализации АЦП.

n-разрядный АЦП содержит: n-разрядный приоритетный шифратор 1; генератор тактовых импульсов 2; n-разрядный демультиплексор 3; схему сравнения 4; n-разрядный регистр 5; n-разрядный преобразователь код-напряжение 6; n блоков эталонных напряжений U_эт1,…, U_этn; n аналоговых компараторов напряжения К₁,…, K_n; триггер Тг₀; схему И И₀; n триггеров Тг₁,…, Тг_n со схемами И И₁,…, И_n.

В котором: к входу аналоговых компараторов напряжения К₁,…, K_n подключен измерительный канал U_вх, к другому входу аналоговых компараторов напряжения К₁,…, K_n соответственно подключены выходы блоков эталонных напряжений U_эт1,…, U_этn, к входу которых подключена шина питающего напряжения U_пит, выходы аналоговых компараторов напряжения К₁,…, K_n соответственно подключены к входам x₀,…, x_n-1 n-разрядного приоритетного шифратора 1; выходы приоритетного шифратора 1 y₀,…, y_k-1 подключены к адресным входам А₀,…, A_k-1 n-разрядного демультиплексора 3; выходы n-разрядного демультиплексора 3 F_n-1,…,F₀ соответственно подключены к входам D₀,…, D_n-1 n-разрядного регистра 5, а также к входам S триггеров Тг_n,…, Тг₁ младший разряд n-разрядного регистра 5 подключен к входу R триггера Тг₀; к счетному входу C n-разрядного регистра 5 подключен выход схемы И И₀, к входу которой подключен генератор тактовых импульсов 2 и выход триггера Тг₀ к входу S, которого подключена шина запуск; выходы n-разрядного регистра 5 F₀,…, F_n-1 подключены к входам схем И И₁,…, И_n, к входу S триггеров Тг₁,…,Тг_n-1 соответственно подключены выходы F_n-1,…,F₁ n-разрядного регистра 5, к другому входу схем И И₁,…, И_n подключен выход схемы сравнения 4, к входам которой подключен измерительный канал и выход n-разрядного преобразователя код-напряжение 6, выходы схем И И₁,…, И_n соответственно подключены к входам R триггеров Тг₁,…, Тг_n; шина запуск подключена к входу D n-разрядного демультиплексора 3, к входу R и V n-разрядного регистра 5, к входу S триггера Тгп, а также к входу R триггеров Тг₁,…, Tr_n-1; выход триггеров Тг₁,…, Тг_n соответственно подключен к входам а₁,…, a_n n-разрядного преобразователя код-напряжение 6.

Значения эталонных напряжений с блоков U_эт1,…, U_этn соответствуют напряжению, равному единице разряда цифрового кода, согласно порядковому номера блока эталонного напряжения.

Аналого-цифровой преобразователь функционирует следующим образом.

В первом такте работы АЦП по приходу импульса по шине запуск обнуляются значения на n-разрядном приоритетном шифраторе 1, n-разрядном регистре 5 и триггерах Тг₁,…, Тг_n, а триггер Тг₀ переводится в единичное состояние и подает на один из входов схемы И 2 логическую единицу, аналоговые компараторы напряжения К₁,…, K_n вырабатывают импульсы, поступающие на информационные входы х₀,…, x_n-1 n-разрядного приоритетного шифратора 1, который считывает значения информационных входов x₀,…, x_n-1 и генерирует код, поступающий на адресные входы демультиплексора 3, который коммутирует вход D с одним из выходов F₀,…, F_n-1, при этом сигнал проходит через n-разрядный регистр 5 и устанавливает в единичное состояние триггер, к примеру Тг_k, который подает единичное значение на вход a_k ПКН 6, при этом схемой сравнения 4 производится сравнение напряжения с измерительного канала U_вх и эталонного напряжения с выхода ПКН 6, если напряжение с измерительного канала U_вх меньше напряжения с выхода ПКН 6, то схема сравнения 4 выдаст импульс, который, пройдя схему И_k, установит триггер Тг_k в состояние 0. n-разрядный регистр производит сдвиг единицы с выхода F_k на выход F_k-1, при этом триггер Тг_k-1 переводится в единичное состояние, при этом, если напряжение измерительного канала UBX больше напряжения с выхода ПКН 6, то триггер Тг_k-1 сохраняет состояние 1. Такты работы аналого-цифрового преобразователя повторяются до тех пор, пока на младшем разряде n-разрядного регистра 5 не будет единицы, при этом триггер Тг₀ переводится в нулевое состояние, тем самым закрывая схему И И₀. Разряды цифрового кода формируются выходными цепями триггеров начиная с 1-го триггера.

В качестве примера ниже приведено аналого-цифровое преобразование четырехразрядным аналого-цифровым преобразователем фиг.2 напряжения измерительного канала U_вх, соответствующего цифровому коду 0011.

В первом такте триггер Тг₀ переводится в единичное состояние и подает на один из входов схемы И 2 логическую единицу, одновременно аналоговые компараторы напряжения К₁,…, К₄ вырабатывают импульсы, поступающие на информационные входы приоритетного шифратора 1, приоритетный шифратор 1 считывает значения информационных входов х₀ - 1, x₁ - 1, х₂ - 0, х₃ - 0 и генерирует код y₀ - 1, y₁ - 0, поступающий на адресные входы а₀ и а₁ демультиплексора 3. Демультиплексор 3 коммутирует вход D с выходом F₁, при этом триггер Тг₂ переводится в единичное состояние, на вход а₂ ПКН 6 поступает единица, соответственно на его выходе формируется эталонное напряжение, соответствующее цифровому коду 0010. На выходе схемы сравнения 4 импульс не формируется, триггер Тг₂ сохраняет свое значение, четырехразрядный регистр 5 производит сдвиг единицы на выход F₃, триггер Tг₁ переводится в единичное состояние, а триггер Тг₀ в состояние 0, тем самым закрывается схема И₀.

Использование описанного аналого-цифрового преобразователя позволяет сократить необходимое число аналоговых и цифровых логических устройств относительно прототипа с сохранением заданного быстродействия, а именно для n-разрядного АЦП на:

n n-разрядных мультиплексоров;

n-1 от 1 до n-1-разрядных блоков преобразования, например, k-разрядный блок преобразования включает: схему сравнения; k-разрядный преобразователь код-напряжение; k-разрядный регистр; k триггеров; k схем И.

Полезным эффектом от использования устройства является повышение надежности его работы, а также структурное упрощение АЦП и снижение массогабаритных показателей.

В качестве экономического положительного эффекта можно выделить снижение стоимости аналого-цифрового преобразователя по сравнению с прототипом.

Положительные эффекты от использования аналого-цифрового преобразователя достигаются за счет применения оригинальных схемотехнических решений, позволяющих снизить число используемых аналоговых и цифровых логических устройств.

Промышленная осуществимость предлагаемого АЦП обосновывается тем, что в примере его технической реализации используются известные по своему прямому функциональному назначению узлы и связи.

Источники информации

1. Гиттис Э.И., Пискулов Е.А. Аналого-цифровые преобразователи: Учеб. пособие для вузов. - М.: Энергоиздат, 1981. - 360 с.(стр.233-236) - аналог.

2. Патент на полезную модель Аналого-цифровой преобразователь, №119190, опубл. 10.08.2012, авторы Кривоногов А.Н., Константинов Е.Н., патентообладатель ФГУП "18 ЦНИИ" МО РФ - прототип.

Claims

Аналого-цифровой преобразователь, содержащий n-разрядный приоритетный шифратор, триггер Тг₀, схему И И₀, n-разрядный регистр, n триггеров Тг₁, …, Тг_n со схемами И И₁, …, И_n, n-разрядный преобразователь код-напряжение и схему сравнения, в котором:
к счетному входу C n-разрядного регистра подключен выход схемы И И₀, к входу которой подключен выход триггера Тг_0, к входу S которого подключена шина запуск;
выходы n-разрядного регистра F₀, …, F_n-1 подключены к входам схем И И₁, …, И_n, к входу S триггеров Тг_n-1, …, Tг₁ соответственно подключены выходы F₁, …, F_n-1 n-разрядного регистра, к другому входу схем И И₁, …, И_n подключен выход схемы сравнения, к входам которой подключен измерительный канал и выход n-разрядного преобразователя код-напряжение, выходы схем И И₁, …, И_n соответственно подключены к входам R триггеров Тг₁, …, Тг_n;
шина запуск подключена к входу направления счета V n-разрядного регистра, к входу S триггера Тг_n, а также к входу R триггеров Тг₁, …, Тг_n-1, выход триггеров Тг₁, …, Тг_n соответственно подключен к входам а₁, …, a_n n-разрядного преобразователя код-напряжение;
отличающийся тем, что дополнительно содержит n аналоговых компараторов напряжения K₁, …, K_n, n блоков эталонных напряжений U_эт1, …, U_этn, а также n-разрядный демультиплексор и генератор тактовых импульсов, причем:
генератор тактовых импульсов подключен к входу схемы И И₀;
к входу аналоговых компараторов напряжения подключен измерительный канал, к другому входу аналоговых компараторов напряжения К₁, …, K_n соответственно подключены выходы блоков эталонных напряжений U_эт1, …, U_этn, к входу которых подключена шина питающего напряжения U_пит, выходы аналоговых компараторов напряжения К₁, …, K_n соответственно подключены к входам x₀, …, x_n-1 n-разрядного приоритетного шифратора;
выходы приоритетного шифратора y₀, …, y_k-1 подключены к адресным входам n-разрядного демультиплексора A₀, …, A_k-1;
шина запуск подключена к входу D n-разрядного демультиплексора и к входу R n-разрядного регистра;
выходы n-разрядного демультиплексора F_n-1, …, F₀ соответственно подключены к входам D₀, …, D_n-1 n-разрядного регистра, а также к входам S триггеров Тг_n, …, Тг₁;
младший разряд n-разрядного регистра подключен к входу R триггера Тг₀;
разряды цифрового кода сформированы выходными цепями триггеров Тг_n, …, Тг₁ начиная с 1-го триггера.