CN105306059A - 一种逐次逼近模数转换器装置 - Google Patents

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Abstract

本发明提供一种逐次逼近模数转换器装置，包括：采样保持模块、N位数模转换器、钟控比较器、参考延时模块、逐次逼近控制模块及快慢检测模块。所述快慢检测模块根据所述钟控比较器输出的比较结束信号RDY和参考延时模块输出的时钟信号CLK_Tth，判断输出第一快慢信号SLOW1或第二快慢信号SLOW2。所述逐次逼近控制模块包括逻辑控制模块和就近判断逻辑模块，所述就近判断逻辑模块根据所述第一快慢信号SLOW1或所述第二快慢信号SLOW2控制所述逻辑控制模块的输出。本发明利用所述就近判断逻辑模块对最低有效比特进行优化，提高了逐次逼近型模数转换器的转换精度，且本发明电路结构和控制逻辑简单，易于实现，特别适用于对精度要求较高的低压通信系统等应用场合。

Description

一种逐次逼近模数转换器装置
技术领域
本发明属于集成电路设计领域，具体涉及一种逐次逼近模数转换器装置。
背景技术
自20世纪80年代初期，数字信号处理算法的功能日益增强，由于数字信号的诸多优点，比如可以设计成精确的线性相位系统、对环境变化不敏感、易于集成等，许多类型的信号处理已转移到数字领域。但是自然界产生的信号，至少在宏观上是模拟量。这就需要一个模拟世界与数字世界的一个接口电路，ADC(模数转换器)就扮演着一个这样的角色。ADC就是把一个模拟的信号经过量化处理转化成相应的数字信号，交由后续数字电路进行处理。模数转换器是现代通信系统中不可或缺的重要模块，它是模拟电路和数字电路的接口电路。
对于一个N比特的传统结构的逐次逼近型ADC，如图1所示，由采样保持模块、比较器、逐次逼近控制模块和DAC(数模转换器)组成。其工作原理如下：采样保持模块在第一个时钟周期采样输入信号Vin，输出信号VS&H，该信号在后面连续的N个时钟周期内保持不变。比较器比较信号VS&H和来自DAC的输出信号VDAC。逐次逼近控制模块根据比较器的输出，产生ADC输出信号，该ADC输出信号同时输入给数模转换器，由数模转换器对该信号进行转换，并输出到比较器，与信号VS&H进行比较。一般每个时钟周期确定ADC一个比特，传统结构的逐次逼近型ADC的一次输出一般需要N+1个时钟周期。传统结构的逐次逼近型ADC只具有中等转换精度和中等转换速度，结构简单，虽然可以做到很低的功耗和较小的芯片面积，但由于器件失配和噪声的影响，在一些需要高转换精度的低压系统应用场合中，就无法满足实用要求，如现代低压低功耗通信系统的应用领域。
发明内容
本发明提供一种逐次逼近模数转换器装置，进一步提高了逐次逼近型ADC的转换精度，使其满足现代低压低功耗通信系统的高性能要求。
为达到上述目的，本发明提供以下技术方案：
一种逐次逼近模数转换器装置，包括采样保持模块和N位数模转换器；所述采样保持模块对输入的模拟信号进行采样，并输出采样信号Vsample，所述N位数模转换器将输入数字信号转换为模拟信号Vdac；还包括：钟控比较器、逐次逼近控制模块、参考延时模块及快慢检测模块。
所述钟控比较器根据采样信号Vsample和模拟信号Vdac输出比较信号VCOMP给所述逐次逼近控制模块，所述钟控比较器还输出比较结束信号RDY给所述快慢检测模块。
所述参考延时模块输出延时时钟信号CLK_Tth给所述快慢检测模块。
所述快慢检测模块检测所述比较结束信号RDY输出第一快慢信号SLOW1或第二快慢信号SLOW2给所述逐次逼近控制模块。
所述逐次逼近控制模块对比较位逐位置1输出N位二进制数据DN～D1作为所述N位数模转换器的输入数字信号，所述逐次逼近控制模块还检测所述第一快慢信号SLOW1或第二快慢信号SLOW2、比较信号VCOMP，并确定输出的N位二进制数据DN～D1，直至逐位比较结束后输出N位二进制数据DN～D1作为所述逐次逼近模数转换器装置的输出。
优选的，所述第一快慢信号SLOW1为高电平时，所述逐次逼近控制模块检测所述比较信号VCOMP的电平；如果所述VCOMP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1。
所述第一快慢信号SLOW1为低电平时，所述逐次逼近控制模块对所述比较位的值保持为1，且对输出的N位二进制数据DN～D1加1输出作为所述N位数模转换器的输入数字信号，并再次进行比较，所述快慢检测模块根据延时时钟信号CLK_Tth检测比较结束信号RDY，输出所述第二快慢信号SLOW2，如果所述第二快慢信号SLOW2为高电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN～D1减2输出作为所述逐次逼近模数转换器装置的输出，如果所述第二快慢信号SLOW2为低电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN～D1减1输出作为所述逐次逼近模数转换器装置的输出。
优选的，所述钟控比较器的第一输入信号Vcomin是所述采样信号Vsample与所述模拟信号Vdac的差值，所述钟控比较器的第二输入信号是接地电平GND。
当所述钟控比较器的时钟信号CLK为高电平时，所述钟控比较器对输入信号进行比较。
当所述钟控比较器的时钟信号CLK为低电平时，所述钟控比较器保持比较结果。
所述钟控比较器的第一输入信号Vcomin小于所述钟控比较器的亚稳态值ΔVm时，所述钟控比较器输出比较结束信号RDY为低电平，否则输出所述比较结束信号RDY为高电平。
优选的，所述钟控比较器包括：差分比较器、第一反相器、第二反相器、异或门和RS锁存器。
所述第一反相器的输入端与所述差分比较器第一输出端相连，所述第一反相器的输出端与所述异或门的第一输入端相连。
所述第二反相器的输入端与所述差分比较器第二输出端相连，所述第二反相器的输出端与所述异或门的第二输入端相连。
所述RS锁存器的第一输入端连接所述差分比较器的第一输出端，所述RS锁存器的第二输入端连接所述差分比较器的第二输出端，所述RS锁存器的第三输入端连接时钟信号CLK，所述RS锁存器的第一输出端作为所述钟控比较器的第一输出端，输出所述比较信号VCOMP。
所述异或门的输出端作为所述钟控比较器的第二输出端，输出所述比较结束信号RDY。
优选的，所述参考延时模块的第一输入信号为时钟信号CLK，与所述钟控比较器的时钟信号CLK相同，所述参考延时模块的第二输入信号Vctl控制所述参考延时模块对时钟信号CLK延时的阈值时间Tth值。
所述延时时钟信号CLK_Tth是时钟信号CLK延时Tth时间的时钟信号。
优选的，所述延时时钟信号CLK_Tth控制所述快慢检测模块的输出，在所述延时时钟信号CLK_Tth上升沿时，所述快慢检测模块检测所述比较结束信号RDY的电平值。
如果检测到所述比较结束信号RDY为低电平，则所述快慢检测模块输出所述第一快慢信号SLOW1或所述第二快慢信号SLOW2为低电平,如果检测到所述比较结束信号RDY为高电平，则所述快慢检测模块输出所述第一快慢信号SLOW1或所述第二快慢信号SLOW2为高电平。
优选的，所述逐次逼近控制模块包括：逻辑控制模块和就近判断逻辑模块。
所述比较信号VCOMP作为所述逻辑控制模块的输入信号，所述逻辑控制模块逐位置1输出N位二进制数据DN～D1作为所述N位数模转换器的输入数字信号，直至逐位比较结束后输出N位二进制数据DN～D1作为所述逐次逼近模数转换器装置的输出。
所述第一快慢信号SLOW1或所述第二快慢信号SLOW2作为所述就近判断逻辑模块的输入信号，所述就近判断逻辑模块控制所述逻辑控制模块输出N位二进制数据DN～D1。
优选的，所述第一快慢信号SLOW1为低电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN～D1加1输出。
所述第一快慢信号SLOW1为高电平时，所述就近判断逻辑模块不输出控制，所述逻辑控制模块检测所述比较信号VCOMP的电平；如果所述VCOMP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1。
所述第二快慢信号SLOW2为低电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN～D1减1输出，作为所述逐次逼近模数转换器装置的输出。
所述第二快慢信号SLOW2为高电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN～D1减2输出，作为所述逐次逼近模数转换器装置的输出。
优选的，所述就近判断逻辑模块控制所述逐次逼近模数转换器装置的输出，所述逐次逼近模数转换器装置的一次输出所需的时间小等于N+3个时钟周期，且大等于4个时钟周期。
本发明提供一种逐次逼近模数转换器装置，相较传统的逐次逼近型模数转换器，通过判断比较器的比较速度，并采用本发明提出的就近判断逻辑，可有效的提高模数转换器的精度。就近判断逻辑是指通过逻辑电路对比较器的比较速度进行判断，进而对ADC的最低有效比特进行优化。本发明的电路结构和控制逻辑简单，易于实现，特别适合应用于对精度要求较高的通信系统等应用场合。
附图说明
为了更清楚地说明本发明的具体实施例，下面将对实施例中所需要使用的附图作简单地介绍。
图1：是现有技术逐次逼近模转换器结构示意图；
图2：是本发明提供的一种逐次逼近模数转换器装置结构示意图；
图3：是本发明实施例提供的逐次逼近模数转换器装置的时序图；
图4：是本发明实施例提拱的钟控比较器亚稳态特性示意图；
图5：是本发明实施例提供的一种钟控比较器结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明实施例的方案，下面结合附图和实施方式对本发明实施例作进一步的详细说明。
针对传统结构的逐次逼近型ADC只具有中等转换精度和中等转换速度，虽然可以做到很低的功耗和较小的芯片面积，但由于器件失配和噪声的影响，在一些需要高转换精度的应用场合中，就无法满足实用要求。本发明提供一种逐次逼近模数转换器装置，进一步提高了逐次逼近型ADC的转换精度，使其满足现代通信系统等应用场合的高性能要求。
如图2所示，为本发明提供的一种逐次逼近模数转换器装置结构示意图。该逐次逼近模数转换器装置，包括采样保持模块和N位数模转换器；所述采样保持模块对输入的模拟信号进行采样，并输出采样信号Vsample，所述N位数模转换器将输入数字信号转换为模拟信号Vdac；还包括：钟控比较器、逐次逼近控制模块、参考延时模块及快慢检测模块；
所述钟控比较器根据采样信号Vsample和模拟信号Vdac输出比较信号VCOMP给所述逐次逼近控制模块，所述钟控比较器还输出比较结束信号RDY给所述快慢检测模块；
所述参考延时模块输出延时时钟信号CLK_Tth给所述快慢检测模块；
所述快慢检测模块检测所述比较结束信号RDY输出第一快慢信号SLOW1或第二快慢信号SLOW2给所述逐次逼近控制模块；
所述逐次逼近控制模块对比较位逐位置1输出N位二进制数据DN～D1作为所述N位数模转换器的输入数字信号，所述逐次逼近控制模块还检测所述第一快慢信号SLOW1或第二快慢信号SLOW2、比较信号VCOMP，并确定输出的N位二进制数据DN～D1，直至逐位比较结束后输出N位二进制数据DN～D1作为所述逐次逼近模数转换器装置的输出。
进一步，所述第一快慢信号SLOW1为高电平时，所述逐次逼近控制模块检测所述比较信号VCOMP的电平；如果所述VCOMP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1；
所述第一快慢信号SLOW1为低电平时，所述逐次逼近控制模块对所述比较位的值保持为1，且对输出的N位二进制数据DN～D1加1输出作为所述N位数模转换器的输入数字信号，并再次进行比较，所述快慢检测模块根据延时时钟信号CLK_Tth检测比较结束信号RDY，输出所述第二快慢信号SLOW2，如果所述第二快慢信号SLOW2为高电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN～D1减2输出作为所述逐次逼近模数转换器装置的输出，如果所述第二快慢信号SLOW2为低电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN～D1减1输出作为所述逐次逼近模数转换器装置的输出。
图2所示的逐次逼近模数转换器装置的工作原理如下：采样保持模块通过采样时钟信号CLK_1对待量化的模拟输入信号Vin进行采样，输出采样信号Vsample；Vref为N位数模转换器的输入参考信号(Vref是该数模转换器的量程，也即，该数模转换器的1LSB所对应的电压＝Vref/2N)，N位数模转换器根据逐次逼近控制模块输出的信号DN～D1，输出模拟信号Vdac(等于Vref/2N乘以DN～D1所对应的数值)。与图1中传统逐次逼近模数转换器工作原理类似，Vsample和Vdac之间的差值表示为Vcomin，比较器对Vcomin和接地电平GND通过钟控比较器进行比较，如果差值Vcomin大于0，钟控比较器的输出VCOMP为高电平，否则，钟控比较器的输出VCOMP为低电平。
同时，如果Vcomin的值小于所述钟控比较器的亚稳态值ΔVm时，所述钟控比较器输出比较结束信号RDY为低电平，否则输出所述比较结束信号RDY为高电平。
信号Vctl控制所述参考延时模块对时钟信号CLK延时Tth值，输出延时时钟信号CLK_Tth。快慢检测模块在延时时钟信号CLK_Tth的上升沿检测所述比较结束信号RDY的电平值。如果检测到所述比较结束信号RDY为低电平，则所述快慢检测模块输出所述第一快慢信号SLOW1为低电平,如果检测到所述比较结束信号RDY为高电平，则所述快慢检测模块输出所述第一快慢信号SLOW1为高电平。
然后，如果所述第一快慢信号SLOW1为高电平时，所述逐次逼近控制模块检测所述比较信号VCOMP的电平；如果所述VCOMP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1；
如果所述第一快慢信号SLOW1为低电平时，所述逐次逼近控制模块对所述比较位的值保持为1，且对输出的N位二进制数据DN～D1加1输出作为所述N位数模转换器的输入数字信号，并再次进行比较，所述快慢检测模块根据延时时钟信号CLK_Tth检测比较结束信号RDY，输出所述第二快慢信号SLOW2，如果所述第二快慢信号SLOW2为高电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN～D1减2输出作为所述逐次逼近模数转换器装置的输出，如果所述第二快慢信号SLOW2为低电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN～D1减1输出作为所述逐次逼近模数转换器装置的输出。
以10bit模数转换器为例，图2中的N位数模转换器即为10位数模转换器。如图3所示，为本发明实施例提供的逐次逼近模数转换器装置的时序图。CLK为系统时钟信号，CLK_1为采样保持模块的采样时钟信号，其与CLK为同源时钟，也可理解为是CLK时钟加缓冲放大后的时钟信号。外部复位信号REST为逐次逼近模数转换器的外部系统复位信号，内部REST是逐次逼近控制模块内部产生的复位信号。D10，D9，…D2，D1为所述逐次逼近控制模块输出的10位二进制数据。VCOMP为钟控比较器输出的比较信号。SLOW为快慢检测模块输出的状态信号，在一次比特位的比较过程中，SLOW信号的第一次输出信号称为第一快慢信号SLOW1，SLOW信号的第二次输出信号称为第二快慢信号SLOW2(图3中没有标示出第一快慢信号SLOW1和第二快慢信号SLOW2)。
根据逐次逼近原理，首先D10位置1，其余各位置0，即D10-D1为1000000000，由公式Vdac＝Vref/210 *(D10-D1所对应的数值)得到N位数模转换器输出的Vdac的值(此时等于Vref/2)，Vsample和Vdac之间的差值表示为Vcomin，Vcomin和接地电平GND在钟控比较器中进行比较，钟控比较器输出比较结果信号VCOMP和比较结束信号RDY，其中比较结果信号VCOMP输出到所述逐次逼近控制模块，钟控比较器输出比较结束信号RDY给快慢检测模块。所述快慢检测模块接收信号RDY和延迟时钟信号CLK_Tth，CLK_Tth的上升沿采样RDY的逻辑电平作为快慢检测模块的输出的第一快慢信号SLOW1的值，也即，如果CLK_Tth的上升沿采样到的RDY信号为高电平，则快慢检测模块的输出的第一快慢信号SLOW1为高电平，同样，如果CLK_Tth的上升沿采样到的RDY信号为低电平，则快慢检测模块的输出的第一快慢信号SLOW1为低电平。
于是，根据第一快慢信号SLOW1为高电平或低电平，分为两种情况：
第一种情况：当第一快慢信号SLOW1为高电平时，D10位保持1，并开始下一位D9位的逐位比较(此时，D10～D1设置为1100000000)。然后依上述D10位的逐次比较情况进行，以此类推。
第二种情况：当第一快慢信号SLOW1为低电平时，说明此时逐次逼近控制模块输出的D10～D1值所对应的模拟值Vdac与输入模拟信号值Vsample的差值很小(也即Vcomin值很小)，则就近判断逻辑模块通过逻辑控制模块设置D10～D1加1输出，即D10～D1为1000000001，进而并将二进制数据作为通过所述N10位数模转换器的把输入数字信号D10～D1转换为新的模拟信号Vdac，并再次与采样信号Vsample进行比较。于是这时，钟控比较器再次输出新的比较结果信号VCOMP和新的比较结束信号RDY，所述快慢检测模块根据新的比较结束信号RDY输出第二快慢信号SLOW2，进一步根据第二快慢信号SLOW2为高电平或低电平，分为A和B两种情形：
情形A：如果第二快慢信号SLOW2为高电平时，则所述逐次逼近模数转换器停止逐次比较的工作，并把N位二进制数据DN～D1减2作为本次逐次逼近模数转换器的最终输出，即D10～D1为0111111111(由1000000001减2获得)。
情形B：如果第二快慢信号SLOW2为低电平时，则所述逐次逼近模数转换器停止逐次比较的工作，并通过逐次逼近控制模块把N位二进制数据DN～D1减1作为本次逐次逼近模数转换器的最终输出，即D10～D1为1000000000(由1000000001减1获得)。
由图3可知，本发明的N比特逐次逼近模数转换器一次输出最多需要N+3个时钟，其中，一个时钟用于输入信号采样，一个时钟用于就近判断逻辑，N个时钟用于逐次逼近量化，还有一个时钟用于内部计数器等的复位操作。由上述实施例可知，如果逐次逼近模数转换器的最终输出为最高比特位为1，其它比特位为0，那么一次逐次逼近模数转换器输出所需时钟最少需要4个时钟，其中，1个时钟用于输入信号采样，1个时钟用于逐次逼近量化，1个时钟用于就近判断逻辑，还有1个时钟用于内部计数器等的复位操作。
由上可知，传统逐次逼近模数转换器每次最终输出都至少需要N+1个时钟，如果再考虑1个时钟用于内部计数器等的复位操作，那么，传统逐次逼近模数转换器每次最终输出都需要N+2个时钟，而本发明的逐次逼近模数转换器每次最终输出所需的时钟数将随输入信号的变化而变化，最多需要N+3个时钟，最小需要4个时钟。对于高精度的模数转换器，平均而言本发明所需的时钟周期数较少，可有效降低逐次逼近模数转换器的功耗。
具体的，传统逐次逼近模数转换器采用图1结构，本发明的逐次逼近模数转换器采用图2结构，以10比特为例进行量化精度比较，采用相同的工艺条件，设定Vref为0.6V，在输入满量程信号(也即Vin＝0.6V)时，获得的性能如下：传统逐次逼近模数转换器的有效位数(ENOB)为9.4比特，本发明的逐次逼近模数转换器的ENOB为9.8比特。
同样，设定Vref为0.3V，在输入满量程信号(也即Vin＝0.3V)时，获得的性能如下：传统逐次逼近模数转换器的有效位数(ENOB)为8.8比特，本发明的逐次逼近模数转换器的ENOB为9.4比特。
由上可知，本发明在提高逐次逼近型ADC的量化精度上有明显的效果。特别是，在同等分辨率条件(如10比特分辨率)，模数转换器的量程越小(例如，量程Vref从0.6V减小到0.3V)，本发明的实施效果就越明显。例如，与传统方案相比，在Vref＝0.6V情况下，本发明方案的ENOB改进了0.4比特；在Vref＝0.3V情况下，本发明方案的ENOB改进提高到0.6比特。
可见，本发明提高了逐次逼近型ADC的转换精度，能够满足一些低压高精度要求的应用场合。需要说明的是，第一快慢信号SLOW1、第二快慢信号SLOW2和比较结束信号RDY高电平有效，还是低电平有效，可根据实际要求设定。
进一步，所述钟控比较器的第一输入信号Vcomin是所述采样信号Vsample与所述模拟信号Vdac的差值，所述钟控比较器的第二输入信号是接地电平GND。
当所述钟控比较器的时钟信号CLK为高电平时，所述钟控比较器对输入信号进行比较；当所述钟控比较器的时钟信号CLK为低电平时，所述钟控比较器保持比较结果。
所述钟控比较器的第一输入信号Vcomin小于所述钟控比较器的亚稳态值ΔVm时，所述钟控比较器输出比较结束信号RDY为低电平，否则输出所述比较结束信号RDY为高电平。
更进一步，所述钟控比较器的第一输入信号Vcomin越小，所述钟控比较器的比较时间越长；所述钟控比较器的第一输入信号Vcomin越大，所述钟控比较器的比较时间越短。
一般比较器都存在亚稳态特性，图4为本发明实施例提拱的钟控比较器亚稳态特性示意图。当比较器两个输入端之间的差值ΔV0小于比较器的亚稳态值ΔVm(ΔVm的值一般较小)时，如图4中u2曲线所示，在一定的时间阈值(例如某一个时钟周期T)内，比较器输出电平达不到理论上应该输出的逻辑电平值(例如，图4中u2曲线没有达到理论上应该输出的高电平逻辑值VDD)。反之，当比较器两个输入端之间的差值ΔV0大于比较器的亚稳态值ΔVm时，如图4中u1曲线所示，在一定的时间阈值(例如某一个时钟周期T)内，比较器输出电平就已经达到理论上应该输出的逻辑电平值(例如，图4中u1曲线就已经达到理论上应该输出的高电平逻辑值VDD)。图4中，VDD表示电源电压或逻辑高电平值，VSS表示地或逻辑低电平。
如图5所示，为本发明实施例提供的一种钟控比较器结构示意图。所述钟控比较器包括：差分比较器、第一反相器INV1、第二反相器INV2和异或门XOR，RS锁存器。所述第一反相器INV1的输入端与所述差分比较器第一输出端相连，所述第一反相器INV1的输出端与所述异或门XOR的第一输入端相连；所述第二反相器INV2的输入端与所述差分比较器第二输出端相连，所述第二反相器INV2的输出端与所述异或门XOR的第二输入端相连。所述的RS锁存器的第一输入端连接所述差分比较器的第一输出端，所述的RS锁存器的第二输入端连接所述差分比较器的第二输出端，所述的RS锁存器的第三输入端连接时钟信号CLK。所述的RS锁存器的第一输出端作为所述钟控比较器的第一输出端，输出所述比较结果信号VCOMP。所述异或门的输出端作为所述钟控比较器的第二输出端，输出所述比较结束信号RDY。
具体的，如图5所示钟控比较器的一种实现方式，由该差分比较器(所述差分比较器由P型MOS晶体管M1，M2，M3和M4；N型MOS晶体管M5，M6，M7，M8和M9组成)，反相器INV1，INV2，异或门XOR和RS锁存器组成。具体连接关系如下：所有P型MOS晶体管的衬底端都连接电源电压VDD，所有N型MOS晶体管的衬底端都连接地GND。晶体管M1，M2，M3和M4的源端都连接电源电压VDD；晶体管M1的栅端连接时钟信号CLK，其漏端连接差分比较器的第一输出端VCOMPi；晶体管M2的栅端连接差分比较器的第二输出端VCOMNi，其漏端连接差分比较器的第一输出端VCOMPi；晶体管M3的栅端连接差分比较器的第一输出端VCOMPi，其漏端连接差分比较器的第二输端VCOMNi；晶体管M4的栅端连接时钟信号CLK，其漏端连接差分比较器的第二输出端VCOMNi；晶体管M5的栅端连接差分比较器的第二输出端VCOMNi，其源端连接晶体管M7的漏端，其漏端连接差分比较器的第一输出端VCOMPi；晶体管M6的栅端连接差分比较器的第一输出端VCOMPi，其源端连接晶体管M8的漏端，其漏端连接差分比较器的第二输出端VCOMNi；晶体管M7和M8的源端连接在一起，并和晶体管M9的漏端相连接；晶体管M7和M8的栅端分别连接差分比较器待比较的输入信号Vin和Vip；晶体管M9的源端连接地GND，其栅端连接时钟信号CLK；节点VCOMPi和节点VCOMNi分别连接反相器INV1和INV2的输入端，INV1和INV2的输出端分别连接异或门XOR的两个输入端，异或门XOR输出信号RDY；RS锁存器的其中两个输入端分别连接节点VCOMPi和节点VCOMNi，另一输入端连接时钟信号CLK，RS锁存器的两个输出端分别为VCOMP和VCOMN，这里，一般把VCOMP作为图5钟控比较器比较结果的输出端。
图5比较器的工作原理如下：CLK为低电平时，晶体管M9不导通，晶体管M1和M4导通，比较器不工作；CLK为高电平时，晶体管M9导通，晶体管M1和M4不导通；晶体管M7和M8接收输入信号Vin和Vip(例如，Vip和Vin相应于图2中的信号Vcomin和GND)，对输入信号进行放大；晶体管M2，M3，M5和M6组成交叉耦合的反馈放大电路，对输入信号之间的差异进一步放大。如果输入信号之间的差值足够大，则晶体管M2，M3，M5和M6组成交叉耦合的反馈放大电路将使得VCOMPi和VCOMNi两个节点的电平互为反逻辑电平，也即，一个为高电平，另一个为低电平，反之亦然。该种情况下，RDY输出为高电平。但是，如果输入信号之间的差值很小，小于比较器的亚稳态值ΔVm，则晶体管M2，M3，M5和M6组成交叉耦合的反馈放大电路不能使得VCOMPi和VCOMNi两个节点的电平互为反逻辑电平，也即，VCOMPi和VCOMNi两个节点的电平值相等或非常相近，分别经过两个反相器INV1和INV2后，表现为同一逻辑，同为高电平或同为低电平。该种情况下，RDY输出为低电平。此时，RS锁存器的输出根据VCOMPi和VCOMNi的逻辑值，输出VCOMP和VCOMN，其中VCOMP作为图5钟控比较器的比较结果输出值。
所述的逐次逼近模数转换器装置还包括参考延时模块，所述参考延时模块输入的时钟信号与所述钟控比较器输入的时钟信号CLK相同，输入信号Vctl控制所述参考延时模块延时的阈值时间Tth值。所述延时时钟信号CLK_Tth是时钟信号CLK延时Tth时间的时钟信号。
需要说明的是，输入信号Vctl控制所述参考延时模块的阈值时间Tth值，可用级联的反相器电路实现，其中，级联的反相器的前一级输出端(也即后一级的输入端)连接一个对地的可变电容，所述可变电容通过Vctl控制，通过改变可变电容值的大小，改变反相器的充放电时间，进而实现时钟信号的延时。也可以用其它方式实现时钟的延迟，例如改变级联反相器的工作电流等。
进一步，所述延时时钟信号CLK_Tth控制所述快慢检测模块的输出，在所述延时时钟信号CLK_Tth上升沿时，所述快慢检测模块检测所述比较结束信号RDY的电平值。
如果检测到所述比较结束信号RDY为低电平，则所述快慢检测模块输出所述第一快慢信号SLOW1或所述第二快慢信号SLOW2为低电平，如果检测到所述比较结束信号RDY为高电平，则所述快慢检测模块输出所述第一快慢信号SLOW1或所述第二快慢信号SLOW2为高电平。
需要说明的是，第一快慢信号SLOW1和第二快慢信号SLOW2高电平有效还是低电平有效可根据实际情况要求选择。
如图2所示，所述逐次逼近控制模块包括：逻辑控制模块和就近判断逻辑模块；所述比较信号VCOMP作为所述逻辑控制模块的输入信号，所述逻辑控制模块逐位置1输出N位二进制数据DN～D1作为所述N位数模转换器的输入数字信号，直至逐位比较结束后输出N位二进制数据DN～D1作为所述逐次逼近模数转换器装置的输出；
所述第一快慢信号SLOW1或所述第二快慢信号SLOW2作为所述就近判断逻辑模块的输入信号，所述就近判断逻辑模块控制所述逐次逼近控制模块输出N位二进制数据DN～D1。
需要说明的是，本实施例的逻辑控制模块不仅具有与图1所示现有技术的逐次逼近模数转换器的逐次逼近控制模块的功能，逐位比较产生DN～D1数据，同时还接受就近判断逻辑模块的控制。
进一步，所述就近判断逻辑的工作原理如下：所述第一快慢信号SLOW1为低电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN～D1加1输出。所述第一快慢信号SLOW1为高电平时，所述就近判断逻辑模块不输出控制，所述逻辑控制模块检测所述比较结果信号VCOMP的电平；如果所述VCOMP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1。所述第二快慢信号SLOW2为低电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN～D1减1作为本次逐次逼近模数转换器的输出。所述第二快慢信号SLOW2为高电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN～D1减2作为本次逐次逼近模数转换器的输出。
进一步，所述就近判断逻辑模块控制所述逐次逼近模数转换器装置的输出，所述逐次逼近模数转换器装置的一次输出所需的时间小等于N+3个时钟周期，且大等于4个时钟周期。
本发明提供一种逐次逼近模数转换器装置，相较于目前已有的模数转换技术，本发明主要的优点在于：通过就近判断逻辑可精确的判断输入信号的大小，提高逐次逼近型ADC的精度。同时本发明提供的逻辑简单，易于实现，同时，转换所需的平均时钟数比传统方案要少，可以降低模数转换器的功耗，特别适合应用于对精度要求较高的低压低功耗通信系统等应用场合。
以上依据图示所示的实施例详细说明了本发明的构造、特征及作用效果，以上所述仅为本发明的较佳实施例，但本发明不以图面所示限定实施范围，凡是依照本发明的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本发明的保护范围内。

Claims (9)

1.一种逐次逼近模数转换器装置，包括采样保持模块和N位数模转换器；所述采样保持模块对输入的模拟信号进行采样，并输出采样信号Vsample，所述N位数模转换器将输入数字信号转换为模拟信号Vdac；其特征在于，还包括：钟控比较器、逐次逼近控制模块、参考延时模块及快慢检测模块；
所述钟控比较器根据采样信号Vsample和模拟信号Vdac输出比较信号VCOMP给所述逐次逼近控制模块，所述钟控比较器还输出比较结束信号RDY给所述快慢检测模块；
所述参考延时模块输出延时时钟信号CLK_Tth给所述快慢检测模块；
所述快慢检测模块检测所述比较结束信号RDY输出第一快慢信号SLOW1或第二快慢信号SLOW2给所述逐次逼近控制模块；
所述逐次逼近控制模块对比较位逐位置1输出N位二进制数据DN～D1作为所述N位数模转换器的输入数字信号，所述逐次逼近控制模块还检测所述第一快慢信号SLOW1或第二快慢信号SLOW2、比较信号VCOMP，并确定输出的N位二进制数据DN～D1，直至逐位比较结束后输出N位二进制数据DN～D1作为所述逐次逼近模数转换器装置的输出。
2.根据权利要求1所述的逐次逼近模数转换器装置，其特征在于，
所述第一快慢信号SLOW1为高电平时，所述逐次逼近控制模块检测所述比较信号VCOMP的电平；如果所述VCOMP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1；
所述第一快慢信号SLOW1为低电平时，所述逐次逼近控制模块对所述比较位的值保持为1，且对输出的N位二进制数据DN～D1加1输出作为所述N位数模转换器的输入数字信号，并再次进行比较，所述快慢检测模块根据延时时钟信号CLK_Tth检测比较结束信号RDY，输出所述第二快慢信号SLOW2，如果所述第二快慢信号SLOW2为高电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN～D1减2输出作为所述逐次逼近模数转换器装置的输出，如果所述第二快慢信号SLOW2为低电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN～D1减1输出作为所述逐次逼近模数转换器装置的输出。
3.根据权利要求1所述的逐次逼近模数转换器装置，其特征在于，所述钟控比较器的第一输入信号Vcomin是所述采样信号Vsample与所述模拟信号Vdac的差值，所述钟控比较器的第二输入信号是接地电平GND；
当所述钟控比较器的时钟信号CLK为高电平时，所述钟控比较器对输入信号进行比较；
当所述钟控比较器的时钟信号CLK为低电平时，所述钟控比较器保持比较结果；
所述钟控比较器的第一输入信号Vcomin小于所述钟控比较器的亚稳态值ΔVm时，所述钟控比较器输出比较结束信号RDY为低电平，否则输出所述比较结束信号RDY为高电平。
4.根据权利要求1所述的逐次逼近模数转换器装置，其特征在于，所述钟控比较器包括：差分比较器、第一反相器、第二反相器、异或门和RS锁存器；
所述第一反相器的输入端与所述差分比较器第一输出端相连，所述第一反相器的输出端与所述异或门的第一输入端相连；
所述第二反相器的输入端与所述差分比较器第二输出端相连，所述第二反相器的输出端与所述异或门的第二输入端相连；
所述RS锁存器的第一输入端连接所述差分比较器的第一输出端，所述RS锁存器的第二输入端连接所述差分比较器的第二输出端，所述RS锁存器的第三输入端连接时钟信号CLK，所述RS锁存器的第一输出端作为所述钟控比较器的第一输出端，输出所述比较信号VCOMP；
所述异或门的输出端作为所述钟控比较器的第二输出端，输出所述比较结束信号RDY。
5.根据权利要求1所述的逐次逼近模数转换器装置，其特征在于，所述参考延时模块的第一输入信号为时钟信号CLK，与所述钟控比较器的时钟信号CLK相同，所述参考延时模块的第二输入信号Vctl控制所述参考延时模块对时钟信号CLK延时的阈值时间Tth值；
所述延时时钟信号CLK_Tth是时钟信号CLK延时Tth时间的时钟信号。
6.根据权利要求1所述的逐次逼近模数转换器装置，其特征在于，所述延时时钟信号CLK_Tth控制所述快慢检测模块的输出，在所述延时时钟信号CLK_Tth上升沿时，所述快慢检测模块检测所述比较结束信号RDY的电平值；
如果检测到所述比较结束信号RDY为低电平，则所述快慢检测模块输出所述第一快慢信号SLOW1或所述第二快慢信号SLOW2为低电平，如果检测到所述比较结束信号RDY为高电平，则所述快慢检测模块输出所述第一快慢信号SLOW1或所述第二快慢信号SLOW2为高电平。
7.根据权利要求1所述的逐次逼近模数转换器装置，其特征在于，所述逐次逼近控制模块包括：逻辑控制模块和就近判断逻辑模块；
所述比较信号VCOMP作为所述逻辑控制模块的输入信号，所述逻辑控制模块逐位置1输出N位二进制数据DN～D1作为所述N位数模转换器的输入数字信号，直至逐位比较结束后输出N位二进制数据DN～D1作为所述逐次逼近模数转换器装置的输出；
所述第一快慢信号SLOW1或所述第二快慢信号SLOW2作为所述就近判断逻辑模块的输入信号，所述就近判断逻辑模块控制所述逻辑控制模块输出N位二进制数据DN～D1。
8.根据权利要求7所述的逐次逼近模数转换器装置，其特征在于，
所述第一快慢信号SLOW1为低电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN～D1加1输出；
所述第一快慢信号SLOW1为高电平时，所述就近判断逻辑模块不输出控制，所述逻辑控制模块检测所述比较信号VCOMP的电平；如果所述VCOMP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN～D1；
所述第二快慢信号SLOW2为低电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN～D1减1输出，作为所述逐次逼近模数转换器装置的输出；
所述第二快慢信号SLOW2为高电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN～D1减2输出，作为所述逐次逼近模数转换器装置的输出。
9.根据权利要求7所述的逐次逼近模数转换器装置，其特征在于，所述就近判断逻辑模块控制所述逐次逼近模数转换器装置的输出，所述逐次逼近模数转换器装置的一次输出所需的时间小等于N+3个时钟周期，且大等于4个时钟周期。
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