CN113437976B - 一种三态型量化的逐次逼近方法和逐次逼近模数转换电路 - Google Patents

一种三态型量化的逐次逼近方法和逐次逼近模数转换电路 Download PDF

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Abstract

本发明涉及一种三态型量化的逐次逼近方法和逐次逼近模数转换电路，属于集成电路的ADC电路领域，该方法包括对任意的0到1之间的模拟输入信号第一次逐次逼近时，和量化线1/2做比较：若该信号大于1/2+1/2N+1区间，则记第一次逐次逼近状态一，若该信号小于1/2‑1/2N+1区间，则记第一次逐次逼近状态二，转下步骤；以此类推到第N次逐次逼近，若某次逐次逼近比较过程中信号在区间1/2±1/2N+1内，为状态三，则逼近结束，信号的所在的区间已经找到。该电路由一个脉冲型时钟发生器，一个无锁存器的比较器，作为驱动器的第一和第二反相器，N组差分脉冲正反馈锁存器结构的逻辑电路以及对应N组DAC电容所组成。该方法比较的精度要求更低因此比较的时间更短，且分硬件开销极少。

Description

一种三态型量化的逐次逼近方法和逐次逼近模数转换电路
技术领域
本发明属于集成电路设计中的模数转换器(ADC)电路技术领域，特别涉及逐次逼近型(SAR)ADC和流水线逐次逼近型(Pipeline-SAR)ADC的实现方法和电路。
背景技术
逐次逼近型模数转换器(SAR ADC)是当前ADC领域先进工艺下的主流基础架构。其结构诞生之初，由于其低功耗高线性度低速率的特性，主要用于一些低速(1MSPS以下)高精度低功耗场景的ADC，后续随着设计的优化逐渐发展出中速(1MSPS到100MSPS)高精度ADC。由于其性能随工艺尺寸成反比的优势，随着工艺的进步，其应用越来越广泛，在先进工艺下几乎被应用于所有场景的ADC中，而原始的逐次逼近型(SAR)ADC本身由于其速度精度限制不能满足某些场景的需求，通过设计的迭代其结构开始演化成各种以SAR为基础的混合结构，例如适用于高速(300MSPS到1GSPS)高精度低功耗转换场景的流水线SAR ADC，适用于超高速(1GSPS到10GSPS)高精度的时间交织型流水线SAR ADC和时间交织型SAR ADC，中低速超高精度(大于16bit有效位数)噪声整形SAR ADC。
逐次逼近型ADC是一种通过二分法逐次比较将连续的模拟输入映射到离散的数字输出的ADC，如图1所示，是这种方法的数学形式示意图。其数学描述为：以两位逐次逼近型ADC为例，对于任意输入为0到1之间的模拟信号，在第一次逼近时和量化线1/2做比较，若其大于1/2，则在第二次逼近时和量化线3/4比较，否者和量化线1/4比较，根据第一次和第二次的比较结果输出对应的数字码，若其大于1/2又大于3/4，则输出数字码为11，若其大于1/2又小于3/4，则输出数字码为10，若其小于1/2又大于1/4，则输出数字码为00。它是一种双态型量化的转换方法，每次量化只有两种情况，在量化线之上和在量化线之下。实现双态型逐次逼近方法的常规逐次逼近型ADC电路包括边沿型时钟发生器，带锁存器的比较器，边沿触发型数字逻辑电路和DAC电容阵列。
根据这种二分法逐次逼近的方法实现的逐次逼近型ADC有两个基础性问题，第一个问题是对于模拟输入信号，由于它是0到1之间任意的连续信号当信号离1/2，3/4，1/4这些参考量化线非常近的时候，会给比较带来非常大的麻烦，ADC的比较时间会被极大的延长，这个比较时间的上限由比较器的噪声饱和决定，而ADC的设计需要考虑所有输入信号的情况，因此这些极慢的情况会导致整个ADC的转换时间的延长。第二个问题是以一个数值的刻度线形成的双态去逐次二等分一个完整的区域不是最高效的量化方式，即N次逐次逼近只能得到1/2N的量化精度。
发明内容
本发明的目的是为了克服已有技术的不足之处，提出一种三态型量化的逐次逼近方法和逐次逼近模数转换电路。相比于传统的双态型逐次逼近方法，本发明的三态型逐次逼近方法在每次的逐次逼近过程中，和量化参考线的比较有三种状态，在量化参考线的上下设一小段区间，在该区间之上为状态一，在该区间之下为状态二，在该区间内为状态三，该方法可放宽对比较的限制，更进一步，将量化参考线上下的一小段区间范围设置在±1/4LSB附近，量化的效率可以提高。
以此方法为基础，本发明提出了一种三态型逐次逼近型ADC的电路，此电路相较于传统电路没有增加额外的代价，而量化精度能提高接近一位，且速度更快，面积更小，具体的为，单次转换时间仅16个标准反相器(28nm CMOS约10pS，7nm～14nm FinFET约2～3pS)本征延时时间，其中单比特逻辑部分延时仅4个标准反相器延时时间，单比特逻辑电路的硬件开支仅为12个晶体管。
本发明提出一种三态型量化的逐次逼近方法，其特征在于，该方法用于任意的0到1之间(这里规定0到1为满量程)的模拟输入信号和N位的逐次逼近，包括以下步骤：
1)对任意的0到1之间的模拟输入信号第一次逐次逼近时，和量化线1/2做比较：
若该信号大于1/2+1/2N+1区间，则记第一次逐次逼近状态一；若该信号小于1/2-1/2N+1区间，则记第一次逐次逼近状态二；若该信号处于1/2±1/2N+1区间内，则记第一次逐次逼近状态三，同时表示信号的所在的区间已经找到，为区间1/2±1/2N+1内，逼近过程结束；
若产生逐次逼近状态一或状态二，则转步骤2)；
2)根据第一次逐次逼近的状态进行第二次逐次逼近；若第一次逐次逼近结果为状态一，信号继续和3/4±1/2N+1的区间比较，其比较的结果产生三种逼近状态中的一种状态；若第一次逐次逼近结果为状态二，信号继续和1/4±1/2N+1的区间比较，其比较的结果产生三种逼近状态中的一种状态；
若产生逐次逼近为状态三，则表示信号区间已经找到，为该量化参考线的区间内，逼近过程结束；若产生逐次逼近为状态一或状态二，则转步骤3)；
4)以此类推到第N次逐次逼近，若某次逐次逼近比较过程中为状态三，则逼近结束，信号的所在的区间已经找到。
本方法的N次逐次逼近比较总计可产生2N+1-1种不同的结果；对于输入为0到1的信号，其对应的数字映射依次是000…000,000…001,…,011…111(N+1位二进制输出)，其量化的信噪比为20*log(2N+1-1)，接近一个N+1位的双态型逐次逼近的量化信噪比(20*log(2N +1))。
本发明提出一种实现上所述方法的逐次逼近模数转换电路，其特征在于，该电路由一个脉冲型时钟发生器，一个无锁存器的比较器，作为驱动器的第一和第二反相器，N组差分脉冲正反馈锁存器结构的逻辑电路以及对应N组DAC电容所组成，该每组差分脉冲正反馈锁存器结构的逻辑电路由第一与门，第一NMOS管，第一PMOS管，以及第三反相器、第四反相器额第七反相器和相同结构的第二与门，第二NMOS管，第二PMOS管，以及第五反相器、第六反相器额第八反相器组成；其连接关系为：第一比较器的差分输入端分别接差分信号Vp和Vn，时钟端接由脉冲型时钟发生器产生的一个定时脉冲的比较时钟CLK_CMP，两个差分比较输出端Tn和Tp分别接第一反相器的输入端和第二反相器的输入端，第一反相器的输出端接第一与门的输入，第二反相器的输出端接第二与门的输入，第一与门和第二与门的另一个输入接逻辑电路时钟CLK_LOGICx，x为1到N之中任意一个数，第一与门的输出端接第一NMOS管的栅端，第二与门的输出端接第二NMOS管的栅端，第一NMOS管的源端和第二NMOS管的源端接地，第一PMOS管的源端和第二PMOS管的源端接电源，复位信号RST分别接第一PMOS管和第二PMOS管的栅端漏端分别第一NMOS管的漏端和第二NMOS管的漏端并输出到第三反相器和第五反相器的输入端，第三反相器和和第五反相器的输出端分别接第四、第七反相器的输入端和第六、第八反相器的输入端，同时第四反相器的输出端接第三反相器的输入端，第六反相器的输出端接第五反相器的输入端。第七反相器和第八反相器的电源和地端分别接参考正电压Vrefp和参考电压Vrefn，输出端输出数字码DPx和数字码DNx分别接第一电容和第二电容的下极板，第一电容和第二电容的上极板分别接Vp和Vn，第一电容和第二电容组成DAC电容阵列中的一个差分单元。
本电路的工作原理为：通过脉冲型时钟发生器产生一个定时脉冲的时钟去驱动一个被移除锁存装置的比较器，而比较器的输出接一种正反馈锁存电路。在不同比较器输入情况下，其输出比较结果的时刻不同。输入较大时，输出比较结果的时刻靠前；输出较小时，输出比较结果的时刻靠后。由于定时器的存在，所有在比较器输入小于某一个值包括亚稳态情况下尚不确定的输出，会在定时结束后的一段时间内被强制锁存到1或者0。而逻辑电路的状态不仅与比较器的输出结果的电压有关，与比较器输出结果的时刻也有关。
本发明提出一种新的简单逻辑电路，它由一个对速度要求较低的低成本常规加法器实现，在某一个时刻前到达的比较结果，对应比较器输入信号小于-1/4LSB或者大于1/4LSB(实际存在一定的偏移，比如1/3LSB或者1/6LSB)，其对应的转换状态为上述提到的状态一或者状态二(区间上或者区间下)，而在某一时刻或者某一时刻到达后的比较结果，对应比较器输入信号介于±1/4LSB之间，其对应的转换状态为描述的状态三(区间内)，最终的数字输出Dout＝1/2(DN+DP非)(DN和DP是ADC差分两端的数字逻辑电路输出)来实现N位转换N+1位有效数字输出(常规SAR的数字输出Dout＝DN或者DP非，DN与DP非互为取反，即N位转换只能提供N位有效数字输出，而本发明将其数字输出拓展了一位的位宽)。
本发明的特点及有益效果：
(1)三态型的逐次逼近方法比双态型逐次逼近方法提高了量化效率；在一次比较中产生三态结果，获得更多的量化信息。
(2)三态型的逐次逼近方法的比较过程在给定的时间内完成并产生三态信息；克服了双态型逐次逼近方法中比较器输入信号非常接近时需要更长的比较判决时间，或者出现比较器判决错误的问题。
(3)三态型逐次逼近在电路层面由脉冲型时钟发生器，无锁存器的比较器，和脉冲锁存器结构数字逻辑电路实现，它们可以根据比较器输出结果的不同以及比较时间的不同组合形成四种态，在差分状态下收敛为3种态输出控制DAC切换，并产生三态的数字输出。
(4)电路实现的单次转换时间仅16个标准反相器本征延时，实现三态的逻辑部分仅4个标准反相器本征延时。
(5)电路实现的数字逻辑部分硬件开销极少，每个比特的单端数字逻辑电路仅由12个晶体管构成，而传统逐次逼近型ADC的单端数字逻辑电路的晶体管规模为数十个到上百个不等。
根据本发明的电路机制可以形成其他类型的三态SAR ADC，例如通过分离结构的DAC电容阵列以及其对应的逻辑电路，实现比较器输入共模在三态SAR ADC转换过程中固定不变等，或者使用更简化(将与门替换为传输管结构)或更复杂(增加反相器级数)的数字逻辑电路来实现相同的功能。
附图说明
图1是常规的逐次逼近方法的数学形式示意图。
图2是本发明的三态型逐次逼近方法的数学形式示意图。
图3是本发明的ADC电路图。
图4是本发明的ADC转换时序图。
具体实施方式
本发明提出的一种三态型量化的逐次逼近方法和逐次逼近模数转换电路，下面结合附图及实施例详细说明如下：
本发明包括两个主要部分，第一部分是三态型逐次逼近方法，第二部分是三态型逐次逼近ADC的实现电路
本发明提出的一种三态型量化的逐次逼近方法，如图2所示，该方法用于任意的0到1之间(这里规定0到1为满量程)的模拟输入信号和N位的逐次逼近，它包括以下步骤：
步骤一，对任意的0到1之间的模拟输入信号第一次逐次逼近时，和量化线1/2做比较：若该信号大于1/2+1/2N+1区间，则记第一次逐次逼近状态一；若该信号小于1/2-1/2N+1区间，则记第一次逐次逼近状态二；若该信号处于1/2±1/2N+1区间内，则记第一次逐次逼近状态三，同时表示信号的所在的区间已经找到，为区间1/2±1/2N+1内，逼近过程结束；若产生逐次逼近状态一或状态二，则转步骤2)；
步骤二，根据第一次逐次逼近的状态进行第二次逐次逼近；若第一次逐次逼近结果为状态一，信号继续和3/4±1/2N+1的区间比较，其比较的结果同步骤1)一样产生三种逼近状态中的一种状态；若第一次逐次逼近结果为状态二，信号继续和1/4±1/2N+1的区间比较，其比较的结果同步骤1)一样产生三种逼近状态中的一种状态；上述逼近中，出现状态三的情况，则表示信号区间已经找到，为该量化参考线的区间内，逼近过程结束，若产生逐次逼近状态一或状态二，则转步骤3)；
步骤三，以此类推到第N次逐次逼近，若某次逐次逼近比较过程中为状态三，则逼近结束，信号的所在的区间已经找到。
上述的N次逐次逼近比较总计可能产生2N+1-1种不同的结果，对于输入为0到1的信号，其对应的数字映射依次是000…000,000…001,…,011…111(N+1位二进制输出)，其量化的信噪比为20*log(2N+1-1)，接近一个N+1位的双态型逐次逼近的量化信噪比(20*log(2N +1))。
上述方法以当N等于2时为实施例具体说明如下(请按上述步骤描述的方式补充进行完整具体描述)：
步骤一，对于任意的0到1之间(这里规定0到1为满量程)的模拟输入信号和N位的逐次逼近，第一次逐次逼近时，和量化参考线1/2做比较，若信号大于1/2+1/2N+1，则记第一次逐次逼近状态一，若信号小于1/2-1/2N+1，则记第一次逐次逼近状态二，若信号处于1/2±1/2N+1区间内，则记第一次逐次逼近状态三，同时表示信号的所在的区间已经找到，为区间1/2±1/2N+1内，逼近过程结束；若产生逐次逼近状态一或状态二，则转步骤一；
步骤二，根据第一次逐次逼近的状态进行第二次逐次逼近，对于第一次逐次逼近状态一，信号继续和3/4±1/2N+1的区间比较，根据其比较的结果同步骤一产生三种逼近状态中的一种状态；对于第一次逐次逼近状态二，信号继续和1/4±1/2N+1的区间比较，根据其比较的结果同步骤一产生三种逼近状态中的一种状态；至此逼近结束。
在逼近结束后，从模拟输入到数字输出的量化完成。对于输入0到1的信号，[0,3/16)，(3/16,5/16)，(5/16,7/16)，(7/16,9/16)，(9/16,11/16)，(11/16,13/16)，(13/16,1]的数字映射分别是000，001，010，011，100，101，110。可以看到虽然[0,3/16)，(13/16,1]的映射区间相比其他中间的映射区间有1/16的不平衡，但它们的总体量化精度(量化精度接近1/16)仍比传统的双态型逐次逼近方法下的2次逼近高(量化精度为1/8)，并且由于区间的范围并不要求那么严格(量化参考线的区间可以是±1/16附近)，在逼近时可以节省比较时间。
本发明提出实现上述方法的逐次逼近ADC的电路，如图3所示，该电路由一个脉冲型时钟发生器(图中未示出)，一个无锁存器(LATCH)的比较器，作为驱动器的第一和第二反相器，N组差分脉冲正反馈锁存器结构的逻辑电路以及对应N组DAC电容所组成，该每组差分脉冲正反馈锁存器结构的逻辑电路由第一与门，NMOS管N1，PMOS管P1，以及第三反相器、第四反相器额第七反相器和相同结构的第二与门，NMOS管N2，PMOS管P2，以及第五反相器、第六反相器额第八反相器组成；其连接关系为：第一比较器的差分输入端分别接差分信号Vp和Vn，时钟端接由脉冲型时钟发生器产生的一个定时脉冲的比较时钟CLK_CMP，两个差分比较输出端Tn和Tp分别接第一反相器(驱动器)的输入端和第二反相器(驱动器)的输入端，第一反相器的输出端接第一与门的输入，第二反相器的输出端接第二与门的输入，第一与门和第二与门的另一个输入接逻辑电路时钟CLK_LOGICx(CLK_LOGICx表示CLK_LOGIC1、CLK_LOGIC2...，具体取决于第x位SAR的数字逻辑电路)，第一与门的输出端接第一NMOS管N1的栅端，第二与门的输出端接第二NMOS管N2的栅端，第一NMOS管的源端和第二NMOS管的源端接地，第一PMOS管P1的源端和第二PMOS管P2的源端接电源，复位信号RST分别接第一PMOS管P1和第二PMOS管P2的栅端漏端分别第一NMOS管的漏端和第二NMOS管的漏端并输出到第三反相器和第五反相器的输入端，第三反相器和和第五反相器的输出端分别接第四、第七反相器的输入端和第六、第八反相器的输入端，同时第四反相器的输出端接第三反相器的输入端，第六反相器的输出端接第五反相器的输入端。第七反相器和第八反相器的电源和地端分别接参考正电压Vrefp和参考电压Vrefn，输出端输出数字码DPx(第一位转换输出为DP1，第x位转换输出位DPx…直到第N位转换输出为DPN)和数字码DNx(第一位转换输出为DN1，第x位转换输出位DNx…直到第N位转换输出为DNN)分别接第一电容和第二电容的下极板，第一电容和第二电容的上极板分别接Vp和Vn，第一电容和第二电容组成DAC电容阵列中的一个差分单元。
本发明的N位三态SAR ADC，其虚线框内电路需要复制N个以实现N位的转换。最终N位转换的数字输出DOUT＝1/2(DP1DP2…DPx…DPN+DN1DN2…DNx..DNN),例如当N等于2时，第一位转换结果DP1＝1而DN1＝0,第二位转换结果DP2＝0,DN2＝1,则数字输出DOUT＝1/2(10+01)。
其电路转换过程时序图如图3所示。其中控制信号是复位信号RST，比较器时钟CLK_CMP和逻辑电路时钟CLK_LOGIC1和CLK_LOGIC2(CLK_LOGIC1和CLK_LOGIC2对应控制第一次和第二次转换的逻辑电路)。而Tp和Tn是比较器在无锁存器时的差分比较输出信号。在复位信号RST的脉冲到来时(低电平有效)，SAR逻辑电路复位；在比较器时钟CLK_CMP的脉冲到来时，比较器进行比较后输出；在逻辑时钟CLK_LOGIC1和CLK_LOGIC2的脉冲到来时，逻辑电路根据比较器输出结果进行第一次和第二次转换。
实现本发明方法的核心电路是虚线框内的差分脉冲正反馈锁存器结构的逻辑电路，它们和无LATCH比较器形成三态SAR ADC的转换机制。根据这种电路机制可以形成其他类型的三态SAR ADC，例如通过分离结构的DAC电容阵列以及其对应的逻辑电路，实现比较器输入共模在三态SAR ADC转换过程中固定不变以满足某些设计的要求。
结合图3和图4，对电路的原理以及三态SAR ADC的转换实现做说明。首先CLK_CMP是预先选定脉宽的控制信号，它既起触发比较的作用同时也起定时的作用，它的特征脉冲宽度是8个标准反相器本征延时(这是一个参考值)。CLK_LOGIC1和CLK_LOIC2是CLK_CMP在该次转换的延时信号，延时大约是4个标准反相器本征延时。RST起复位的作用，发生在转换初始的采样阶段。这里仅描述第一次转换的过程来阐述本发明的电路：首先完成采样并且RST复位，DPx和DNx全部复位到0。当CLK_CMP的第一个脉冲的上升沿到达时，比较器开始进入第一次转换的比较阶段，比较完成时输出比较结果Tp或者Tn的虚线下降沿，根据输入信号的大小，虚线下降沿的位置会不同，如图4中Tp/Tn所示脉冲，最大输入信号对应第一个虚线下降沿，信号较小时，比如在±1/4LSB之间时，对应第二个虚线下降沿。当CLK_CMP的第一个脉冲的下降沿达到时，比较器强制复位，对应图4中Tp/Tn脉冲的实线上升沿，需要补充说明的是，当Vp大于Vn时，Tn输出脉冲，当Vp小于Vn时，Tp输出脉冲。当CLK_LOGIC1的脉冲达到时，第一位转换的逻辑电路开始进入逻辑判断阶段，根据接收到的Tp/Tn脉冲的不同，其转换也不同，一共有三种可能情况出现。第一种情况，Vp大于Vn，且Vp-Vn大于1/4LSB，Tn出现脉冲，且脉冲的宽度足够翻转下半部分虚线框内的锁存器(由第三、第五或者第四、第六反向器组成的反相器环)，DN1的状态从0翻转到1，而Tp无脉冲，DP1的状态保持为1；第二种情况，Vp小于Vn，且Vp-Vn小于-1/4LSB，Tp出现脉冲，且脉冲的宽度足够翻转上半部分虚线框内的锁存器，DP1的状态从0翻转到1，而Tn无脉冲，DN1的状态保持为1；第三种情况，Vp和Vn的差值在±1/4LSB以内，无论是Tn还是Tp的脉冲宽度都太窄，不足以翻转锁存器，DN1和DN1的状态仍然保持为0。通过上述机制的说明，本发明的电路可以作为实现本发明的三态SARADC的一种实施例。

Claims (2)

1.一种三态型量化的逐次逼近方法，其特征在于，该方法用于任意的0到1之间的模拟输入差分信号和N位的逐次逼近，包括以下步骤：
1)对任意的0到1之间的模拟输入信号第一次逐次逼近时，和量化线1/2做比较：
若该信号大于1/2+1/2N+1区间，则记第一次逐次逼近状态一；若该信号小于1/2-1/2N+1区间，则记第一次逐次逼近状态二；若该信号处于1/2±1/2N+1区间内，则记第一次逐次逼近状态三，同时表示信号的所在的区间已经找到，为区间1/2±1/2N+1内，逼近过程结束；
若产生逐次逼近状态一或状态二，则转步骤2)；
2)根据第一次逐次逼近的状态进行第二次逐次逼近；若第一次逐次逼近结果为状态一，信号继续和3/4±1/2N+1的区间比较，其比较的结果产生三种逼近状态中的一种状态；若第一次逐次逼近结果为状态二，信号继续和1/4±1/2N+1的区间比较，其比较的结果产生三种逼近状态中的一种状态；
若产生逐次逼近为状态三，则表示信号区间已经找到，为区间1/2±1/2N+1内，逼近过程结束；若产生逐次逼近为状态一或状态二，则转步骤3)；
3)以此类推到第N次逐次逼近，若某次逐次逼近比较过程中为状态三，则逼近结束，信号的所在的区间已经找到。
2.一种实现如权利要求1所述方法的逐次逼近模数转换电路，其特征在于，该电路由一个脉冲型时钟发生器，一个无锁存器的比较器，作为驱动器的第一和第二反相器，N组差分脉冲正反馈锁存器结构的逻辑电路以及对应N组DAC电容所组成，每组所述差分脉冲正反馈锁存器结构的逻辑电路包括由第一与门、第一NMOS管、第一PMOS管、第三反相器、第四反相器和第七反相器所组成的电路和由第二与门、第二NMOS管、第二PMOS管、第五反相器、第六反相器和第八反相器所组成的电路，其中所述由第一与门、第一NMOS管、第一PMOS管、第三反相器、第四反相器和第七反相器所组成的电路的连接方式与所述由第二与门、第二NMOS管、第二PMOS管、第五反相器、第六反相器和第八反相器所组成的电路的连接方式相同；所述逐次逼近模数转换电路的连接关系为：所述比较器的差分输入端分别接差分信号Vp和Vn，时钟端接由脉冲型时钟发生器产生的一个定时脉冲的比较时钟CLK_CMP，两个差分比较输出端Tn和Tp分别接第一反相器的输入端和第二反相器的输入端，第一反相器的输出端接第一与门的输入，第二反相器的输出端接第二与门的输入，第一与门和第二与门的另一个输入接逻辑电路时钟CLK_LOGICx，x为1到N之中任意一个数，第一与门的输出端接第一NMOS管的栅端，第二与门的输出端接第二NMOS管的栅端，第一NMOS管的源端和第二NMOS管的源端接地，第一PMOS管的源端和第二PMOS管的源端接电源，复位信号RST分别接第一PMOS管和第二PMOS管的栅端，第一PMOS管的漏端接第一NMOS管的漏端并同时输出到第三反相器的输入端，第二PMOS管的漏端接第二NMOS管的漏端并同时输出到第五反相器的输入端，第三反相器的输出端分别接第四、第七反相器的输入端，第五反相器的输出端分别接第六、第八反相器的输入端，同时第四反相器的输出端接第三反相器的输入端，第六反相器的输出端接第五反相器的输入端；第七反相器和第八反相器的电源和地端分别接参考正电压Vrefp和参考电压Vrefn，第七反相器的输出端输出数字码DPx接第一电容的下极板，第八反相器的输出端输出数字码DNx接第二电容的下极板，第一电容和第二电容的上极板分别接Vp和Vn，第一电容和第二电容组成DAC电容阵列中的一个差分单元。
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