KR20140041126A - 연속 근사 레지스터 아날로그 디지털 컨버터 - Google Patents

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Abstract

본 발명은 연속 근사 레지스터 아날로그 디지털 컨버터에 관한 것으로 본 발명에 따른 연속 근사 레지스터 아날로그 디지털 컨버터는 제 1 및 제 2 레벨 전압들을 생성하여 출력하는 제 1 및 제 2 캐패시터 어레이들; 제 1 및 제 2 레벨 전압들을 비교하여 비교 신호를 출력하는 비교기; 비교 신호를 기반으로 디지털 신호를 생성하는 SAR 로직; 및 제 1 아날로그 입력 전압 및 공통모드 전압을 비교하여 제 1 아날로그 입력 전압 및 상기 공통모드 전압 중 어느 하나를 상기 제 1 및 제 2 캐패시터 어레이들의 상판들로 공급하는 가변 공통모드 선택기를 포함한다.

Description

연속 근사 레지스터 아날로그 디지털 컨버터{SUCCESSIVE APPROXIMATION REGISTER ANALOG-TO-DIGITAL CONVERTER}
본 발명은 아날로그 디지털 컨버터에 관한 것으로 더욱 상세하게는 연속 근사 레지스터 아날로그 디지털 컨버터에 관한 것이다.
아날로그 디지털 컨버터는 아날로그 입력 전압을 수신하여 이를 디지털 신호로 변환한다. 변환된 디지털 신호를 다른 장치들로 전송될 수 있다. 하나의 비교기를 반복적으로 사용하는 구조를 갖는 연속 근사 레지스터 아날로그 디지털 컨버터는 S/H 회로(Sample and Hold circuit) 및 MDAC(Multiplying Digital-to-Analog Converter)와 같은 아날로그 회로를 갖지 않기 때문에 간단한 구조를 갖는다. 따라서, 다른 아날로그 디지털 변환기와 비교하여 면적 및 전력 소모가 적다. 또한, 연속 근사 레지스터 아날로그 디지털 컨버터는 저전압 회로에 적용이 용이하다.
연속 근사 레지스터 아날로그 디지털 컨버터는 센서들의 출력 신호를 수신하여 디지털 신호로 변환할 수 있다. 일반적인 센서들(Sensor)은 단일 전압(Single Voltage)의 출력을 갖는다. 따라서, 센서의 출력 신호를 디지털 신호로 변환하는 연속 근사 레지스터 아날로그 디지털 컨버터는 단일 입력(single-ended input)의 구조를 가져야 한다. 연속 근사 레지스터 아날로그 컨버터는 SAR 로직, 비교기, 및 디지털 아날로그 변환기를 포함한다. 디지털 아날로그 변환기(Capacitive Digital-to-Analog Converter)의 출력을 비교하는 비교기로서 차동 프리앰프(Differential Pre-amplifier)가 사용될 수 있다. 이 경우, 연속 근사 레지스터 아날로그 디지털 컨버터는 캐패시터에 샘플링된 아날로그 입력 전압 및 디지털 비트를 기반으로 생성된 레벨 전압들을 비교하는 방식으로 변환 동작을 수행한다. 단일 전압을 출력으로 갖는 센서의 출력 범위가 전원 전압의 범위(0~Vdd)일 경우, 캐패시터의 상판(top plate)에 연결된 노드의 전압이 전원 전압(Vdd)보다 높아질 수 있다. 이와 같은 경우, 전원 전압(Vdd)보다 높은 전압을 갖는 노드와 연결된 스위치들의 오작동으로 인하여 캐패시터에 저장된 전하가 유실되고, 연속 근사 레지스터 아날로그 디지털 컨버터의 신뢰도가 떨어질 수 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 연속 근사 레지스터 아날로그 디지털 컨버터를 제공하는데 있다.
본 발명의 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터는 제 1 및 제 2 레벨 전압들을 생성하여 출력하는 제 1 및 제 2 캐패시터 어레이들; 상기 제 1 및 제 2 레벨 전압들을 비교하여 비교 신호를 출력하는 비교기; 상기 비교 신호를 기반으로 디지털 신호를 생성하는 SAR 로직; 및 제 1 아날로그 입력 전압 및 공통모드 전압을 비교하여 상기 제 1 아날로그 입력 전압 및 상기 공통모드 전압 중 어느 하나를 상기 제 1 및 제 2 캐패시터 어레이들의 상판들로 공급하는 가변 공통모드 선택기를 포함한다.
실시 예로서, 상기 제 1 캐패시터 어레이들은 상기 제 1 아날로그 입력 전압을 샘플링하고, 상기 제 2 캐패시터 어레이들은 제 2 아날로그 입력 전압을 샘플링하되, 상기 제 1 아날로그 입력 전압은 전원 전압의 범위에 포함되고, 상기 제 2 아날로그 입력 전압은 전원 전압의 1/2배이다.
실시 예로서, 상기 가변 공통모드 선택기는 상기 제 1 아날로그 입력 전압 및 상기 공통모드 전압을 비교하여 비교 결과를 출력하는 비교기; 및 상기 비교기의 출력에 따라 상기 제 1 아날로그 입력 전압 및 상기 공통모드 전압 중 어느 하나를 선택하는 스위치들을 포함한다.
실시 예로서, 상기 가변 공통모드 선택기는 상기 제 1 아날로그 입력 전압이 상기 공통모드 전압보다 높은 경우, 상기 제 1 아날로그 입력 전압을 선택하여 상기 제 1 및 제 2 캐패시터 어레이들의 상판으로 공급하고, 상기 아날로그 입력 전압이 상기 공통모드 전압보다 낮은 경우, 상기 공통모드 전압을 선택하여 상기 제 1 및 제 2 캐패시터 어레이들의 상판으로 공급한다.
실시 예로서, 샘플링 클럭 및 변환 클럭을 생성하는 클럭 발생부를 더 포함하고, 상기 제 1 및 제 2 캐패시터 어레이들은 상기 샘플링 클럭에 응답하여 상기 제 1 및 제 2 아날로그 입력 전압들을 샘플링하고, 상기 변환 클럭에 응답하여 상기 제 1 및 제 2 레벨 전압들을 출력한다.
실시 예로서, 상기 SAR 논리부는 상기 변환 클럭에 응답하여, 상기 비교기의 출력결과를 기반으로 디지털 신호를 결정하여 출력한다.
실시 예로서, 상기 가변 공통모드 선택기는 상기 샘플링 클럭에 응답하여, 상기 제 1 아날로그 입력 전압 및 상기 공통모드 전압 중 어느 하나를 선택하여 상기 제 1 및 제 2 캐패시터 어레이들의 상판으로 공급한다.
실시 예로서, 상기 제 1 및 제 2 변환부들은 상기 디지털 신호를 기반으로 상기 제 1 및 제 2 캐패시터 어레이들의 하판에 제 1 및 제 2 기준전압 중 어느 하나가 선택적으로 공급된다.
실시 예로서, 상기 공통모드 전압은 전원 전압의 1/2배이다.
본 발명에 따르면, 연속 근사 레지스터 아날로그 디지털-컨버터의 향상된 신뢰성이 보장된다. 또한, 단일-차동 버퍼(single-to-differential buffer)와 같은 회로가 사용되지 않음으로서, 연속 근사 레지스터 아날로그 디지털 컨버터의 면적을 최소화할 수 있다.
도 1은 연속 근사 레지스터 아날로그 디지털 컨버터의 구성을 보여주는 블록도이다.
도 2는 도 1의 DAC를 상세하게 보여주는 도면이다.
도 3은 도 1의 DAC의 다른 실시 예를 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 SAR ADC를 보여주는 도면이다.
도 5는 도 4의 가변 공통모드 선택기를 상세하게 보여주는 회로도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
도 1은 연속 근사 레지스터 아날로그 디지털 컨버터(1000, Successive Appoximation Register Analog-to-Digital Converter, 이하에서 SAR ADC라 한다.)를 보여주는 블록도이다. 예시적으로, 아날로그 입력 전압(Vin)을 기반으로 제 1 및 제 2 입력 전압들(Vin1, Vin2)이 생성될 수 있다. 제 1 및 제 2 아날로그 입력 전압들(Vin1, Vin2)의 차동 성분은 아날로그 입력 전압(Vin)일 것이다. 제 1 아날로그 입력 전압(Vin1)은 제 2 아날로그 입력 전압(Vin2)보다 높다. 예시적으로, 기준 전압(Vref)을 기반으로 제 1 및 제 2 기준 전압들(Vref1, Vref2)이 생성될 수 있다. 제 1 및 제 2 기준 전압들(Vref1, Vref2)의 차동 성분은 기준 전압(Vref)일 것이다. 제 1 기준 전압(Vref1)은 제 2 기준 전압(Vref2)보다 높다.
도 1을 참조하면, SAR ADC(1000)는 클럭 발생기(1100, Clock Generator), 비교기(1200, Comparator), SAR 로직(1300, SAR Logic), 및 디지털 아날로그 변환기(1400, Digital-to-Analog Converter, 이하에서, DAC라 한다.)를 포함한다.
클럭 발생기(1100)는 샘플링 클럭(CLKs) 및 변환 클럭(CLKc)을 생성할 수 있다. 샘플링 클럭(CLKs) 및 변환 클럭(CLKc)은 서로 반전된 클럭이다. 샘플링 클럭(CLKs)은 DAC(1400)로 전송되고, 변환클럭(CLKc)은 비교부(1200), SAR 로직(1300), 및 DAC(1400)로 전송된다. 예시적으로, 샘플링 클럭(CLKs)에 응답하여, DAC(1400)는 입력 전압(Vin)을 샘플링한다. 변환클럭(CLKc)에 응답하여, DAC(1400)는 제 1 및 제 2 레벨 전압들(Vn1, Vn2)을 생성한다.
비교부(1200)는 생성된 제 1 및 제 2 레벨 전압들(Vn1, Vn2)을 비교할 수 있다. 비교부(1200)는 차동 프리앰프(1210, Differential Pre-Amplifier) 및 래치(1220, Latch)를 포함한다. 차동 프리앰프(1210)는 DAC(1400)의 제 1 및 제 2 레벨 전압(Vn1, Vn2)을 비교하여 비교 결과를 증폭한다. 예시적으로, 차동프리앰프(1210)는 NMOS 입력단 및 PMOS 입력단 중 어느 하나의 입력단을 가질 수 있다.
래치(1220)는 차동 프리앰프(1210)의 출력을 기반으로 "데이터 0" 및 "데이터 1" 중 어느 하나를 저장할 수 있다. 예를 들어, 제 1 레벨 전압(Vn1)이 제 2 레벨 전압(Vn2)보다 높은 경우, 래치(1220)는 "데이터 1"을 저장한다. 제 1 레벨 전압(Vn1)이 제 2 레벨 전압(Vn2)보다 낮은 경우, 래치(1220)는 "데이터 0"을 저장한다.
SAR 로직(1300)는 변환 클럭(CLKc)에 응답하여, 래치(1220)에 저장된 데이터를 기반으로 디지털 비트를 결정할 수 있다. 예를 들어, SAR ADC(1000)는 아날로그 입력 전압(Vin)을 수신하여 3-bit의 디지털 신호로 변환할 수 있다. 최초 변환 동작시, SAR 로직(1300)의 디지털 신호들은 로직 로우로 리셋된다. DAC(1400)에 포함된 디코딩 로직(도 2에 도시)에 의해 모든 캐패시터들(도 2에 도시)은 공통모드 전압(Vcm)에 연결된다. 이 후, 비교부(1200)는 최상위 비트(MSB)를 결정하고, 래치(1220)에 결정된 최상위 비트(MSB)를 저장한다. SAR 로직(1300)은 변환 클럭(CLKc)에 응답하여, 래치(1220)에 저장된 데이터를 기반으로 최상위 비트(MSB)를 결정한다. 래치(1220)에 "데이터 1"이 저장된 경우, SAR 로직(1300)은 최상위 비트(MSB)를 로직 하이로 결정한다. 래치(1220)에 "데이터 0"이 저장된 경우, SAR 로직(1300)은 최상위 비트(MSB)를 로직 로우로 결정한다.
SAR 로직(1300)은 최상위 비트(MSB)를 결정한 후, 디코딩 로직(도 2에 도시)으로 결정된 최상위 비트(MSB)를 전달한다. 이 후 SAR 로직(1300)은 상술된 동작의 반복을 기반으로 최하위 비트(LSB)까지 결정할 수 있다.
DAC(1400, Digital-to-Analog Converter)는 아날로그 입력 전압(Vin), 기준 전압(Vref) 및 SAR 로직(1300)로부터 수신된 디지털 신호를 기반으로 제 1 및 제 2 레벨 전압들(Vn1, Vn2)을 출력한다. 예를 들어, 제 1 및 제 2 아날로그 입력 전압들(Vin1, Vin2)의 차동 성분은 아날로그 입력 전압(Vin)이다. 샘플링 클럭(CLKs)에 응답하여, DAC(1400)는 제 1 및 제 2 아날로그 입력 전압(Vin1, Vin2)을 샘플링한다. 변환 클럭(CLKc)에 응답하여, DAC(1400)는 제 1 및 제 2 레벨 전압(Vn1, Vn2)를 생성할 수 있다. 레벨 전압(Level Voltage)은 아날로그 입력 전압(Vin)의 레벨을 정하기 위한 값으로, ADC의 디지털 해상도를 기반으로 기준 전압(Vref)을 적절히 분할한 값이다. 예시적으로, DAC(1400)는 전하 재분배 방식(charge redistribution)을 기반으로 동작하는 capacitive DAC일 수 있다.
도 2는 도 1의 DAC(1400)를 상세하게 보여주는 회로도이다. 예시적으로, 제 1 및 제 2 아날로그 입력 전압들(Vin1, Vin2)의 차동 성분(Differential component)은 아날로그 입력 전압(Vin)이다. 간결한 설명을 위하여, DAC(1400)의 동작은 최상위 비트(MSB)를 결정하는 과정을 기반으로 설명된다. SAR ADC(1000)는 최상위 비트(MSB)를 결정하는 동작의 반복을 기반으로 나머지 디지털 비트들을 결정할 수 있다. 간결한 설명을 위하여, 제 1 및 제 2 캐패시터 어레이들(1411, 1421)의 상판(top plate)은 제 1 및 제 2 캐패시터 어레이들(1411, 1421)이 제 1 및 제 2 레벨 전압들(Vn1, Vn2)이 출력되는 노드들과 연결된 면을 가리키는 것으로 가정한다. 제 1 및 제 2 캐패시터 어레이들(1411, 1421)의 하판(bottom plate)은 제 1 및 제 2 스위치열들(1412, 1422)과 연결된 제 1 및 제 2 캐패시터 어레이들(1411, 1421)의 면을 가리키는 것으로 가정한다.
도 1 및 도 2를 참조하면, DAC(1400)는 제 1 변환부(1410), 제 2 변환부(1420), 및 디코딩 로직(1430)를 포함한다. 제 1 변환부(1410)는 제 1 레벨 전압(Vn1)을 생성할 수 있다. 제 1 변환부(1410)는 제 1 캐패시터 어레이(1411), 제 1 스위치 어레이(1412), 및 공통모드 스위치(Scm)를 포함한다. 제 1 캐패시터 어레이(1411)은 복수의 캐패시터들(C11~C1n)을 포함할 수 있다. 복수의 캐패시터들(C11~C1n)의 개수는 SAR ADC(1000)의 디지털 해상도에 따라 결정된다. 예를 들어, SAR ADC(1000)는 3-bit의 디지털 해상도를 가질 수 있다. 이 경우, 제 1 캐패시터 어레이(1441)는 3개의 캐패시터들을 포함한다. 3개의 캐패시터들은 각각 서로 다른 정전용량(capacitance)을 갖는다. 예시적으로, 제 1 변환부(1410)는 전하 재분배 방식을 기반으로 제 1 레벨 전압(Vn1)을 생성할 수 있다.
제 1 스위치 어레이(1412)은 복수의 스위치들(S11~S1n)을 포함할 수 있다. 제 1 스위치 어레이(1411)는 디코딩 로직(1430)의 제어에 따라 제 1 캐패시터 어레이(1411)의 하판(bottom plate)에 제 1 아날로그 입력 전압(Vin1), 제 1 및 제 2 기준 전압들(Vref1, Vref2), 및 공통모드 전압(Vcm) 중 어느 하나가 공급되도록 동작할 수 있다. 예시적으로, 공통모드 전압(Vcm)은 전원 전압의 1/2배(Vdd/2)일 수 있다.
디코딩 로직(1430)는 SAR 로직(1300)으로부터 디지털 신호(Dout)를 수신할 수 있다. 디코딩 로직(1430)는 샘플링 클럭(CLKs) 및 변환 클럭(CLKc)을 수신할 수 있다. 디코딩 로직(1430)은 샘플링 클럭(CLKs)에 응답하여 제 1 캐패시터 어레이(1411)의 하판에 제 1 아날로그 입력 전압(Vin1)이 공급되도록 제 1 스위치 어레이(1412)의 스위치들(S11~S1n)을 제어할 수 있다. 디코딩 로직(1430)은 변환 클럭(CLKc)에 응답하여, 제 1 캐패시터 어레이(1411)의 하판에 제 1 기준 전압(Vref1), 제 2 기준전압(Vref2), 및 공통모드 전압(Vcm) 중 어느 하나가 공급되도록 제 1 스위치 어레이(1412)의 스위치들(S11~S1n)을 선택적으로 조절할 수 있다. 예를 들어, 최상위 비트(MSB) 결정 동작에서 수신된 디지털 신호(Dout)의 최상위 비트(MSB)는 로직 하이일 것이다. 디코딩 로직(1430)은 변환 클럭(CLKc)에 응답하여 캐패시터(C11)의 하판(bottom plate)에 제 1 기준전압(Vref1)이 공급되도록 제 1 스위치(S11)를 제어할 수 있다. 디코딩 로직(1430)은 캐패시터(C11)을 제외한 나머지 캐패시터들(C12~C1n)의 하판에 공통 모드 전압(Vcm)이 공급되도록 나머지 복수의 스위치들(S12~S1n)을 제어할 수 있다.
공통모드 스위치(Scm)는 샘플링 클럭(CLKs)에 응답하여 공통모드 전압(Vcm)이 제 1 캐패시터 어레이(1411)의 상판(Top plate)에 공급되도록 연결된다.
제 2 변환부(1420)는 제 2 캐패시터 어레이(1421), 제 2 스위치 어레이(1422), 및 공통모드 스위치(Scm)를 포함한다. 제 2 변환부(1420)의 동작은 제 1 변환부(1410)의 동작과 유사하며, 제 2 레벨 전압(Vn2)을 출력한다. 제 1 변환부(1420)와 비교하여, 제 2 변환부(1420)는 차동(Differential)로 동작한다. 예를 들어, 제 2 캐패시터 어레이(1421)는 디코딩 로직(1430)의 제어에 의해 제 2 아날로그 입력 신호(Vin2)를 샘플링한다. 제 2 스위치 어레이(1422)는 디코딩 로직(1430)의 제어에 따라 동작한다. 최상위 비트(MSB) 결정 동작에서 수신된 디지털 신호(Dout)의 최상위 비트(MSB)는 로직 하이일 것이다. 디코딩 로직(1430)은 캐패시터(C21)의 하판에 제 2 기준 전압(Vref2)이 공급되도록 스위치(S21)를 제어할 수 있다. 디코딩 로직(1430)은 나머지 캐패시터들(C22~C2n)의 하판에 공통모드 전압(Vcm)이 공급되도록 나머지 스위치들(S22~S2n)을 제어할 수 있다.
출력된 제 1 및 제 2 레벨 전압들(Vn1, Vn2)은 비교부(1200)로 전송될 수 있다.
상술된, DAC(1400)는 샘플링 클럭(CLKs)에 응답하여, 제 1 및 제 2 캐패시터 어레이들(1411, 1421) 각각에 제 1 및 제 2 아날로그 입력 전압들(Vin1, Vin2)을 샘플링할 수 있다. 제 1 및 제 2 변환부들(1410, 1420)은 제 1 및 제 2 아날로그 입력 전압들(Vin1, Vin2)을 기반으로 제 1 및 제 2 레벨 전압들(Vn1, Vn2)을 생성한다. 생성된 제 1 및 제 2 레벨 전압들(Vn1, Vn2)의 차이를 기반으로 SAR 로직(1300, 도 1 참조)은 디지털 비트를 결정할 수 있다. 이와 같은 동작의 반복을 기반으로 SAR ADC(1000, 도 1 참조)는 아날로그 입력 전압(Vin)을 디지털 출력(Dout)으로 변환하여 출력할 수 있다.
도 3은 DAC의 다른 실시 예를 보여주는 회로도이다. 예시적으로, 도 3에 도시된 DAC(2400)의 구성 및 동작은 도 2에 도시된 DAC(1400)의 구성 및 동작과 유사하다. 따라서, 이하에서는 도 3의 DAC(2400)와 도 2의 DAC(1400)의 차이점이 중점적으로 설명된다.
도 3을 참조하면, DAC(2400)는 제 1 변환부(2410), 제 2 변환부(2420), 및 디코딩 로직(2430)을 포함한다. 도 3에 도시된 제 1 변환부(2410)는 도 2의 제 1 변환부(1410)와 비교하여, 제 1 스위치 어레이(2412)을 통해 제 1 및 제 2 기준 전압들(Vref1, Vref2) 중 어느 하나를 공급한다. 즉, 제 1 스위치 어레이(2412)는 공통모드 전압(Vcm)과 연결되지 않는다.
이 경우, 제 1 및 제 2 기준 전압(Vref1, Vref2) 중 어느 하나가 제 1 및 제 2 캐패시터 어레이들(2411, 2421)의 하판으로 공급되는 공통모드 전압(Vcm)을 대신할 수 있다. 예를 들어, 제 1 및 제 2 레벨 전압들(Vn1, Vn2)을 수신하는 차동 프리앰프(1210, 도 1에 도시)의 입력단이 NMOS 트랜지스터인 경우, 캐패시터들의 하판에 공급되는 공통모드 전압(Vcm, 도 2 참조) 대신 제 1 기준 전압(Vref1)이 캐패시터들의 하판에 연결될 수 있다. 이와 반대로, 차동 프리앰프(1210)의 입력단이 PMOS 트랜지스터인 경우, 공통모드 전압(Vcm, 도 2 참조) 대신 제 2 기준 전압(Vref2)이 캐패시터들의 하판에 연결될 수 있다. 예시적으로, 상술된 차이점 이외의 도 3의 DAC(2400) 동작들은 도 2의 DAC(1400)의 동작들과 동일할 것이다.
예시적으로, DAC(2400)는 단일 아날로그 입력 전압(Single analog input voltage)을 수신할 수 있다. 이 경우, 제 1 아날로그 입력 전압(Vin1)은 단일 아날로그 입력 전압과 동일하다. 즉, 제 1 아날로그 입력 전압(Vin1)은 전원 전압의 범위(0~Vdd)에 포함된다. 제 2 아날로그 입력 전압(Vin2)는 전원 전압(Vdd)의 1/2배(Vdd/2)가 된다. 이 경우, 제 1 및 제 2 레벨 전압들(Vn1, Vn2)은 수학식 1과 같을 것이다. 예시적으로, 제 1 기준 전압(Vref1)은 전원 전압의 3/4배(Vdd*3/4)이고, 제 2 기준 전압(Vref2)은 전원 전압의 1/4배(Vdd*1/4)이다.
Figure pat00001
수학식 1을 참조하면, 제 1 아날로그 입력 전압(Vin1)이 0인 경우, 제 1 레벨 전압(Vn1)은 Vdd*(5/4)가 된다. 즉, DAC(2400)가 단일 아날로그 입력 전압을 기반으로 동작할 경우, 제 1 레벨 전압(Vn1)이 전원 전압(Vdd)보다 높아질 수 있다. 이 경우, 공통모드 스위치(Scm)가 정상적으로 동작하지 않을 수 있다. 이로 인하여, 제 1 및 제 2 캐패시터 어레이들(2411, 2421)에 저장된 전하가 누설되어 전체적인 시스템의 신뢰도가 떨어질 수 있다.
도 4는 본 발명의 실시 예에 따른 SAR ADC(3000)를 보여주는 도면이다. 예시적으로, 도 4에 도시된 DAC(3400)는 단일 아날로그 입력 전압을 기반으로 동작한다. 즉, 제 1 아날로그 입력 전압(Vin1)은 전원 전압의 범위(0~Vdd)에 포함되고, 제 2 아날로그 입력 전압(Vin2)은 전원 전압의 1/2배(Vdd/2)일 것이다. 또한, 제 1 및 제 2 기준 전압들(Vref1, Vref2)은 각각 Vdd*(3/4) 및 Vdd*(1/4)일 것이다.
도 4를 참조하면, SAR ADC(3000)는 비교부(3200), SAR 로직(3300), 및 DAC(3400)를 포함한다. DAC(3400)는 제 1 변환부(3410), 제 2 변환부(3420), 디코딩 로직(3430), 가변 공통모드 선택기(3440), 및 공통모드 스위치들(Scm)을 포함한다. 제 1 변환부(3410)는 제 1 캐패시터 어레이(3411), 및 제 1 스위치 어레이(3412)를 포함한다. 제 2 변환부(3420)는 제 2 캐패시터 어레이(3421), 및 제 2 스위치열(3422)을 포함한다. 비교부(3200), SAR 로직(3300), 제 1 변환부(3410), 제 2 변환부(3420), 디코딩 로직(3430), 공통모드 스위치들(Scm), 제 1 캐패시터 어레이(3411), 및 제 1 스위치 어레이(3412), 제 2 변환부(3420)는 제 2 캐패시터 어레이(3421), 및 제 2 스위치열(3422)은 도 1 내지 도 3을 참조하여 설명되었으므로 이에 대한 설명은 생략된다.
가변 공통모드 선택기(3440)는 제 1 아날로그 입력 전압(Vin1) 및 공통모드 전압(Vcm)을 비교할 수 있다. 가변 공통모드 선택기(3440)는 비교 결과를 기반으로, 제 1 캐패시터 어레이(3411)의 상판(Top plate)에 제 1 아날로그 입력 전압(Vin1) 및 공통 모드 전압(Vcm) 중 어느 하나를 선택하여 공급한다. 예를 들어, 제 1 아날로그 입력 전압(Vin1)이 공통모드 전압(Vcm)보다 높은 경우, 가변 공통모드 선택기(3413)는 공통모드 전압(Vcm)을 제 1 캐패시터 어레이(3411)의 상판으로 공급할 수 있다. 제 1 아날로그 입력 전압(Vin1)이 공통모드 전압보다 낮은 경우, 가변 공통모드 선택기(3413)는 제 1 아날로그 입력 전압(Vin1)을 제 1 캐패시터 어레레이(3411)의 상판으로 공급할 수 있다. 예시적으로, 가변 공통모드 선택기(3440)는 샘플링 클럭(CLKs)에 응답하여 제 1 아날로그 입력 전압(Vin1) 및 공통모드 전압(Vref1) 중 어느 하나를 제 1 및 제 2 캐패시터 어레이들(3411, 3421)의 상판으로 공급할 수 있다.
본 발명에 따른 DAC(3400)의 제 1 및 제 2 레벨 전압들(Vn1, Vn2)은 전원 전압(Vdd)의 범위(0~Vdd)에 포함된다. 예를 들어, 수학식 1을 참조하면 제 1 아날로그 입력 전압(Vin1)이 공통모드 전압(Vcm)보다 낮은 경우 제 1 아날로그 입력 전압(Vin1)이 제 1 캐패시터 어레이(3411)의 상판에 공급되므로 제 1 레벨 전압(Vn1)의 최대값은 제 1 기준 전압(Vref1)이 된다. 제 1 아날로그 입력 전압(Vin1)이 공통모드 전압(Vcm)보다 높은 경우, 공통모드 전압(Vcm)이 제 1 캐패시터 어레이(3411)의 상판에 공급되므로 제 1 레벨 전압(Vn1)의 최소값은 Vdd/2-Vdd/4가 된다. 따라서, 제 1 레벨 전압(Vn1)이 전원 전압(Vdd)의 범위에 포함되므로, 도 3을 참조하여 설명된 문제점을 해결할 수 있다. 따라서, SAR ADC(3000)의 신뢰성이 보장될 수 있다.
도 5는 도 4의 가변 공통모드 선택기(3440)의 내부 구성을 상세하게 보여주는 회로도이다. 도 5를 참조하면, 가변 공통모드 선택기(3440)는 비교기(3441), 인버터(3442), 및 스위치들(3443, 3444)을 포함한다. 비교기(3441)는 제 1 아날로그 입력 전압(Vin1) 및 공통모드 전압(Vcm)을 수신하여 비교할 수 있다. 인버터(3442)는 비교 결과를 반전시켜 출력한다. 스위치들(3443, 3444)은 인버터(3442) 및 비교기(3441)의 출력에 응답하여 동작한다.
가변 공통모드 선택기(3440)는 제 1 아날로그 입력 전압(Vin1) 및 공통모드 전압(Vcm)을 비교하여, 제 1 아날로그 입력 전압(Vin1) 및 공통모드 전압(Vcm) 중 어느 하나를 선택적으로 출력한다. 출력된 전압은 도 4에 도시된 공통모드 스위치(Scm)로 전송된다.
예시적으로, 제 1 아날로그 입력 전압(Vin1)이 공통모드 전압(Vcm)보다 높은 경우, 가변 공통모드 선택기(3440)는 공통모드 전압(Vcm)을 출력한다. 제 1 아날로그 입력 전압(Vin1)이 공통모드 전압(Vcm)보다 낮은 경우, 가변 공통모드 선택기(3440)는 제 1 아날로그 입력 전압(Vin1)을 출력한다.
상술된 본 발명의 실시 예에 따르면, 아날로그 입력 전압 및 공통모드 전압을 비교하여 아날로그 입력 전압 및 공통모드 전압 중 어느 하나를 선택적으로 캐패시터 어레이들의 상판에 공급한다. 이로 인하여, DAC에서 생성되는 제 1 및 제 2 레벨 전압들은 전원 전압(Vdd)의 범위에 포함된다. 따라서, 향상된 신뢰성을 갖는 SAR ADC가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000 : SAR ADC
1100 : 클럭 발생부
1200 : 비교부
1300 : SAR 로직
1400 : DAC
3440 : 가변 공통모드 선택기

Claims (9)

  1. 제 1 및 제 2 레벨 전압들을 생성하여 출력하는 제 1 및 제 2 캐패시터 어레이들;
    상기 제 1 및 제 2 레벨 전압들을 비교하여 비교 신호를 출력하는 비교기;
    상기 비교 신호를 기반으로 디지털 신호를 생성하는 SAR 로직; 및
    제 1 아날로그 입력 전압 및 공통모드 전압을 비교하여 상기 제 1 아날로그 입력 전압 및 상기 공통모드 전압 중 어느 하나를 상기 제 1 및 제 2 캐패시터 어레이들의 상판들로 공급하는 가변 공통모드 선택기를 포함하는 연속 근사 레지스터 아날로그 디지털 컨버터.
  2. 제 1 항에 있어서,
    상기 제 1 캐패시터 어레이들은 상기 제 1 아날로그 입력 전압을 샘플링하고,
    상기 제 2 캐패시터 어레이들은 제 2 아날로그 입력 전압을 샘플링하되,
    상기 제 1 아날로그 입력 전압은 전원 전압의 범위에 포함되고,
    상기 제 2 아날로그 입력 전압은 전원 전압의 1/2배인 연속 근사 레지스터 아날로그 디지털 컨버터.
  3. 제 2 항에 있어서,
    상기 가변 공통모드 선택기는
    상기 제 1 아날로그 입력 전압 및 상기 공통모드 전압을 비교하여 비교 결과를 출력하는 비교기; 및
    상기 비교기의 출력에 따라 상기 제 1 아날로그 입력 전압 및 상기 공통모드 전압 중 어느 하나를 선택하는 스위치들을 포함하는 연속 근사 레지스터 아날로그 디지털 컨버터.
  4. 제 3 항에 있어서,
    상기 가변 공통모드 선택기는
    상기 제 1 아날로그 입력 전압이 상기 공통모드 전압보다 높은 경우, 상기 제 1 아날로그 입력 전압을 선택하여 상기 제 1 및 제 2 캐패시터 어레이들의 상판으로 공급하고,
    상기 아날로그 입력 전압이 상기 공통모드 전압보다 낮은 경우, 상기 공통모드 전압을 선택하여 상기 제 1 및 제 2 캐패시터 어레이들의 상판으로 공급하는 연속 근사 레지스터 아날로그 디지털 컨버터.
  5. 제 1 항에 있어서,
    샘플링 클럭 및 변환 클럭을 생성하는 클럭 발생부를 더 포함하고,
    상기 제 1 및 제 2 캐패시터 어레이들은
    상기 샘플링 클럭에 응답하여 상기 제 1 및 제 2 아날로그 입력 전압들을 샘플링하고, 상기 변환 클럭에 응답하여 상기 제 1 및 제 2 레벨 전압들을 출력하는 연속 근사 레지스터 아날로그 디지털 컨버터.
  6. 제 5 항에 있어서,
    상기 SAR 논리부는
    상기 변환 클럭에 응답하여, 상기 비교기의 출력결과를 기반으로 디지털 신호를 결정하여 출력하는 연속 근사 레지스터 아날로그 디지털 컨버터.
  7. 제 5 항에 있어서,
    상기 가변 공통모드 선택기는
    상기 샘플링 클럭에 응답하여, 상기 제 1 아날로그 입력 전압 및 상기 공통모드 전압 중 어느 하나를 선택하여 상기 제 1 및 제 2 캐패시터 어레이들의 상판으로 공급하는 연속 근사 레지스터 아날로그 디지털 컨버터.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 변환부들은 상기 디지털 신호를 기반으로 상기 제 1 및 제 2 캐패시터 어레이들의 하판에 제 1 및 제 2 기준전압 중 어느 하나가 선택적으로 공급되는 연속 근사 레지스터 아날로그 디지털 컨버터.
  9. 제 1 항에 있어서,
    상기 공통모드 전압은 전원 전압의 1/2배인 연속 근사 레지스터 아날로그 디지털 컨버터.

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