JP2012227775A - アナログデジタル変換器および信号処理システム - Google Patents
アナログデジタル変換器および信号処理システム Download PDFInfo
- Publication number
- JP2012227775A JP2012227775A JP2011094214A JP2011094214A JP2012227775A JP 2012227775 A JP2012227775 A JP 2012227775A JP 2011094214 A JP2011094214 A JP 2011094214A JP 2011094214 A JP2011094214 A JP 2011094214A JP 2012227775 A JP2012227775 A JP 2012227775A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- fine
- switch
- analog
- coarse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
- H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/162—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in a single stage, i.e. recirculation type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
【課題】面積の増大を防止でき、かつサンプリングされるコース用ＡＤＣとファイン用ＡＤＣ間のアナログ信号に誤差が生じることを抑止できるＡＤ変換器および信号処理システムを提供する。
【解決手段】アナログ入力信号をＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換するコース（Coarse）ＡＤ変換器と、コースＡＤ変換器の変換結果に基づきアナログ入力信号の下位ｎビット（n=N-m）のデジタル信号に変換するファイン（Fine）ＡＤ変換器と、アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧をコースＡＤ変換器に供給し、ファインＡＤ変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインＡＤ変換器に供給するＴＨ回路と、を含み、ＴＨ回路は、アナログ入力信号、コース用参照電圧、ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する。
【選択図】図３
【解決手段】アナログ入力信号をＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換するコース（Coarse）ＡＤ変換器と、コースＡＤ変換器の変換結果に基づきアナログ入力信号の下位ｎビット（n=N-m）のデジタル信号に変換するファイン（Fine）ＡＤ変換器と、アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧をコースＡＤ変換器に供給し、ファインＡＤ変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインＡＤ変換器に供給するＴＨ回路と、を含み、ＴＨ回路は、アナログ入力信号、コース用参照電圧、ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する。
【選択図】図３
Description
本技術は、高速にアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換器および信号処理システムに関するものである。
高速にアナログデジタル（ＡＤ）変換する方式として最も適した変換方式に並列型および直並列型のＡＤ変換方式が知られている。
並列型ＡＤ変換器は、アナログ入力信号（電圧）をＮビットのデジタル信号に変換する際に、基準となるＮビット分の電圧を供給するリファレンス回路、リファレンス回路からの基準電圧とアナログ入力信号との比較を行うコンパレータ群を有する。
並列型ＡＤ変換器は、さらに、アナログ信号をデジタル信号に変換するエンコード部、全体のタイミングを制御するタイミングジェネレータを有する。
並列型ＡＤ変換器は、さらに、アナログ信号をデジタル信号に変換するエンコード部、全体のタイミングを制御するタイミングジェネレータを有する。
直並列型ＡＤ変換器は、基本的に、並列型ＡＤ変換器にスイッチ群からなるマルチプレクサをさらに有している。
ところで、直並列型ＡＤ変換器として、コース(Coarse)ＡＤ変換器（ＣＡＤＣ）とファイン(Fine)ＡＤ変換器（ＤＡＤＣ）を有し、ＣＡＤＣで粗くＡＤ変換を行い、その後ＦＡＤＣが精度よくＡＤ変換を行うサブレンジ型ＡＤ変換器が知られている。
図１は、サブレンジ型ＡＤ変換器のコースＡＤ変換器とファインＡＤ変換器のＴＨ回路の構成例を示す図である。
コースＡＤ変換器（ＣＡＤＣ）１１Ｃの入力段にＣＡＤＣ用トラッキングおよびホールド（ＴＨ）回路１２Ｃが配置され、ファインＡＤ変換器（ＦＡＤＣ）１１Ｆの入力段にＦＡＤＣ用ＴＨ回路１２Ｆが配置されている。
コースＡＤ変換器１１ＣはアンプＡＭＰ１１Ｃおよび量子化回路（２値化回路）ＱＵＡ１１Ｃを含み、ファインＡＤ変換器１１ＦはアンプＡＭＰ１１Ｆおよび量子化回路（２値化回路）ＱＵＡ１１Ｆを含む。
コースＡＤ変換器１１ＣはアンプＡＭＰ１１Ｃおよび量子化回路（２値化回路）ＱＵＡ１１Ｃを含み、ファインＡＤ変換器１１ＦはアンプＡＭＰ１１Ｆおよび量子化回路（２値化回路）ＱＵＡ１１Ｆを含む。
コース用ＴＨ回路１２Ｃは、スイッチＳＷ１Ｃ〜ＳＷ５Ｃ、およびサンプリング容量（キャパシタ）ＣｓＣを含んで構成されている。
スイッチＳＷ１Ｃは、端子ａが電圧ＶＣ１の供給ラインに接続され、端子ｂがスイッチＳＷ５Ｃの端子ａおよびサンプリング容量ＣｓＣの一端（第１電極）に接続されている。
スイッチＳＷ２Ｃは、端子ａがアナログ入力信号ｖｉｎの供給ラインに接続され、端子ｂがサンプリング容量ＣｓＣの他端（第２電極）に接続されている。
スイッチＳＷ３Ｃは、端子ａが図示しないリファレンス回路によるコース用参照電圧ＶＲＥＦＣの供給ラインに接続され、端子ｂがサンプリング容量ＣｓＣの他端（第２電極）に接続されている。
スイッチＳＷ４Ｃは、端子ａが電圧ＶＣ４の供給ラインに接続され、端子ｂがスイッチＳＷ５Ｃの端子ｂおよびコースＡＤ変換器１１Ｃの入力に接続されている。
なお、リファレンス回路は、高電位側の電源ＶＲＴと低電位側の電源ＶＲＢとの間に直列に接続された複数の抵抗Ｒからなる抵抗ラダーにより構成される。
スイッチＳＷ１Ｃは、端子ａが電圧ＶＣ１の供給ラインに接続され、端子ｂがスイッチＳＷ５Ｃの端子ａおよびサンプリング容量ＣｓＣの一端（第１電極）に接続されている。
スイッチＳＷ２Ｃは、端子ａがアナログ入力信号ｖｉｎの供給ラインに接続され、端子ｂがサンプリング容量ＣｓＣの他端（第２電極）に接続されている。
スイッチＳＷ３Ｃは、端子ａが図示しないリファレンス回路によるコース用参照電圧ＶＲＥＦＣの供給ラインに接続され、端子ｂがサンプリング容量ＣｓＣの他端（第２電極）に接続されている。
スイッチＳＷ４Ｃは、端子ａが電圧ＶＣ４の供給ラインに接続され、端子ｂがスイッチＳＷ５Ｃの端子ｂおよびコースＡＤ変換器１１Ｃの入力に接続されている。
なお、リファレンス回路は、高電位側の電源ＶＲＴと低電位側の電源ＶＲＢとの間に直列に接続された複数の抵抗Ｒからなる抵抗ラダーにより構成される。
コース（ＣＡＤＣ)用ＴＨ回路１２Ｃにおいては、スイッチＳＷ１Ｃ、ＳＷ２Ｃ、ＳＷ４Ｃのみがオンすることによってアナログ入力信号ｖｉｎをサンプリングする。
次に、スイッチＳＷ３ＣおよびＳＷ５Ｃのみがオンすることによってリファレンス回路からのコース用参照電圧ＶＲＥＦＣとの比較電圧を後段のコースＡＤ変換器１１ＣのアンプＡＭＰ１１Ｃに伝える。
次に、スイッチＳＷ３ＣおよびＳＷ５Ｃのみがオンすることによってリファレンス回路からのコース用参照電圧ＶＲＥＦＣとの比較電圧を後段のコースＡＤ変換器１１ＣのアンプＡＭＰ１１Ｃに伝える。
ファイン（ＦＡＤＣ)用ＴＨ回路１２Ｆは、スイッチＳＷ１Ｆ〜ＳＷ５Ｆ、およびサンプリング容量（キャパシタ）ＣｓＦを含んで構成されている。
スイッチＳＷ１Ｆは、端子ａが電圧ＶＣ１の供給ラインに接続され、端子ｂがスイッチＳＷ５Ｃの端子ａおよびサンプリング容量ＣｓＦの一端（第１電極）に接続されている。
スイッチＳＷ２Ｆは、端子ａがアナログ入力信号ｖｉｎの供給ラインに接続され、端子ｂがサンプリング容量ＣｓＦの他端（第２電極）に接続されている。
スイッチＳＷ３Ｆは、端子ａがコースＡＤ変換器１１Ｃの出力に応じて図示しないマルチプレクサで選択されたファイン用参照電圧ＶＲＥＦＦの供給ラインに接続され、端子ｂがサンプリング容量ＣｓＦの他端（第２電極）に接続されている。
スイッチＳＷ４Ｆは、端子ａが電圧ＶＣ４の供給ラインに接続され、端子ｂがスイッチＳＷ５Ｆの端子ｂおよびファインＡＤ変換器１１Ｆの入力に接続されている。
スイッチＳＷ１Ｆは、端子ａが電圧ＶＣ１の供給ラインに接続され、端子ｂがスイッチＳＷ５Ｃの端子ａおよびサンプリング容量ＣｓＦの一端（第１電極）に接続されている。
スイッチＳＷ２Ｆは、端子ａがアナログ入力信号ｖｉｎの供給ラインに接続され、端子ｂがサンプリング容量ＣｓＦの他端（第２電極）に接続されている。
スイッチＳＷ３Ｆは、端子ａがコースＡＤ変換器１１Ｃの出力に応じて図示しないマルチプレクサで選択されたファイン用参照電圧ＶＲＥＦＦの供給ラインに接続され、端子ｂがサンプリング容量ＣｓＦの他端（第２電極）に接続されている。
スイッチＳＷ４Ｆは、端子ａが電圧ＶＣ４の供給ラインに接続され、端子ｂがスイッチＳＷ５Ｆの端子ｂおよびファインＡＤ変換器１１Ｆの入力に接続されている。
ファイン（ＦＡＤＣ)用ＴＨ回路１２Ｆにおいては、スイッチＳＷ１Ｆ、ＳＷ２Ｆ、ＳＷ４Ｆのみがオンすることによってアナログ入力信号ｖｉｎをサンプリングする。
次に、スイッチＳＷ３ＦおよびＳＷ５Ｆのみがオンすることによってファイン用参照電圧ＶＲＥＦＦの比較電圧を後段のファインＡＤ変換器１１ＦのアンプＡＭＰ１１Ｆに伝える。
次に、スイッチＳＷ３ＦおよびＳＷ５Ｆのみがオンすることによってファイン用参照電圧ＶＲＥＦＦの比較電圧を後段のファインＡＤ変換器１１ＦのアンプＡＭＰ１１Ｆに伝える。
ところが、上述したように、サブレンジ型ＡＤ変換器は、コース（ＣＡＤＣ)用ＴＨ回路１２Ｃとファイン（ＦＡＤＣ)用ＴＨ回路１２Ｆを有していることから、セル面積が増大する。
また、各ＴＨ回路１２Ｃ，１２ＦのスイッチＳＷ２（Ｃ，Ｆ），ＳＷ１（Ｃ，Ｆ）、サンプリング容量Ｃｓ（Ｃ、Ｆ）のばらつきや、スイッチＳＷ１（Ｃ，Ｆ）をオンオフさせるタイミングのスキューで次の不利益がある。
すなわち、各ＴＨ回路１２Ｃ，１２Ｆのスイッチや容量のばらつきやスイッチングのスキューによりサンプリング容量にサンプリングされるアナログ信号に、ＦＡＤＣとＣＡＤＣＤで差が生じてしまう。
また、各ＴＨ回路１２Ｃ，１２ＦのスイッチＳＷ２（Ｃ，Ｆ），ＳＷ１（Ｃ，Ｆ）、サンプリング容量Ｃｓ（Ｃ、Ｆ）のばらつきや、スイッチＳＷ１（Ｃ，Ｆ）をオンオフさせるタイミングのスキューで次の不利益がある。
すなわち、各ＴＨ回路１２Ｃ，１２Ｆのスイッチや容量のばらつきやスイッチングのスキューによりサンプリング容量にサンプリングされるアナログ信号に、ＦＡＤＣとＣＡＤＣＤで差が生じてしまう。
本技術は、面積の増大を防止でき、かつサンプリングされるコース用ＡＤ変換器とファイン用ＡＤ変換器間のアナログ信号に誤差が生じることを抑止できるＡＤ変換器および信号処理システムを提供することにある。
本発明の第１の観点のＡＤ変換器は、アナログ入力信号をＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換するコース（Coarse）アナログデジタル（ＡＤ）変換器と、上記コースＡＤ変換器の変換結果に基づき、上記アナログ入力信号の下位ｎビット（n=N-m）のデジタル信号に変換するファイン（Fine）ＡＤ変換器と、アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースＡＤ変換器に供給し、上記ファインＡＤ変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインＡＤ変換器に供給するトラッキングおよびホールド（ＴＨ）回路と、を含み、上記ＴＨ回路は、上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する。
本発明の第２の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するＡＤ変換器を有し、上記ＡＤ変換器は、アナログ入力信号をＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換するコース（Coarse）アナログデジタル（ＡＤ）変換器と、上記コースＡＤ変換器の変換結果に基づき、上記アナログ入力信号の下位ｎビット（n=N-m）のデジタル信号に変換するファイン（Fine）ＡＤ変換器と、アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースＡＤ変換器に供給し、上記ファインＡＤ変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインＡＤ変換器に供給するトラッキングおよびホールド（ＴＨ）回路と、を含み、上記ＴＨ回路は、上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する。
本発明によれば、面積の増大を防止でき、かつサンプリングされるコース用ＡＤ変換器とファイン用ＡＤ変換器間のアナログ信号に誤差が生じることを抑止できる。
以下、本発明の実施形態を添付図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．サブレンジ型ＡＤ変換器の基本的な構成例
２．サブレンジ型ＡＤ変換器の要部であるＴＨ回路の構成例
３．信号処理システムの構成例
なお、説明は以下の順序で行う。
１．サブレンジ型ＡＤ変換器の基本的な構成例
２．サブレンジ型ＡＤ変換器の要部であるＴＨ回路の構成例
３．信号処理システムの構成例
＜１．サブレンジ型ＡＤ変換器の基本的な構成例＞
図２は、本実施形態に係るサブレンジ型ＡＤ変換器の基本的な全体構成例を示す図である。
図２は、本実施形態に係るサブレンジ型ＡＤ変換器の基本的な全体構成例を示す図である。
サブレンジ型ＡＤ変換器１００は、リファレンス回路１１０、コース（Coarse）ＡＤ変換器（ＣＡＤＣ）１２０、ファイン（Fine）ＡＤ変換器（ＦＡＤＣ）１３０、マルチプレクサ１４０、およびタイミングジェネレータ１５０を有する。
サブレンジ型ＡＤ変換器１００は、ＣＡＤＣ用出力バッファ１６０およびＦＡＤＣ用出力バッファ１７０を有する。
図２は、基本的な構成であって、ＣＡＤＣ１２０およびＦＡＤＣ１３０にそれぞれサンプリング容量Ｃｓを持つような構成となっているが、実際には図３に示すように、サンプリング容量Ｃｓを、精度の要求されるＦＡＤＣ１３０に合わせて共有している。
サブレンジ型ＡＤ変換器１００は、ＣＡＤＣ用出力バッファ１６０およびＦＡＤＣ用出力バッファ１７０を有する。
図２は、基本的な構成であって、ＣＡＤＣ１２０およびＦＡＤＣ１３０にそれぞれサンプリング容量Ｃｓを持つような構成となっているが、実際には図３に示すように、サンプリング容量Ｃｓを、精度の要求されるＦＡＤＣ１３０に合わせて共有している。
本実施形態のＡＤ変換器１００は、後で説明するように、ＣＡＤＣ１２０とＦＡＤＣ１３０でＴＨ（トラッキングおよびホールド）回路、並びにそのサンプリング容量を一部共有する構成を特徴としている。
リファレンス回路１１０は、高電位側の電源ＶＲＴと低電位側の電源ＶＲＢとの間に直列に接続された複数の抵抗Ｒからなる一または複数の抵抗ラダーにより構成される。
リファレンス回路１１０は、ＣＡＤＣ１２０がＡＤ変換する際に基準となる１または複数のコース用参照電圧ＶＲＥＦＣをＣＡＤＣ１２０に供給する。
また、リファレンス回路１１０は、ＦＡＤＣ１２０がＡＤ変換する際に基準となる１または複数のファイン用参照電圧ＶＲＥＦＦをマルチプレクサ１４０を介してＦＡＤＣ１３０に供給する。
リファレンス回路１１０は、ＣＡＤＣ１２０がＡＤ変換する際に基準となる１または複数のコース用参照電圧ＶＲＥＦＣをＣＡＤＣ１２０に供給する。
また、リファレンス回路１１０は、ＦＡＤＣ１２０がＡＤ変換する際に基準となる１または複数のファイン用参照電圧ＶＲＥＦＦをマルチプレクサ１４０を介してＦＡＤＣ１３０に供給する。
ＣＡＤＣ１２０は、図２に示すように、アナログ入力信号（アナログ入力電圧）ＶＩＮをＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換する。
ＣＡＤＣ１２０は、変換により得られた上位ｍビットのデジタル信号を、マルチプレクサ１４０および出力バッファ１６０に出力する。
なお、ＣＤＡＣ１２０は、アンプ１２１、および２値化回路１２２を含む。
ＣＡＤＣ１２０は、変換により得られた上位ｍビットのデジタル信号を、マルチプレクサ１４０および出力バッファ１６０に出力する。
なお、ＣＤＡＣ１２０は、アンプ１２１、および２値化回路１２２を含む。
ＦＡＤＣ１３０は、アナログ入力信号ＶＩＮをＮビットのデジタル信号に変換する際、ＣＡＤＣ１２０の変換結果に基づき、下位ｎビット（ｎ＝Ｎ−ｍ）のデジタル信号に変換する。
ＦＡＤＣ１３０は、変換により得られた下位ｎビットのデジタル信号を出力バッファ１７０に出力する。
なお、ＦＤＡＣ１３０は、アンプ１３１、および２値化回路１３２を含む。
ＦＡＤＣ１３０は、変換により得られた下位ｎビットのデジタル信号を出力バッファ１７０に出力する。
なお、ＦＤＡＣ１３０は、アンプ１３１、および２値化回路１３２を含む。
マルチプレクサ１８０は、マトリクス配列された複数のスイッチ（マトリクススイッチ）を含み、ＣＡＤＣ１２０の出力信号に応じて、リファレンス回路１１０から供給される参照電圧を選択して、ファイン用参照電圧ＶＲＥＦＦとしてＦＡＤＣ１３０に供給する。
タイミングジェネレータ１５０は、回路全体のタイミングを制御する。
タイミングジェネレータ１５０は、クロック信号ＣＬＫに同期した信号Ｓ１５０により、ＣＡＤＣ１２０、ＦＡＤＣ１３０、出力バッファ１６０，１７０の動作タイミングを制御する。
タイミングジェネレータ１５０は、クロック信号ＣＬＫに同期した信号Ｓ１５０により、ＣＡＤＣ１２０、ＦＡＤＣ１３０、出力バッファ１６０，１７０の動作タイミングを制御する。
このサブレンジ型ＡＤ変換器１００は、アナログ入力信号ＶＩＮがＣＡＤＣ１２０により上位ｍビットのデジタル信号に変換され、その変換結果よりＦＡＤＣ１３０に供給する参照電圧がマルチプレクサ１４０により決定（選択）される。ＦＡＤＣ１３０では与えられた参照電圧ＶＲＥＦＦを元に下位ｎビットが変換される。
＜２．サブレンジ型ＡＤ変換器の要部であるＴＨ回路の構成例＞
図３は、本実施形態に係るサブレンジ型ＡＤ変換器のコースＡＤ変換器（ＣＡＤＣ）とファインＡＤ変換器（ＦＡＤＣ）の共有のＴＨ回路の例を模式的に示す図である。
図３は、本実施形態に係るサブレンジ型ＡＤ変換器のコースＡＤ変換器（ＣＡＤＣ）とファインＡＤ変換器（ＦＡＤＣ）の共有のＴＨ回路の例を模式的に示す図である。
本実施形態においては、ＴＨ回路を構成するサンプリング容量Ｃｓを、精度の要求されるＦＡＤＣ１３０に合わせて、精度の要求されないＣＡＤＣ１２０はそのサンプリング容量を分割してＴＨ回路を構成する。
本実施形態においては、ＦＡＤＣ１３０とＣＡＤＣ１２０で同じサンプリング容量Ｃｓを使用することでＴＨ回路２００のサンプリング誤差（帯域差・タイミング差）を０にすることができる。
図２は、基本的な構成であって、ＣＡＤＣ１２０およびＦＡＤＣ１３０にそれぞれサンプリング容量Ｃｓを持つような構成となっているが、実際には図３に示すように、サンプリング容量Ｃｓを、精度の要求されるＦＡＤＣ１３０に合わせて共有している。
本実施形態においては、ＦＡＤＣ１３０とＣＡＤＣ１２０で同じサンプリング容量Ｃｓを使用することでＴＨ回路２００のサンプリング誤差（帯域差・タイミング差）を０にすることができる。
図２は、基本的な構成であって、ＣＡＤＣ１２０およびＦＡＤＣ１３０にそれぞれサンプリング容量Ｃｓを持つような構成となっているが、実際には図３に示すように、サンプリング容量Ｃｓを、精度の要求されるＦＡＤＣ１３０に合わせて共有している。
本実施形態においては、ＴＨ回路２００は、共有部２１０、コース入力部２２０、ファイン入力部２３０、および共有ノードＮＤ２００を含んで形成されている。
共有部２１０は、共通の第１のスイッチＳＷ２１１、第２のスイッチＳＷ２１２、コース用第３のスイッチＳＷ２１３Ｃ、ファイン用第３のスイッチＳＷ２１３Ｆ、およびサンプリング容量Ｃｓを含む。
コース入力部２２０は、コース用第４のスイッチＳＷ２１４Ｃおよびコース用第５のスイッチ２１５Ｃを含む。
ファイン入力部２３０は、ファイン用第４のスイッチＳＷ２１４Ｆおよびファイン用第５のスイッチ２１５Ｆを含む。
コース入力部２２０は、コース用第４のスイッチＳＷ２１４Ｃおよびコース用第５のスイッチ２１５Ｃを含む。
ファイン入力部２３０は、ファイン用第４のスイッチＳＷ２１４Ｆおよびファイン用第５のスイッチ２１５Ｆを含む。
第１のスイッチＳＷ２１１は、端子ａが電圧ＶＣ１の供給ラインに接続され、端子ｂがコース用第５のスイッチＳＷ２１５Ｃの端子ａ、ファイン用第５のスイッチＳＷ２１５Ｆの端子ａ、およびサンプリング容量Ｃｓの一端（第１電極）に接続されている。
第２のスイッチＳＷ２１２は、端子ａがアナログ入力信号ＶＩＮの供給ラインに接続され、端子ｂがサンプリング容量Ｃｓの他端（第２電極）に接続されている。
コース用第３のスイッチＳＷ２１３Ｃは、端子ａがリファレンス回路１１０による一または複数のコース用参照電圧ＶＲＥＦＣの供給ラインに接続され、端子ｂがサンプリング容量Ｃｓの他端（第２電極）に接続されている。
ファイン用第３のスイッチＳＷ２１３Ｆは、端子ａがマルチプレクサ１４０（リファレンス回路１１０）による一または複数のファイン用参照電圧ＶＲＥＦＦの供給ラインに接続され、端子ｂがサンプリング容量Ｃｓの他端（第２電極）に接続されている。
コース用第４のスイッチＳＷ２１４Ｃは、端子ａが電圧ＶＣ４の供給ラインに接続され、端子ｂがコース用第５のスイッチＳＷ２１５Ｃの端子ｂおよびＣＡＤＣ１２０の入力に接続されている。
ファイン用第４のスイッチＳＷ２１４Ｆは、端子ａが電圧ＶＣ４の供給ラインに接続され、端子ｂがファイン用第５のスイッチＳＷ２１５Ｆの端子ｂおよびＦＡＤＣ１３０の入力に接続されている。
第２のスイッチＳＷ２１２は、端子ａがアナログ入力信号ＶＩＮの供給ラインに接続され、端子ｂがサンプリング容量Ｃｓの他端（第２電極）に接続されている。
コース用第３のスイッチＳＷ２１３Ｃは、端子ａがリファレンス回路１１０による一または複数のコース用参照電圧ＶＲＥＦＣの供給ラインに接続され、端子ｂがサンプリング容量Ｃｓの他端（第２電極）に接続されている。
ファイン用第３のスイッチＳＷ２１３Ｆは、端子ａがマルチプレクサ１４０（リファレンス回路１１０）による一または複数のファイン用参照電圧ＶＲＥＦＦの供給ラインに接続され、端子ｂがサンプリング容量Ｃｓの他端（第２電極）に接続されている。
コース用第４のスイッチＳＷ２１４Ｃは、端子ａが電圧ＶＣ４の供給ラインに接続され、端子ｂがコース用第５のスイッチＳＷ２１５Ｃの端子ｂおよびＣＡＤＣ１２０の入力に接続されている。
ファイン用第４のスイッチＳＷ２１４Ｆは、端子ａが電圧ＶＣ４の供給ラインに接続され、端子ｂがファイン用第５のスイッチＳＷ２１５Ｆの端子ｂおよびＦＡＤＣ１３０の入力に接続されている。
このように、ＴＨ回路２００を共有（分割）する構成についてさらに説明する。
本実施形態のサブレンジ型ＡＤ変換器１００においては、通常ＴＨ回路を２つ以上もつ回路構成において、精度（サーマルノイズを小さくすること）がより要求されるＴＨ回路を分割して、図３に示すように、精度が要求されないＴＨ回路を構成する。
本実施形態のサブレンジ型ＡＤ変換器１００においては、通常ＴＨ回路を２つ以上もつ回路構成において、精度（サーマルノイズを小さくすること）がより要求されるＴＨ回路を分割して、図３に示すように、精度が要求されないＴＨ回路を構成する。
すなわち、ＦＡＤＣ１３０のＴＨ回路のサンプリング容量値Ｃｓは、要求されるサーマルノイズｋＴ／Ｃｓで決まるため、大きな容量値になる。
精度（サーマルノイズ）が低くてよいＣＡＤＣ１２０のサンプリング容量Ｃｓ’は小さくてよいため、ＦＡＤＣ１３０のＴＨ回路のサンプリング容量を分割して構成できる。
精度（サーマルノイズ）が低くてよいＣＡＤＣ１２０のサンプリング容量Ｃｓ’は小さくてよいため、ＦＡＤＣ１３０のＴＨ回路のサンプリング容量を分割して構成できる。
原理的には、サンプリング容量ＣｓはＦＡＤＣ１３０の精度で構成し、それを分割したサンプリング容量Ｃｓ’でＣＡＤＣ１２０のサンプリング容量を構成する。
これにより、ＦＡＤＣ１３０のサーマルノイズｋＴ／Ｃｓ(＝ｋＴ／(Cs’+・・・+Cs’))にすることができ、サーマルノイズを平均化することができる。
これにより、ＦＡＤＣ１３０のサーマルノイズｋＴ／Ｃｓ(＝ｋＴ／(Cs’+・・・+Cs’))にすることができ、サーマルノイズを平均化することができる。
たとえば、４ビットＡＤ変換器でＣＡＤＣ１２０を２ビット、ＦＡＤＣ１３０を２ビットで構成した時に、ファイン側のＴＨ回路は４ビットの精度を確保できるサンプリング容量Ｃｓが必要になる。
コース側のサンプリング容量は２ビット精度でよいので、ファイン側のサンプリング容量の容量値の１／１６のサイズで良い。
ファインのサンプリング容量を１／４にしてコース側のＴＨ回路を構成し、その後分割した容量をマージしてファイン側のＴＨ回路を構成する。
そうすることでｋＴ／Ｃを精度が必要なときに、１／４に分割したノイズを平均化することで対応することができる。
コース側のサンプリング容量は２ビット精度でよいので、ファイン側のサンプリング容量の容量値の１／１６のサイズで良い。
ファインのサンプリング容量を１／４にしてコース側のＴＨ回路を構成し、その後分割した容量をマージしてファイン側のＴＨ回路を構成する。
そうすることでｋＴ／Ｃを精度が必要なときに、１／４に分割したノイズを平均化することで対応することができる。
このような構成を有するＴＨ回路２００においては、共有部２１０のスイッチＳＷ２１１、スイッチＳＷ２１２、コース入力部２２０のＳＷ２１４Ｃのみがオンすることによってアナログ入力信号ＶＩＮをサンプリング容量Ｃｓによりサンプリングする。
次に、共有部２１０のスイッチＳＷ２１３Ｃおよびコース入力部２２０のスイッチＳＷ２１５Ｃのみがオンすることによってリファレンス回路からのコース用参照電圧ＶＲＥＦＣとの比較電圧を、ＣＡＤＣ１２０のアンプＡＭＰ１２１に伝える。
次に、共有部２１０のスイッチＳＷ２１３Ｃおよびコース入力部２２０のスイッチＳＷ２１５Ｃのみがオンすることによってリファレンス回路からのコース用参照電圧ＶＲＥＦＣとの比較電圧を、ＣＡＤＣ１２０のアンプＡＭＰ１２１に伝える。
次に、ＴＨ回路２００においては、共有部２１０のスイッチＳＷ２１１、ＳＷ２１２、ファイン入力部２３０のＳＷ２１４Ｆのみがオンすることによってアナログ入力信号ＶＩＮをサンプリング容量Ｃｓによりサンプリングする。
次に、共有部２１０のスイッチＳＷ２１３Ｆおよびファイン入力部２３０のスイッチＳＷ２１５Ｆのみがオンすることによって、マルチプレクサ１４０を介してファイン用参照電圧ＶＲＥＦＦとの比較電圧を、ＦＡＤＣ１３０のアンプＡＭＰ１３１に伝える。
次に、共有部２１０のスイッチＳＷ２１３Ｆおよびファイン入力部２３０のスイッチＳＷ２１５Ｆのみがオンすることによって、マルチプレクサ１４０を介してファイン用参照電圧ＶＲＥＦＦとの比較電圧を、ＦＡＤＣ１３０のアンプＡＭＰ１３１に伝える。
この場合、ＣＤＡＣ１２０の出力でファイン用参照電圧ＶＲＥＦＦが決定（選択）される。たとえば共有部２１０のスイッチＳＷ２１３Ｆが複数並列に配置され、これらのスイッチＳＷ２１３ＦがＣＡＤＣ１２０の出力で選択的にオンオフされるように構成することも可能である。このような構成では、スイッチＳＷ２１３Ｆがマルチプレクサの機能を併せ持つことになる。
図４は、本実施形態に係るサブレンジ型ＡＤ変換器のコースＡＤ変換器（ＣＡＤＣ）とファインＡＤ変換器（ＦＡＤＣ）の共有のＴＨ回路の具体例を示す図である。
図５は、図４のＴＨ回路の動作の概略を説明するためのタイミングチャートである。
図５は、図４のＴＨ回路の動作の概略を説明するためのタイミングチャートである。
図４のＴＨ回路２００Ａは、ＦＡＤＣ１３０Ａの入力が２入力となっており、共有部２１０Ａが２系統の共有部２１０Ａ−１，２１０Ａ−２により形成されている。
各共有部２１０Ａ−１，２１０Ａ−２には複数のコース用参照電圧ＶＲＥＦＣ［Ｎ−１］，［Ｎ−２］・・、並びに、複数のファイン用参照電圧ＶＲＥＦＦＴＯＰ［Ｎ−１］〜［０］，ＶＲＥＦＦＢＯＴＴＯＭ［Ｎ−１］〜［０］が供給される。
これに伴い、アナログ入力信号ＶＩＮ、コース用参照電圧ＶＲＥＦＣとファイン用参照電圧ＶＲＥＦＦの入力系とが参照電圧のレベルごとに組として複数並列に形成されている。
共有部２１０Ａ−１，２１０Ａ−２は、第５のスイッチＳＷ２１５Ｆと第４のスイッチＳＷ２１４Ｆとの接続点を共通ノードＮＤ２０１−１，ＮＤ２０１−２として次のように構成されている。
第１のスイッチＳＷ２１１、第２のスイッチＳＷ２１２、コース用第３のスイッチＳＷ２１３Ｃ、ファイン用第３のスイッチ２１３Ｆ、第５のスイッチＳＷ２１５Ｆ、サンプリング容量Ｃｓを含む共有サンプリング部２１１−１，２１１−２が複数形成されている。
共有部２１０Ａ−１，２１０Ａ−２では、共通ノードＮＤ２０１−１，ＮＤ２０１−２に対してそれぞれ複数の共有サンプリング部２１１−１，２１１−２が並列に接続されている。
そして、ＦＡＤＣ１３０の２つの入力部にはアンプ１３１−１，１３１−２が配置され、アンプ１３１−１，１３１−２の入力が共通ノードＮＤ２０１−１，ＮＤ２０１−２に接続されている。
なお、各共有サンプリング部２１１−１，２１１−２においては、参照電圧のトップ側Ｔとボトム側Ｂの第３のスイッチＳＷ２１３ＦＴ、ＳＷ２１３ＦＢを含む。
各共有部２１０Ａ−１，２１０Ａ−２には複数のコース用参照電圧ＶＲＥＦＣ［Ｎ−１］，［Ｎ−２］・・、並びに、複数のファイン用参照電圧ＶＲＥＦＦＴＯＰ［Ｎ−１］〜［０］，ＶＲＥＦＦＢＯＴＴＯＭ［Ｎ−１］〜［０］が供給される。
これに伴い、アナログ入力信号ＶＩＮ、コース用参照電圧ＶＲＥＦＣとファイン用参照電圧ＶＲＥＦＦの入力系とが参照電圧のレベルごとに組として複数並列に形成されている。
共有部２１０Ａ−１，２１０Ａ−２は、第５のスイッチＳＷ２１５Ｆと第４のスイッチＳＷ２１４Ｆとの接続点を共通ノードＮＤ２０１−１，ＮＤ２０１−２として次のように構成されている。
第１のスイッチＳＷ２１１、第２のスイッチＳＷ２１２、コース用第３のスイッチＳＷ２１３Ｃ、ファイン用第３のスイッチ２１３Ｆ、第５のスイッチＳＷ２１５Ｆ、サンプリング容量Ｃｓを含む共有サンプリング部２１１−１，２１１−２が複数形成されている。
共有部２１０Ａ−１，２１０Ａ−２では、共通ノードＮＤ２０１−１，ＮＤ２０１−２に対してそれぞれ複数の共有サンプリング部２１１−１，２１１−２が並列に接続されている。
そして、ＦＡＤＣ１３０の２つの入力部にはアンプ１３１−１，１３１−２が配置され、アンプ１３１−１，１３１−２の入力が共通ノードＮＤ２０１−１，ＮＤ２０１−２に接続されている。
なお、各共有サンプリング部２１１−１，２１１−２においては、参照電圧のトップ側Ｔとボトム側Ｂの第３のスイッチＳＷ２１３ＦＴ、ＳＷ２１３ＦＢを含む。
そして、図４の例では、コース入力部２２０には、コース用の第４のスイッチＳＷ２１４Ｃおよび第５のスイッチＳＷ２１５Ｃは接続されていない。
ＣＡＤＣ１２０の複数の入力部は、図４の例では、共有部２１０Ａ−１の複数の共有のノードＮＤ２００−１にそれぞれ接続されている。
このＣＡＤＣ１２０の出力により、共有部２１０Ａ−１，２１０Ａ−２に共有サンプリング部２１１−１，２１１−２の各ファイン用第３のスイッチＳＷ２１３Ｆのオンオフが制御される。
すなわち、ファイン用第３のスイッチＳＷ２１３ＦがＣＡＤＣ１２０の出力で選択的にオンオフされるように構成されており、ファイン用第３のスイッチＳＷ２１３Ｆがマルチプレクサの機能を併せ持つことになる。
換言すれば、ＣＡＤＣ１２０の２値化回路（コンパレータ）１２２の比較結果により、ファイン用第３のスイッチＳＷ２１３Ｆが選択的にオンオフされる。
ＣＡＤＣ１２０の複数の入力部は、図４の例では、共有部２１０Ａ−１の複数の共有のノードＮＤ２００−１にそれぞれ接続されている。
このＣＡＤＣ１２０の出力により、共有部２１０Ａ−１，２１０Ａ−２に共有サンプリング部２１１−１，２１１−２の各ファイン用第３のスイッチＳＷ２１３Ｆのオンオフが制御される。
すなわち、ファイン用第３のスイッチＳＷ２１３ＦがＣＡＤＣ１２０の出力で選択的にオンオフされるように構成されており、ファイン用第３のスイッチＳＷ２１３Ｆがマルチプレクサの機能を併せ持つことになる。
換言すれば、ＣＡＤＣ１２０の２値化回路（コンパレータ）１２２の比較結果により、ファイン用第３のスイッチＳＷ２１３Ｆが選択的にオンオフされる。
図４のＴＨ回路の動作を図５に関連付けて説明する。
期間Φ１においては、共有部２１０ＡのスイッチＳＷ２１１、スイッチＳＷ２１２、コース入力部２２０のＳＷ２１４Ｃのみがオンすることによってアナログ入力信号ＶＩＮをサンプリング容量Ｃｓによりサンプリングする。
次に、期間Φ２において、共有部２１０ＡのスイッチＳＷ２１３Ｃのみがオンすることによってリファレンス回路からのコース用参照電圧ＶＲＥＦＣとの比較電圧を、ＣＡＤＣ１２０のアンプＡＭＰ１２１に伝える。
期間Φ３において、ＣＡＤＣ１２０の出力により共有部２１０Ａ−１，２１０Ａ−２に共有サンプリング部２１１−１，２１１−２の各ファイン用第３のスイッチＳＷ２１３Ｆのオンオフが制御するために選択処理を行う。
ファイン用第３のスイッチＳＷ２１３ＦＴ[N-1:0]、SW２１３ＦＢ[N-1:0]のセレクトロジック処理を行う。
次に、期間Φ４において、処理した選択信号により、共有部２１０Ａ−１，２１０Ａ−２に共有サンプリング部２１１−１，２１１−２の各ファイン用第３のスイッチＳＷ２１３Ｆのオンオフが制御する。
そして、第５のスイッチＳＷ２１５Ｆがオンし、ＦＡＤＣ１２０における比較動作を行う。
期間Φ１においては、共有部２１０ＡのスイッチＳＷ２１１、スイッチＳＷ２１２、コース入力部２２０のＳＷ２１４Ｃのみがオンすることによってアナログ入力信号ＶＩＮをサンプリング容量Ｃｓによりサンプリングする。
次に、期間Φ２において、共有部２１０ＡのスイッチＳＷ２１３Ｃのみがオンすることによってリファレンス回路からのコース用参照電圧ＶＲＥＦＣとの比較電圧を、ＣＡＤＣ１２０のアンプＡＭＰ１２１に伝える。
期間Φ３において、ＣＡＤＣ１２０の出力により共有部２１０Ａ−１，２１０Ａ−２に共有サンプリング部２１１−１，２１１−２の各ファイン用第３のスイッチＳＷ２１３Ｆのオンオフが制御するために選択処理を行う。
ファイン用第３のスイッチＳＷ２１３ＦＴ[N-1:0]、SW２１３ＦＢ[N-1:0]のセレクトロジック処理を行う。
次に、期間Φ４において、処理した選択信号により、共有部２１０Ａ−１，２１０Ａ−２に共有サンプリング部２１１−１，２１１−２の各ファイン用第３のスイッチＳＷ２１３Ｆのオンオフが制御する。
そして、第５のスイッチＳＷ２１５Ｆがオンし、ＦＡＤＣ１２０における比較動作を行う。
本実施形態のサブレジスタ型ＡＤ変換器１００は、ＣＡＤＣ１２０とＦＡＤＣ１３０で同じサンプリング容量Ｃｓと第１のスイッチＳＷ２１１と第２のスイッチＳＷ２１２を共有すること、ＦＡＤＣとＣＡＤＣのサンプリング差を根本から無くすことができる。
すなわち、通常の方式に比べ、コース用、ファイン用のＴＨ回路をマージすることで、ＴＨの帯域差、サンプリングタイミング差自体が無くなる。
それにより、帯域差やサンプリングタイミング差起因の入力帯域の制限をなくし、設計難易度も低減できる。
さらに、下位(Ｆｉｎｅ)のアナログ信号を生成するときにすべてのサンプリング容量で演算するため、ｋＴ/Ｃノイズも抑えられ精度の必要な下位(Ｆｉｎｅ)側でのみサンプリング容量の値が決定される。
つまり、ＴＨの総容量値は下位に必要な容量値のみとなり小面積にもなる。
また、コースのＴＨの数(ｂｉｔ数)よりファインのＴＨの数が少ない場合は、サンプリング容量をマージすることができるため、サンプリング容量Ｃｓがファイン比較のとき大きくなりｋＴ/Ｃノイズが小さくなる(平均化される)。
すなわち、通常の方式に比べ、コース用、ファイン用のＴＨ回路をマージすることで、ＴＨの帯域差、サンプリングタイミング差自体が無くなる。
それにより、帯域差やサンプリングタイミング差起因の入力帯域の制限をなくし、設計難易度も低減できる。
さらに、下位(Ｆｉｎｅ)のアナログ信号を生成するときにすべてのサンプリング容量で演算するため、ｋＴ/Ｃノイズも抑えられ精度の必要な下位(Ｆｉｎｅ)側でのみサンプリング容量の値が決定される。
つまり、ＴＨの総容量値は下位に必要な容量値のみとなり小面積にもなる。
また、コースのＴＨの数(ｂｉｔ数)よりファインのＴＨの数が少ない場合は、サンプリング容量をマージすることができるため、サンプリング容量Ｃｓがファイン比較のとき大きくなりｋＴ/Ｃノイズが小さくなる(平均化される)。
＜３．信号処理システムの構成例＞
図６は、本実施形態に係る信号処理システムの構成例を示すブロック図である。
図６は、本実施形態に係る信号処理システムの構成例を示すブロック図である。
本信号処理システム３００は本実施形態に係るＡＤ変換器１００が適用可能な信号処理システムとして形成されている。信号処理システム３００としては、カメラ信号処理システム等が例示される。
本信号処理システム３００は、アナログ信号処理回路３１０、ＡＤ変換器３２０、およびデジタル信号処理回路３３０を含んで構成されている。
信号処理システム３００において、ＡＤ変換器３３０として、本実施形態に係るＡＤ変換器１００が適用可能である。
信号処理システム３００において、ＡＤ変換器３３０として、本実施形態に係るＡＤ変換器１００が適用可能である。
図６の信号処理システム３００では、信号処理をできるだけデジタル信号処理回路３３０で行い、アナログ信号処理回路３１０の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路３１０で行っていた信号処理をデジタル信号処理回路３３０で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路３１０で行っていた信号処理をデジタル信号処理回路３３０で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。
上述した実施形態においては、シングル動作を例に説明したが、本実施形態は、シングル動作、差動動作のどちらでも適用可能である。
なお、本技術は以下の構成もとることができる。
（１）アナログ入力信号をＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換するコース（Coarse）アナログデジタル（ＡＤ）変換器と、
上記コースＡＤ変換器の変換結果に基づき、上記アナログ入力信号の下位ｎビット（n=N-m）のデジタル信号に変換するファイン（Fine）ＡＤ変換器と、
アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースＡＤ変換器に供給し、上記ファインＡＤ変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインＡＤ変換器に供給するトラッキングおよびホールド（ＴＨ）回路と、を含み、
上記ＴＨ回路は、
上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する
アナログデジタル変換器。
（２）上記共有される上記サンプリング容量は、
容量値が上記ファインＡＤ変換器の精度で形成される
上記（１）記載のアナログデジタル変換器。
（３）上記共有される上記サンプリング容量は、
上記ファインＡＤ変換器の精度で形成される容量値を分割した形態で上記コースＡＤ変換器のサンプリング容量として機能する
上記（２）記載のアナログデジタル変換器。
（４）上記ＴＨ回路は、
共有ノードと、
上記サンプリング容量を含み、上記共有ノードと上記アナログ入力信号、上記コース用参照電圧、および上記ファイン用参照電圧の供給ラインとの間に接続された共有部と、
上記共有ノードと上記コースＡＤ変換器の入力との間に接続されたコース入力部と、
上記共有ノードと上記ファインＡＤ変換器の入力との間に接続されたファイン入力部と、を含む
上記（１）１から（３）のいずれか一に記載のアナログデジタル変換器。
（５）上記共有部は、
一端が上記共有ノードに接続された上記サンプリング容量と、
上記サンプリング容量の一端と電圧源との間に接続されたサンプリング用第１のスイッチと、
上記サンプリング容量の他端と上記アナログ入力信号の供給ラインとの間に接続されたサンプリング用第２のスイッチと、
上記サンプリング容量の他端と上記コース用参照電圧の供給ラインとの間に接続されたコース用第３のスイッチと、
上記サンプリング容量の他端と上記ファイン用参照電圧の供給ラインとの間に接続されたファイン用第３のスイッチと、を含み、
上記ファイン入力部は、
上記ファインＡＤ変換器の入力部と電圧源との間に接続されたファイン用第４のスイッチと、
上記共有ノードと上記ファインＡＤ変換器の入力との間に接続されたファイン用第５のスイッチと、を含む
上記（４）記載のアナログデジタル変換器。
（６）上記コース入力部は、
上記コースＡＤ変換器の入力部と電圧源との間に接続されたコース用第４のスイッチと、
上記共有ノードと上記コースＡＤ変換器の入力との間に接続されたコース用第５のスイッチと、を含む
上記（４）記載のアナログデジタル変換器。
（７）上記ＴＨ回路は、
上記ファイン用第４のスイッチおよび上記ファインＡＤ変換器の入力に接続された少なくとも一つの共通ノードと、
上記共有ノード、上記サンプリング容量、上記第１のスイッチ、上記第２のスイッチ、上記コース用第３のスイッチ、上記ファイン用第３のスイッチ、上記ファイン用第５のスイッチを含む複数の共有サンプリング部と、を含み、
上記共通ノードに対して上記複数の共有サンプリング部がそれぞれ上記ファイン用第５のスイッチを介して共通に接続され、
上記コースＡＤ変換器は、
複数の入力に、上記共有サンプリング部の上記共有ノードが接続されている
上記（５）記載のアナログデジタル変換器。
（８）上記ファイン用第３のスイッチは、
上記コースＡＤ変換器の変換結果に応じてオンオフが制御される
上記（５）から（７）のいずれか一に記載のアナログデジタル変換器。
（９）上記アナログ入力信号をサンプリングするときは、上記第１のスイッチ、上記第２のスイッチ、上記第４のスイッチがオン状態に保持され、上記第３のスイッチおよび上記第５のスイッチがオフ状態に保持され、
上記参照電圧を入力して比較電圧を得るときは、上記第１のスイッチ、上記第２のスイッチ、上記第４のスイッチがオフ状態に保持され、対応する上記第３のスイッチおよび上記第５のスイッチがオン状態に保持される
上記（５）から（８）のいずれか一に記載のアナログデジタル変換器。
（１０）アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換器を有し、
上記ＡＤ変換器は、
アナログ入力信号をＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換するコース（Coarse）アナログデジタル（ＡＤ）変換器と、
上記コースＡＤ変換器の変換結果に基づき、上記アナログ入力信号の下位ｎビット（n=N-m）のデジタル信号に変換するファイン（Fine）ＡＤ変換器と、
アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースＡＤ変換器に供給し、上記ファインＡＤ変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインＡＤ変換器に供給するトラッキングおよびホールド（ＴＨ）回路と、を含み、
上記ＴＨ回路は、
上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する
信号処理システム。
（１）アナログ入力信号をＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換するコース（Coarse）アナログデジタル（ＡＤ）変換器と、
上記コースＡＤ変換器の変換結果に基づき、上記アナログ入力信号の下位ｎビット（n=N-m）のデジタル信号に変換するファイン（Fine）ＡＤ変換器と、
アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースＡＤ変換器に供給し、上記ファインＡＤ変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインＡＤ変換器に供給するトラッキングおよびホールド（ＴＨ）回路と、を含み、
上記ＴＨ回路は、
上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する
アナログデジタル変換器。
（２）上記共有される上記サンプリング容量は、
容量値が上記ファインＡＤ変換器の精度で形成される
上記（１）記載のアナログデジタル変換器。
（３）上記共有される上記サンプリング容量は、
上記ファインＡＤ変換器の精度で形成される容量値を分割した形態で上記コースＡＤ変換器のサンプリング容量として機能する
上記（２）記載のアナログデジタル変換器。
（４）上記ＴＨ回路は、
共有ノードと、
上記サンプリング容量を含み、上記共有ノードと上記アナログ入力信号、上記コース用参照電圧、および上記ファイン用参照電圧の供給ラインとの間に接続された共有部と、
上記共有ノードと上記コースＡＤ変換器の入力との間に接続されたコース入力部と、
上記共有ノードと上記ファインＡＤ変換器の入力との間に接続されたファイン入力部と、を含む
上記（１）１から（３）のいずれか一に記載のアナログデジタル変換器。
（５）上記共有部は、
一端が上記共有ノードに接続された上記サンプリング容量と、
上記サンプリング容量の一端と電圧源との間に接続されたサンプリング用第１のスイッチと、
上記サンプリング容量の他端と上記アナログ入力信号の供給ラインとの間に接続されたサンプリング用第２のスイッチと、
上記サンプリング容量の他端と上記コース用参照電圧の供給ラインとの間に接続されたコース用第３のスイッチと、
上記サンプリング容量の他端と上記ファイン用参照電圧の供給ラインとの間に接続されたファイン用第３のスイッチと、を含み、
上記ファイン入力部は、
上記ファインＡＤ変換器の入力部と電圧源との間に接続されたファイン用第４のスイッチと、
上記共有ノードと上記ファインＡＤ変換器の入力との間に接続されたファイン用第５のスイッチと、を含む
上記（４）記載のアナログデジタル変換器。
（６）上記コース入力部は、
上記コースＡＤ変換器の入力部と電圧源との間に接続されたコース用第４のスイッチと、
上記共有ノードと上記コースＡＤ変換器の入力との間に接続されたコース用第５のスイッチと、を含む
上記（４）記載のアナログデジタル変換器。
（７）上記ＴＨ回路は、
上記ファイン用第４のスイッチおよび上記ファインＡＤ変換器の入力に接続された少なくとも一つの共通ノードと、
上記共有ノード、上記サンプリング容量、上記第１のスイッチ、上記第２のスイッチ、上記コース用第３のスイッチ、上記ファイン用第３のスイッチ、上記ファイン用第５のスイッチを含む複数の共有サンプリング部と、を含み、
上記共通ノードに対して上記複数の共有サンプリング部がそれぞれ上記ファイン用第５のスイッチを介して共通に接続され、
上記コースＡＤ変換器は、
複数の入力に、上記共有サンプリング部の上記共有ノードが接続されている
上記（５）記載のアナログデジタル変換器。
（８）上記ファイン用第３のスイッチは、
上記コースＡＤ変換器の変換結果に応じてオンオフが制御される
上記（５）から（７）のいずれか一に記載のアナログデジタル変換器。
（９）上記アナログ入力信号をサンプリングするときは、上記第１のスイッチ、上記第２のスイッチ、上記第４のスイッチがオン状態に保持され、上記第３のスイッチおよび上記第５のスイッチがオフ状態に保持され、
上記参照電圧を入力して比較電圧を得るときは、上記第１のスイッチ、上記第２のスイッチ、上記第４のスイッチがオフ状態に保持され、対応する上記第３のスイッチおよび上記第５のスイッチがオン状態に保持される
上記（５）から（８）のいずれか一に記載のアナログデジタル変換器。
（１０）アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換器を有し、
上記ＡＤ変換器は、
アナログ入力信号をＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換するコース（Coarse）アナログデジタル（ＡＤ）変換器と、
上記コースＡＤ変換器の変換結果に基づき、上記アナログ入力信号の下位ｎビット（n=N-m）のデジタル信号に変換するファイン（Fine）ＡＤ変換器と、
アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースＡＤ変換器に供給し、上記ファインＡＤ変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインＡＤ変換器に供給するトラッキングおよびホールド（ＴＨ）回路と、を含み、
上記ＴＨ回路は、
上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する
信号処理システム。
１００・・・サブレンジ型ＡＤ変換器、１１０・・・リファレンス回路、１２０・・・コースＡＤ変換器（ＣＡＤＣ）、１３０・・・ファインＡＤ変換器（ＦＡＤＣ）、１４０・・・マルチプレクサ、１５０・・・タイミングジェネレータ、１６０・・・コース用出力バッファ、１７０・・・ファイン用出力バッファ、２００・・・ＴＨ回路（トラッキングおよびホールド回路）、２１０・・・共有部、２２０・・・コース入力部、２３０・・・ファイン入力部、ＳＷ２１１・・・第１のスイッチ、ＳＷ２１２・・・第２のスイッチ、ＳＷ２１３Ｃ・・・コース用第３のスイッチ、ＳＷ２１３Ｆ・・・ファイン用第４のスイッチ、ＳＷ２１４Ｃ・・・コース用第４のスイッチ、ＳＷ２１４Ｆ・・・ファイン用第４のスイッチ、ＳＷ２１５Ｃ・・・コース用第５のスイッチ、ＳＷ２１５Ｆ・・・ファイン用第５のスイッチ。
Claims (10)
- アナログ入力信号をＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換するコース（Coarse）アナログデジタル（ＡＤ）変換器と、
上記コースＡＤ変換器の変換結果に基づき、上記アナログ入力信号の下位ｎビット（n=N-m）のデジタル信号に変換するファイン（Fine）ＡＤ変換器と、
アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースＡＤ変換器に供給し、上記ファインＡＤ変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインＡＤ変換器に供給するトラッキングおよびホールド（ＴＨ）回路と、を含み、
上記ＴＨ回路は、
上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する
アナログデジタル変換器。 - 上記共有される上記サンプリング容量は、
容量値が上記ファインＡＤ変換器の精度で形成される
請求項１記載のアナログデジタル変換器。 - 上記共有される上記サンプリング容量は、
上記ファインＡＤ変換器の精度で形成される容量値を分割した形態で上記コースＡＤ変換器のサンプリング容量として機能する
請求項２記載のアナログデジタル変換器。 - 上記ＴＨ回路は、
共有ノードと、
上記サンプリング容量を含み、上記共有ノードと上記アナログ入力信号、上記コース用参照電圧、および上記ファイン用参照電圧の供給ラインとの間に接続された共有部と、
上記共有ノードと上記コースＡＤ変換器の入力との間に接続されたコース入力部と、
上記共有ノードと上記ファインＡＤ変換器の入力との間に接続されたファイン入力部と、を含む
請求項１から３のいずれか一に記載のアナログデジタル変換器。 - 上記共有部は、
一端が上記共有ノードに接続された上記サンプリング容量と、
上記サンプリング容量の一端と電圧源との間に接続されたサンプリング用第１のスイッチと、
上記サンプリング容量の他端と上記アナログ入力信号の供給ラインとの間に接続されたサンプリング用第２のスイッチと、
上記サンプリング容量の他端と上記コース用参照電圧の供給ラインとの間に接続されたコース用第３のスイッチと、
上記サンプリング容量の他端と上記ファイン用参照電圧の供給ラインとの間に接続されたファイン用第３のスイッチと、を含み、
上記ファイン入力部は、
上記ファインＡＤ変換器の入力部と電圧源との間に接続されたファイン用第４のスイッチと、
上記共有ノードと上記ファインＡＤ変換器の入力との間に接続されたファイン用第５のスイッチと、を含む
請求項４記載のアナログデジタル変換器。 - 上記コース入力部は、
上記コースＡＤ変換器の入力部と電圧源との間に接続されたコース用第４のスイッチと、
上記共有ノードと上記コースＡＤ変換器の入力との間に接続されたコース用第５のスイッチと、を含む
請求項４記載のアナログデジタル変換器。 - 上記ＴＨ回路は、
上記ファイン用第４のスイッチおよび上記ファインＡＤ変換器の入力に接続された少なくとも一つの共通ノードと、
上記共有ノード、上記サンプリング容量、上記第１のスイッチ、上記第２のスイッチ、上記コース用第３のスイッチ、上記ファイン用第３のスイッチ、上記ファイン用第５のスイッチを含む複数の共有サンプリング部と、を含み、
上記共通ノードに対して上記複数の共有サンプリング部がそれぞれ上記ファイン用第５のスイッチを介して共通に接続され、
上記コースＡＤ変換器は、
複数の入力に、上記共有サンプリング部の上記共有ノードが接続されている
請求項５記載のアナログデジタル変換器。 - 上記ファイン用第３のスイッチは、
上記コースＡＤ変換器の変換結果に応じてオンオフが制御される
請求項５から７のいずれか一に記載のアナログデジタル変換器。 - 上記アナログ入力信号をサンプリングするときは、上記第１のスイッチ、上記第２のスイッチ、上記第４のスイッチがオン状態に保持され、上記第３のスイッチおよび上記第５のスイッチがオフ状態に保持され、
上記参照電圧を入力して比較電圧を得るときは、上記第１のスイッチ、上記第２のスイッチ、上記第４のスイッチがオフ状態に保持され、対応する上記第３のスイッチおよび上記第５のスイッチがオン状態に保持される
請求項５から８のいずれか一に記載のアナログデジタル変換器。 - アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換器を有し、
上記ＡＤ変換器は、
アナログ入力信号をＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換するコース（Coarse）アナログデジタル（ＡＤ）変換器と、
上記コースＡＤ変換器の変換結果に基づき、上記アナログ入力信号の下位ｎビット（n=N-m）のデジタル信号に変換するファイン（Fine）ＡＤ変換器と、
アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースＡＤ変換器に供給し、上記ファインＡＤ変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインＡＤ変換器に供給するトラッキングおよびホールド（ＴＨ）回路と、を含み、
上記ＴＨ回路は、
上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する
信号処理システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011094214A JP2012227775A (ja) | 2011-04-20 | 2011-04-20 | アナログデジタル変換器および信号処理システム |
| US13/435,178 US8487801B2 (en) | 2011-04-20 | 2012-03-30 | Analog-to-digital converter and signal processing system |
| CN2012101192828A CN102751989A (zh) | 2011-04-20 | 2012-04-20 | 模拟到数字转换器和信号处理系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011094214A JP2012227775A (ja) | 2011-04-20 | 2011-04-20 | アナログデジタル変換器および信号処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012227775A true JP2012227775A (ja) | 2012-11-15 |
Family
ID=47020885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011094214A Pending JP2012227775A (ja) | 2011-04-20 | 2011-04-20 | アナログデジタル変換器および信号処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8487801B2 (ja) |
| JP (1) | JP2012227775A (ja) |
| CN (1) | CN102751989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020065119A (ja) * | 2018-10-15 | 2020-04-23 | 東芝情報システム株式会社 | 逐次型ａ／ｄ変換回路及び逐次型ａ／ｄ変換方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10250275B2 (en) * | 2015-07-02 | 2019-04-02 | Hewlett Packard Enterprises Development LP | Digital voltage sampling |
| US10037814B2 (en) * | 2015-09-11 | 2018-07-31 | Texas Instruments Incorporated | Track and hold with active charge cancellation |
| CN110830042B (zh) * | 2019-10-28 | 2023-06-09 | 宁波大学 | 高速三级并行模拟数字转换器及其运算方法 |
| CN114586286A (zh) | 2019-12-27 | 2022-06-03 | 英特尔公司 | 模数转换器及校准模数转换器的方法、校准管线式模数转换器的方法、接收器、基站和移动设备 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0241028A (ja) * | 1988-07-30 | 1990-02-09 | Sony Corp | アナログデイジタル変換回路 |
| JPH04129424A (ja) * | 1990-09-20 | 1992-04-30 | Hitachi Ltd | Ａｄ変換器 |
| JPH0993129A (ja) * | 1995-07-17 | 1997-04-04 | Matsushita Electric Ind Co Ltd | 補間型ａ／ｄ変換器 |
| JP2004064475A (ja) * | 2002-07-30 | 2004-02-26 | Sony Corp | サブレンジング型アナログ／ディジタル変換器及びアナログ／ディジタル変換方法 |
| JP2009105578A (ja) * | 2007-10-22 | 2009-05-14 | Sony Corp | 直並列型アナログ／デジタル変換器及びアナログ／デジタル変換方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4733217A (en) * | 1986-05-08 | 1988-03-22 | Rca Corporation | Subranging analog to digital converter |
| US5353027A (en) * | 1991-11-01 | 1994-10-04 | U.S. Philips Corporation | Multistep analog-to-digital converter with error correction |
| US5489904A (en) * | 1993-09-28 | 1996-02-06 | The Regents Of The University Of California | Analog current mode analog/digital converter |
| US6583747B1 (en) * | 2002-05-24 | 2003-06-24 | Broadcom Corporation | Subranging analog to digital converter with multi-phase clock timing |
| ATE527756T1 (de) | 2003-10-23 | 2011-10-15 | Nxp Bv | Doppel-rest-pipeline-ad-umsetzer |
| CN101471665B (zh) * | 2007-12-26 | 2011-08-24 | 中国科学院微电子研究所 | 采用多级放大器部分复用技术的模数转换器电路 |
| CN102484479A (zh) * | 2009-09-04 | 2012-05-30 | 富士通株式会社 | 开关电容电路以及ad转换电路 |
| TWI479806B (zh) * | 2011-02-01 | 2015-04-01 | Univ Macau | 類比至數位轉換系統 |
-
2011
- 2011-04-20 JP JP2011094214A patent/JP2012227775A/ja active Pending
-
2012
- 2012-03-30 US US13/435,178 patent/US8487801B2/en not_active Expired - Fee Related
- 2012-04-20 CN CN2012101192828A patent/CN102751989A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0241028A (ja) * | 1988-07-30 | 1990-02-09 | Sony Corp | アナログデイジタル変換回路 |
| JPH04129424A (ja) * | 1990-09-20 | 1992-04-30 | Hitachi Ltd | Ａｄ変換器 |
| JPH0993129A (ja) * | 1995-07-17 | 1997-04-04 | Matsushita Electric Ind Co Ltd | 補間型ａ／ｄ変換器 |
| JP2004064475A (ja) * | 2002-07-30 | 2004-02-26 | Sony Corp | サブレンジング型アナログ／ディジタル変換器及びアナログ／ディジタル変換方法 |
| JP2009105578A (ja) * | 2007-10-22 | 2009-05-14 | Sony Corp | 直並列型アナログ／デジタル変換器及びアナログ／デジタル変換方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020065119A (ja) * | 2018-10-15 | 2020-04-23 | 東芝情報システム株式会社 | 逐次型ａ／ｄ変換回路及び逐次型ａ／ｄ変換方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8487801B2 (en) | 2013-07-16 |
| CN102751989A (zh) | 2012-10-24 |
| US20120268300A1 (en) | 2012-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101927272B1 (ko) | 연속 근사 레지스터 아날로그 디지털 컨버터 | |
| JP4836670B2 (ja) | パイプライン型ａ／ｄコンバータ | |
| JP5072607B2 (ja) | Ａ／ｄ変換装置 | |
| US7064700B1 (en) | Multi-channel analog to digital converter | |
| KR102636356B1 (ko) | 감소된 커패시터 어레이 dac를 이용한 sar adc에서의 오프셋 보정을 위한 방법 및 장치 | |
| JP6111662B2 (ja) | アナログ／デジタル変換器 | |
| US20160126962A1 (en) | Clock generation circuit, successive comparison a/d converter, and integrated circuit device | |
| US8791845B2 (en) | Circuitry and method for reducing area and power of a pipelince ADC | |
| JP6782018B2 (ja) | アナログデジタル変換器 | |
| US7224306B2 (en) | Analog-to-digital converter in which settling time of amplifier circuit is reduced | |
| JP2018050282A (ja) | 逐次比較型ａｄ変換器 | |
| US20130285843A1 (en) | Multi-bit per cycle successive approximation register adc | |
| JP2012227775A (ja) | アナログデジタル変換器および信号処理システム | |
| JP2015171087A (ja) | アナログデジタル変換回路 | |
| JP4684028B2 (ja) | パイプラインａ／ｄ変換器 | |
| US8203474B2 (en) | Pipeline A/D converter | |
| JPWO2020075552A1 (ja) | スイッチトキャパシタアンプおよびａｄ変換装置 | |
| KR101012684B1 (ko) | 1/2 승수 기준 전압을 누적하는 아날로그 디지털 변환기 | |
| JP5695629B2 (ja) | 逐次比較型ａ／ｄ変換器及びそれを用いたマルチビットデルタシグマ変調器 | |
| TWI489788B (zh) | 多位元週期的逐漸逼近式類比至數位轉換器 | |
| US7750834B2 (en) | Encoder for a pipelined analog-to-digital converter | |
| JP4977115B2 (ja) | パイプライン型ａ／ｄコンバータ | |
| KR102664026B1 (ko) | 다중 인터폴레이터가 적용된 sar 아날로그 디지털 변환기 및 그 동작방법 | |
| JP2017135616A (ja) | アナログ・デジタル変換回路 | |
| KR101183876B1 (ko) | 전하 공유 기법을 이용한 ｗｃｄａｃ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140416 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141202 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150324 |