JP2018050282A - 逐次比較型ａｄ変換器 - Google Patents

Abstract

【課題】一つの実施形態は、ノイズシェーピングの高次化を容易に、且つ精度良く行うことの出来る逐次比較型ＡＤ変換器を提供することを目的とする。【解決手段】一つの実施形態によれば、逐次比較型ＡＤ変換器は、入力信号が供給される容量ＤＡ変換器を有する。前記容量ＤＡ変換器の出力が所定のタイミングで供給される複数の容量素子を有する残差電圧保存部を有する。一端が前記残差電圧保存部に接続される容量素子を有する残差電圧加算部を有する。前記残差電圧保存部の複数の容量素子の一つを選択し、前記選択された容量素子からの出力を前記残差電圧加算部の容量素子の他端に供給する選択回路を有する。前記容量ＤＡ変換器の出力及び前記残差電圧加算部の出力が入力端に供給され、基準電圧と比較する比較回路を有する。前記比較回路の出力に基づき、前記容量ＤＡ変換器を制御する信号を前記容量ＤＡ変換器に供給するＳＡＲ論理回路を有する。【選択図】図１

Description

本実施形態は、逐次比較型ＡＤ変換器に関する。

従来、逐次比較型ＡＤ変換器（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｓｉｓｔｅｒ Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）（ＳＡＲ−ＡＤＣ）において、容量ＤＡ変換器（ＣＤＡＣ）の残差電圧を保持し、保持した残差電圧を次の変換サイクルでＣＤＡＣの出力に加算してノイズシェーピングを行い、ＡＤ変換の広帯域化を行う技術が開示されている。ノイズシェーピングによりＡＤ変換の広帯域化を図る為にはノイズシェーピングの高次化が必要であり、ノイズシェーピングの高次化を容易に、且つ精度良く行うことができる構成が望まれる。

特開２０１５−２１１３９１号公報 特許第５２０４１７６号公報

一つの実施形態は、ノイズシェーピングの高次化を容易に、且つ精度良く行うことの出来る逐次比較型ＡＤ変換器を提供することを目的とする。

一つの実施形態によれば、逐次比較型ＡＤ変換器は、入力信号が供給される容量ＤＡ変換器を有する。前記容量ＤＡ変換器の出力が所定のタイミングで供給される複数の容量素子を有する残差電圧保存部を有する。一端が前記残差電圧保存部に接続される容量素子を有する残差電圧加算部を有する。前記残差電圧保存部の複数の容量素子の一つを選択し、前記選択された容量素子からの出力を前記残差電圧加算部の容量素子の他端に供給する選択回路を有する。前記容量ＤＡ変換器の出力及び前記残差電圧加算部の出力が入力端に供給され、基準電圧と比較する比較回路を有する。前記比較回路の出力に基づき、前記容量ＤＡ変換器を制御する信号を前記容量ＤＡ変換器に供給するＳＡＲ論理回路を有する。

図１は、第１の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。 図２は、第１の実施形態のＳＡＲ−ＡＤＣの動作を説明する為の図である。 図３は、第２の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。 図４は、第２の実施形態のＳＡＲ−ＡＤＣの動作を説明する為の図である。 図５は、第３の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。 図６は、第３の実施形態のＳＡＲ−ＡＤＣの動作を説明する為の図である。 図７は、第４の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。 図８は、第４の実施形態のＳＡＲ−ＡＤＣの動作を説明する為の図である。 図９は、第５の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。 図１０は、第６の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。 図１１は、第７の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。 図１２は、第８の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。 図１３は、第８の実施形態のＳＡＲ−ＡＤＣの動作を説明する為の図である。 図１４は、増幅回路の増幅率の設定の仕方を説明する為の図である。 図１５は、第９の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。 図１６は、第１０の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。 図１７は、第１１の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。

以下に添付図面を参照して、実施形態にかかる逐次比較型ＡＤ変換器を詳細に説明する。各実施形態に対応する構成要素には同一の符号を付し、重複した記載は必要な場合にのみ行う。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。本実施形態のＳＡＲ−ＡＤＣは、ＣＤＡＣ１０、比較回路１１、ＳＡＲ論理回路１２、残差電圧帰還部１を有する。比較回路１１とＳＡＲ論理回路１２を、便宜的に変換部５として表記する。

ＣＤＡＣ１０は、所定の重み付けが行われた複数の容量素子（１０１から１０４）を有する。各容量素子（１０１〜１０４）の一端側は、信号線２０に接続されている。例えば、バイナリの重み付けがされた各容量素子（１０１〜１０３）の他端は、スイッチ（１０１１、１０２１、１０３１）を介して信号線（２１１、２２１、２３１）に接続される。ダミー容量素子１０４の他端は、スイッチ１０４１を介して信号線（２１１、２３１）に接続される。ダミー容量素子１０４の容量は、例えば、ＬＳＢ容量素子１０３の容量に等しい。信号線２１１には、入力電圧Ｖｉｎが供給される。信号線２２１には参照電圧Ｖｒｅｆが供給され、信号線２３１は接地される。

信号線２０の一端１７２はスイッチ１７を介して端子１７１に接続される。端子１７１は信号線２４を介して接地される。信号線２０は、制御信号φｓによりスイッチ１７がオンとなった状態、すなわち、入力電圧ＶｉｎをＣＤＡＣ１０に取り込む時に接地される。

ＣＤＡＣ１０の各スイッチ（１０１１、１０２１、１０３１、１０４１）には、ＳＡＲ論理回路１２からサンプリング信号ＳＡＭＰ＿ＳＡＲとクロック信号ＣＬＫが供給される。各スイッチ（１０１１、１０２１、１０３１、１０４１）は、サンプリング信号ＳＡＭＰ＿ＳＡＲとクロック信号ＣＬＫに応答して、各容量素子（１０１、１０２、１０３、１０４）の他端と各信号線（２１１、２２１、２３１）との接続を切り替える。

入力電圧Ｖｉｎを取り込む、すなわち、入力電圧Ｖｉｎのサンプリング時には、各スイッチ（１０１１、１０２１、１０３１）は、各容量素子の他端を信号線２１１に接続する。入力電圧Ｖｉｎの取り込みの後、スイッチ１７はオフとなる。

ＣＤＡＣ１０の変換動作は、例えば、バイナリ探索アルゴリズムにより行われる。すなわち、最初のステップとして、ＭＳＢの容量素子１０１の下端が信号線２１１から切り離され、参照電圧Ｖｒｅｆが印加される信号線２２１に接続される。この時、信号線２０の電位は、正の方向にＶｒｅｆ／２だけ上昇させる。従って、信号線２０の電位は、−Ｖｉｎ＋Ｖｒｅｆ／２となる。この信号線２０の電位と接地電位が比較回路１１によって比較される。ＶｉｎがＶｒｅｆ／２より大きい時、比較回路１１は、ロジック「１」を出力する。ＶｉｎがＶｒｅｆ／２より小さい時、比較回路１１は、ロジック「０」を出力する。比較回路１１の出力が「１」の場合には、ＭＳＢ容量素子１０１の下端は、参照電圧Ｖｒｅｆに接続されたままの状態となり、出力が「０」の場合には、接地される。

次のステップで、次に小さい容量を有する容量素子１０２の下端が参照電圧Ｖｒｅｆに接続され、信号線２０の電位と接地電位が比較回路１１によって比較される。同様に、信号線２０の電位が接地電位よりも高い場合、すなわち、比較回路１１の出力がロジック「１」の場合には、容量素子１０２の下端は参照電圧Ｖｒｅｆに接続されたままの状態となり、ロジック「０」の場合には、接地される。この比較動作を全てのビットが決定するまで行う。この逐次変換動作により比較回路１１が信号線３１を介して供給する出力信号がロジック「１」であるか「０」であるかに応じてＳＡＲ論理回路１２が出力するクロック信号ＣＬＫによって、各スイッチの接続状態は制御される。

ＳＡＲ論理回路１２は、比較回路１１が出力するＭＳＢからＬＳＢまでのロジック信号を、デジタル信号Ｄｏｕｔとして信号線３２から出力する。また、ＳＡＲ論理回路１２は、各スイッチを制御する制御信号φ（制御信号全体を示す）を出力する。

信号線２０は、信号線４０を介して残差電圧帰還部１に接続される。残差電圧帰還部１は、残差電圧保存部２を有する。残差電圧保存部２は、残差電圧保存回路（２Ａ、２Ｂ）を有する。残差電圧保存回路２Ａは容量素子１３２を有し、容量素子１３２の一端側の端子１３１３は、スイッチ１３１により端子１３１１と接地端子１３１２に切換えて接続される。容量素子１３２の他端側の端子１３３１は、スイッチ１３３により端子１３３２と接地端子１３３３に切換えて接続される。端子１３３２は信号線４１に接続される。

残差電圧のサンプリング時には、スイッチ１３１は端子１３１１に接続され、スイッチ１３３は接地端子１３３３に接続される。残差電圧保存回路２Ａに保存した残差電圧を出力する時には、スイッチ１３１は接地端子１３１２に接続され、スイッチ１３３は、端子１３３２に接続される。

残差電圧保存回路２Ｂは容量素子１４２を有し、容量素子１４２の一端側の端子１４１３は、スイッチ１４１により端子１４１１と接地端子１４１２に切換えて接続される。容量素子１４２の他端側の端子１４３１は、スイッチ１４３により端子１４３２と接地端子１４３３に切換えて接続される。端子１４３２は信号線４２に接続される。

残差電圧のサンプリング時には、スイッチ１４１は端子１４１１に接続され、スイッチ１４３は接地端子１４３３に接続される。残差電圧保存回路２Ｂに保存した残差電圧を出力する時には、スイッチ１４１は接地端子１４１２に接続され、スイッチ１４３は、端子１４３２に接続される。

各スイッチ（１３１、１３３、１４１、１４３）の切換えは、ＳＡＲ論理回路１２から供給される制御信号（φ_Ａ１、φ_Ａ２、φ_Ｂ１、φ_Ｂ２）によって制御される。

残差電圧帰還部１は、選択回路４を有する。選択回路４は、バッファ（１５１、１５２）を介して供給される残差電圧保存部２の残差電圧保存回路（２Ａ、２Ｂ）の一方の出力を選択して、信号線５００を介して残差電圧加算部３に供給する。残差電圧加算部３はスイッチ１６１と容量素子１６２を有する。スイッチ１６１は、制御信号φ_ＮＳに応答して、信号線５００が接続される端子１６１２と接地端子１６１１とを切換えて端子１６１３に接続する。制御信号φ_ＮＳは、ＳＡＲ論理回路１２から供給される。

ＳＡＲ−ＡＤＣは、入力電圧Ｖｉｎをデジタル信号Ｄｏｕｔに変換する各サイクルにおいて、信号線２０を介して比較回路１１に供給される電圧が接地電位に等しくなる様に動作する。しかし、実際は、各変換サイクルの終了時において、信号線２０の電圧は接地電位にはならず、変換誤差が生じ残差電圧が存在する。

本実施形態は、残差電圧を信号線２０に帰還させる残差電圧帰還部１を有する。残差電圧帰還部１の残差電圧保存部２を構成する容量素子（１３２、１４２）に残差電圧を所定のタイミングで供給するスイッチ（１３１、１４１）と、容量素子（１３２、１４２）が保存した残差電圧を所定のタイミングで残差電圧加算部３に出力するスイッチ（１３３、１４３）を有する。スイッチ（１３１、１４１）を制御することにより残差電圧を残差電圧保存部２に供給するタイミング、すなわち、残差電圧をサンプリングするタイミングを調整することが出来る。また、スイッチ（１３３、１４３）を制御することにより、容量素子（１３２、１４２）で保存した残差電圧を任意のタイミングで信号線２０に加算することが出来る。例えば、残差電圧を保存した変換サイクルの次のサイクルで、すなわち、１サイクル分遅延させて残差電圧加算部３を介して信号線２０に加算することが出来る。これにより、１次のノイズシェーピングを行うことが出来る。

残差電圧は、残差電圧加算部３の容量素子１６２を介して、ＣＤＡＣ１０が接続される信号線２０に加算される。従って、ＣＤＡＣ１０の総容量に対して、残差電圧加算部３の容量素子１６２の容量を適宜選定することにより、残差電圧を所望の比率でＣＤＡＣ１０が接続される信号線２０の電圧に加算することが出来る。例えば、ＣＤＡＣ１０の総容量Ｃに対して残差電圧加算部３の容量素子１６２の容量Ｃ_ＦＢを２倍に設定した場合には、電荷再配分の原則に従い、残差電圧を２倍の比率で信号線２０の電圧に加算することが出来る。ＣＤＡＣ１０の容量素子（１０１〜１０４）、残差電圧加算部３の容量素子１６２は、例えば、半導体装置（図示せず）において、配線間容量により精度良く構成することが出来る。従って、保存した残差電圧を既述した容量比に従い、精度良く信号線２０の電圧に加算することが出来る。

本実施形態によれば、残差電圧保存部２に任意の時間遅延させて残差電圧を保存することが出来、また、保存した残差電圧をＣＤＡＣ１０の総容量と残差電圧加算部３の容量素子１６２の容量の比により所望の比率で信号線２０に加算することが出来る。

デジタル信号Ｄｏｕｔは、次式（１）で示すことが出来る。

Ｄｏｕｔ＝Ｖｉｎ＋Ｑ_ＳＡＲ（１−α×Ｚ^−１） ・・・ （１）
ここで、Ｑ_ＳＡＲは残差電圧、αは残差電圧加算部３の容量素子１６２の容量Ｃ_ＦＢとＣＤＡＣ１０の総容量Ｃとの比（＝残差電圧加算部３の容量Ｃ_ＦＢ／ＣＤＡＣ１０の総容量Ｃ）、Ｚ^−１は１サイクル分の遅延を示す伝達関数である。式（１）は一次のノイズシェーピング特性を表す。ＣＤＡＣ１０を構成する容量素子（１０１〜１０４）は、信号線２０に対して並列に接続される為、その総容量Ｃは、各容量素子（１０１〜１０４）の総和となる。

図２を用いて、第１の実施形態のＳＡＲ−ＡＤＣの動作を説明する。各サイクル（サイクル１〜サイクル３）は、逐次変換の変換サイクルを示す。上段に示すサンプリング信号ＳＡＭＰ＿ＳＡＲに応答して、期間Ｔ１において入力電圧Ｖｉｎのサンプリングを行う。次に、期間Ｔ２においてＡＤ変換を行う。例えば、バイナリ探索アルゴリズムにより入力電圧Ｖｉｎと参照電圧Ｖｒｅｆとの逐次比較動作が行われ、デジタル信号Ｄｏｕｔが出力される。入力電圧Ｖｉｎのサンプリング動作期間Ｔ１において、制御信号φｓによりスイッチ１７はオン状態となり、信号線２０は接地される。

制御信号φ_Ａ１に応答して、サイクル１の変換誤差、すなわち、残差電圧のサンプリングが行われる。この時、残差電圧保存部２の残差電圧保存回路２Ａのスイッチ１３１が端子１３１１側に接続される。スイッチ１３３は制御信号φ_Ａ２に応答して接地端子１３３３に接続される。信号線２０の残差電圧が電荷として残差電圧保存回路２Ａの容量素子１３２に保存される。

次のサイクル２において、同様に入力電圧ＶｉｎのサンプリングとＡＤ変換動作が行われる。期間Ｔ３において入力電圧Ｖｉｎのサンプリングが行われ、期間Ｔ４においてＡＤ変換が行われる。サイクル２においては、前のサイクル１においてサンプリングされた、すなわち、残差電圧保存回路２Ａに保存された残差電圧が、残差電圧加算部３に出力される。制御信号φ_Ａ１に応答して、スイッチ１３１は接地端子１３１２に接続される。スイッチ１３３は、制御信号φ_Ａ２に応答して、端子１３３２に接続される。セレクタ１５３は、制御信号φ_ＳＬに応答して残差電圧保存回路２Ａ側を選択して残差電圧加算部３の端子１６１２に接続する。

サイクル２において、制御信号φ_Ｂ１に応答してスイッチ１４１が端子１４１１と端子１４１３を接続し、残差電圧保存回路２Ｂに残差電圧が保存される。スイッチ１４３は、制御信号φ_Ｂ２に応答して、端子１４３１を接地端子１４３３に接続する。

残差電圧加算部３のスイッチ１６１は、制御信号φ_ＮＳに応答してサイクル２の入力電圧Ｖｉｎのサンプリング期間Ｔ３において接地端子１６１１に接続される。これにより残差電圧加算部３の保存状態がリセットされる。その後に、スイッチ１６１は制御信号φ_ＮＳの制御により端子１６１２に接続される。これにより、選択回路４は残差電圧保存回路２Ａの出力を選択して残差電圧加算部３に供給する。残差電圧加算部３の容量素子１６２の容量Ｃ_ＦＢとＣＤＡＣ１０の総容量Ｃとの比に応じて残差電圧が信号線２０の電圧に加算される。

残差電圧保存回路２Ａに保存された残差電圧は、サイクル１における残差電圧であり、サイクル２においてＣＤＡＣ１０の出力に加算される際には、１サイクル分遅延したタイミングとなる。

サイクル３において、制御信号φ_Ｂ２に応答して、スイッチ１４３は残差電圧保存回路２Ｂの端子１４３１を端子１４３２に接続する。これにより、残差電圧保存回路２Ｂが保存した残差電圧が出力される。セレクタ１５３は、制御信号φ_ＳＬに応答して残差電圧保存回路２Ｂ側を選択して残差電圧加算部３の端子１６１２に接続する。残差電圧保存回路２Ｂに保存された残差電圧は、サイクル２における残差電圧であり、サイクル３においてＣＤＡＣ１０の出力に加算される際には、１サイクル分遅延したタイミングとなる。

残差電圧加算部３には、残差電圧保存回路（２Ａ，２Ｂ）から１サイクル分遅延した残差電圧が供給される。従って、残差電圧加算部３の出力をＣＤＡＣ１０の出力に加算することにより、一次のノイズシェーピング特性を得ることが出来る。

残差電圧保存部２のスイッチ（１３３、１４３）を介して残差電圧加算部３に出力するタイミングを制御することにより、例えば、２サイクル分遅延させて残差電圧加算部３に供給することも出来る。

（第２の実施形態）
図３は、第２の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、重複した記載は必要な場合にのみ行う。以降の実施形態の説明において、同様である。本実施形態の残差電圧保存部２は、残差電圧保存回路２Ｃを有する。残差電圧保存回路２Ｃは、スイッチ１８１を有する。スイッチ１８１は制御信号φ_Ｃ１に応答して、容量素子１８２の一端側の端子１８１３を端子１８１１と接地端子１８１２との間で切換えて接続する。容量素子１８２の他端側の端子１８２１には、スイッチ１８３が接続される。スイッチ１８３は、制御信号φ_Ｃ２に応答して、端子１８２１の接続先を端子１８２２と接地端子１８２３との間で切換える。

各残差電圧保存回路（２Ａ、２Ｂ、２Ｃ）の出力端子（１３３２、１４３２、１８２２）は、選択回路４のバッファ（１５１、１５２、１５４）を介して、セレクタ（４Ａ、４Ｂ）に供給される。セレクタ（４Ａ、４Ｂ）は、制御信号（φ_ＳＬＡ、φ_ＳＬＢ）に応答して、残差電圧保存回路（２Ａ、２Ｂ、２Ｃ）の出力を選択して、残差電圧加算部３の残差電圧加算回路（３Ａ、３Ｂ）に供給する。セレクタ４Ｂの出力は、反転増幅器１３を介して残差電圧加算回路３Ｂに供給される。反転増幅器１３を介することで残差電圧保存部２からの出力の極性を反転させて残差電圧加算回路３Ｂに供給することが出来る。残差電圧加算回路３Ａは、図１の実施形態の残差電圧加算部３の構成に対応するが、本実施形態においては残差電圧加算部３が２つの残差電圧加算回路（３Ａ、３Ｂ）を有する為、符号３Ａを付して残差電圧加算部３と区別している。

残差電圧加算部３の残差電圧加算回路３Ａのスイッチ１６１は、制御信号φ_ＮＳに応答して、端子１６１３の接続先を接地端子１６１１とセレクタ４Ａが接続される端子１６１２との間で切換える。残差電圧加算回路３Ｂのスイッチ１９１は、制御信号φ_ＮＳＳに応答して、端子１９１３の接続先を接地端子１９１１とセレクタ４Ｂが接続される端子１９１２との間で切換える。

セレクタ４Ａは、残差電圧加算回路３Ａの容量素子１６２を特定して出力を供給する。従って、残差電圧加算回路３Ａに１サイクル分遅延した残差電圧を選択して供給し、残差電圧加算回路３Ａの容量素子１６２を介して残差電圧を加算することによって１サイクル分遅延した残差電圧を信号線２０の電圧に加算することが出来る。

同様に、セレクタ４Ｂは、残差電圧加算回路３Ｂの容量素子１９２を特定して出力を供給する。残差電圧加算回路３Ｂに２サイクル分遅延した残差電圧を選択的に供給することにより、２サイクル分遅延した残差電圧を信号線２０の電圧に加算することが出来る。各残差電圧加算回路（３Ａ、３Ｂ）の容量素子（１６２、１９２）の容量とＣＤＡＣ１０の総容量Ｃとの比に応じて残差電圧加算部３の残差電圧をＣＤＡＣ１０の出力電圧に加算することが出来る為、例えば、２次のノイズシェーピング特性を有するＳＡＲ−ＡＤＣを構成することが出来る。

２次のシェーピング特性は、式（２）で示すことが出来る。

Ｄｏｕｔ＝Ｖｉｎ＋Ｑ_ＳＡＲ×（１−Ｚ^−１）^２
＝Ｖｉｎ＋Ｑ_ＳＡＲ×（１−２×Ｚ^−１＋Ｚ^−２） ・・・ （２）
ここで、Ｚ^−２は、２サイクル分の遅延を示す伝達関数である。

例えば、残差電圧加算回路３Ａの容量素子１６２の容量をＣＤＡＣ１０の総容量Ｃの２倍に設定して１サイクル分遅延した残差電圧を残差電圧加算回路３Ａに供給して加算し、残差電圧加算回路３Ｂの容量素子１９２の容量をＣＤＡＣ１０の総容量Ｃと同じ値に設定して２サイクル分遅延した残差電圧を残差電圧加算回路３Ｂに供給して信号線２０の電圧に加算する構成とすることにより、式（２）を満たす特性、すなわち、２次のノイズシェーピング特性を得ることが出来る。セレクタ４Ｂの出力を反転増幅器１３を介して残差電圧加算回路３Ｂに供給することにより、極性を反転させることが出来る。

残差電圧保存部２の残差電圧保存回路（２Ａ、２Ｂ、２Ｃ）と残差電圧加算部３の残差電圧加算回路（３Ａ、３Ｂ）の個数、更には、反転増幅器（１３）により極性を調整して所定のサイクル分遅延した残差電圧を所定の容量の比でＣＤＡＣ１０の出力電圧が供給される信号線２０の電圧に加算する構成とすることにより、所望する高次のノイズシェーピング特性を得ることが出来る。

本実施形態は、所定のタイミングで保存された残差電圧を保存する残差電圧保存部２の残差電圧保存回路（２Ａ、２Ｂ、２Ｃ）の出力を、残差電圧加算部３の複数の容量素子（１６２、１９２）に適宜選択して供給する。すなわち、残差電圧をサンプリングしたタイミングからの遅延時間に応じて残差電圧加算部３の容量素子（１６２、１９２）を特定して残差電圧保存部２の複数の容量素子からの出力を供給する。残差電圧加算部３の容量素子（１６２、１９２）の容量とＣＤＡＣ１０の総容量Ｃとを適宜設定することにより、所定の遅延時間を有する残差電圧を所定の比率で信号線２０の電圧に加算することが出来る為、高次のノイズシェーピング特性を容易に得ることが出来る。

図４を用いて、第２の実施形態のＳＡＲ−ＡＤＣの動作を説明する。各サイクル（サイクル１〜サイクル４）は、逐次変換の変換サイクルを示す。上段に示すサンプリング信号ＳＡＭＰ＿ＳＡＲに応答して、期間Ｔ１において入力電圧Ｖｉｎのサンプリングを行う。次に、期間Ｔ２においてＡＤ変換を行う。例えば、バイナリ探索アルゴリズムにより入力電圧Ｖｉｎと参照電圧Ｖｒｅｆとの逐次比較動作が行われ、デジタル信号Ｄｏｕｔが出力される。入力電圧Ｖｉｎのサンプリング期間Ｔ１において、制御信号φｓによりスイッチ１７はオン状態となり、信号線２０は接地される。

制御信号φ_Ａ１に応答して、変換サイクルのサイクル１の変換誤差、すなわち、残差電圧のサンプリングが行われる。残差電圧保存回路２Ａのスイッチ１３１が端子１３１１側に接続される。スイッチ１３３は制御信号φ_Ａ２に応答して接地端子１３３３に接続される。信号線２０の残差電圧が残差電圧保存回路２Ａの容量素子１３２に電荷として保存される。

次のサイクル２において、同様に変換動作が行われる。期間Ｔ３において入力電圧Ｖｉｎのサンプリングが行われ、期間Ｔ４においてＡＤ変換が行われる。サイクル２においては、前のサイクル１においてサンプリングされた、すなわち、残差電圧保存回路２Ａに保存された残差電圧が、選択回路４に出力される。制御信号φ_Ａ１に応答して、スイッチ１３１は接地端子１３１２に接続される。スイッチ１３３は、端子１３３２に接続される。

端子１３３２は、選択回路４のバッファ１５１を介してセレクタ（４Ａ、４Ｂ）に接続される。セレクタ４Ａは、制御信号φ_ＳＬＡに応答して残差電圧保存回路２Ａ側を選択して残差電圧加算回路３Ａの端子１６１２に接続する。サイクル２においては、サイクル１に対して１サイクル分の遅延が生じている。従って、残差電圧加算回路３Ａに供給される残差電圧は、サンプリンしたタイミング、すなわち、サイクル１から１サイクル分遅延した残差電圧となる。

サイクル２においては、セレクタ４Ｂは制御信号φ_ＳＬＢに応答して、残差電圧保存回路２Ｃの出力を選択して残差電圧加算回路３Ｂに供給する。残差電圧保存回路２Ｃには、２サイクル分遅延された残差電圧が保存されている。従って、残差電圧保存回路２Ｃに保存した残差電圧を選択して残差電圧加算回路３Ｂに出力することにより、２サイクル分遅延した残差電圧をＣＤＡＣ１０の出力が供給される信号線２０の電圧に加算することが出来る。

次のサイクル３において、同様に変換動作が行われる。期間Ｔ５において入力電圧Ｖｉｎのサンプリングが行われ、期間Ｔ６においてＡＤ変換が行われる。サイクル３においては、セレクタ４Ａは、制御信号φ_ＳＬＡに応答して、残差電圧保存回路２Ｂの出力を選択する。残差電圧保存回路２Ｂには、制御信号φ_Ｂ１に応答してサンプリングが行われたサイクル２における残差電圧、すなわち、１サイクル分遅延された残差電圧が保存されている。この為、制御信号φ_ＳＬＡにより残差電圧保存回路２Ｂの出力を選択して、特定した残差電圧加算回路３Ａに供給することにより、残差電圧加算回路３Ａには、１サイクル分遅延した残差電圧が供給される。残差電圧加算回路３Ａの出力により、信号線２０に１サイクル分遅延した残差電圧を加算することが出来る。

サイクル３においては、制御信号φ_Ｃ１に応答して、残差電圧保存回路２Ｃが残差電圧を保存する。制御信号φ_ＳＬＢに応答して、セレクタ４Ｂは残差電圧保存回路２Ａの出力を選択して残差電圧加算回路３Ｂに供給する。残差電圧保存回路２Ａに保存された残差電圧は、サイクル１においてサンプリングした残差電圧である。従って、サイクル３において残差電圧加算回路３Ｂを介して加算された残差電圧は、２サイクル分遅延した残差電圧で有る。この為、制御信号φ_ＳＬＢにより残差電圧保存回路２Ａの出力を選択して、特定した残差加算回路３Ｂに供給することにより、残差電圧加算回路３Ｂには、２サイクル分遅延した残差電圧が供給される。残差電圧加算回路３Ｂの出力により、信号線２０の電圧に２サイクル分遅延した残差電圧を加算することが出来る。

サイクル３において、残差電圧加算回路３Ａを介して１サイクル分遅延した残差電圧が加算され、残差電圧加算回路３Ｂを介して２サイクル分遅延した残差電圧が供給される。残差電圧加算回路３Ａの容量素子１６２と残差電圧加算回路３Ｂの容量素子１９２の容量と、ＣＤＡＣ１０の総容量Ｃとの比率をそれぞれ適宜設定することにより、２次のノイズシェーピング特性を得ることが出来る。

サイクル４において、同様に変換動作が行われる。期間Ｔ７において入力電圧Ｖｉｎのサンプリングが行われ、期間Ｔ８においてＡＤ変換が行われる。サイクル４においては、セレクタ４Ａは、制御信号φ_ＳＬＡに応答して、残差電圧保存回路２Ｃの出力を選択する。残差電圧保存回路２Ｃには、制御信号φ_Ｂ１に応答してサンプリングが行われたサイクル３における残差電圧、すなわち、１サイクル分遅延された残差電圧が保存されている。この為、制御信号φ_ＳＬＡにより残差電圧保存回路２Ｃの出力を選択して残差電圧加算回路３Ａに供給することにより、残差電圧加算回路３Ａを介して１サイクル分遅延した残差電圧を信号線２０の電圧に加算することが出来る。

サイクル４においては、制御信号φ_Ａ１に応答して、残差電圧保存回路２Ａが、残差電圧を保存する。制御信号φ_ＳＬＢに応答して、セレクタ４Ｂは残差電圧保存回路２Ｂの出力を選択して残差電圧加算回路３Ｂに供給する。残差電圧保存回路２Ｂに保存された残差電圧は、サイクル２においてサンプリングした残差電圧である。従って、サイクル４において残差電圧加算回路３Ｂを介して２サイクル分遅延した残差電圧が信号線２０の電圧に加算される。

（第３の実施形態）
図５は、第３の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。本実施形態は、図１に示す第１の実施形態に対し、残差電圧保存部２の出力を増幅する増幅回路５０を有する。

増幅回路５０は、オペアンプ５１を有する。オペアンプ５１の入力端５０５に、残差電圧保存部２の出力が供給される。オペアンプ５１の出力が出力端６００に供給される。入力端５０５と出力端６００間には、容量素子５２が接続される。出力端６００が接続される端子５０１１と接地端子５０１２間にはスイッチ５０１が設けられる。スイッチ５０１は、制御信号φ_ＲＳに応答して動作する。スイッチ５０１がオンとなり端子５０１１が接地端子５０１２に接続されることで、増幅回路５０の出力がリセットされる。

増幅回路５０の出力端６００の接続先は、スイッチ６０１により端子６０２と端子６０３との間で切換えられる。端子６０２には容量素子６０４の一端が接続され、容量素子６０４の他端は接地される。容量素子６０４は、端子６０２を介して供給される残差電圧を電荷として保存する。

端子６０３には容量素子６０５の一端が接続され、容量素子６０５の他端は接地される。容量素子６０５は、端子６０３を介して供給される残差電圧を電荷として保存する。

容量素子６０４に保持された残差電圧は、バッファ６０６を介してセレクタ６０８に供給される。容量素子６０５に保持された残差電圧は、バッファ６０７を介してセレクタ６０８に供給される。セレクタ６０８は、制御信号φ_ＳＬに応じて、バッファ６０６から供給される出力とバッファ６０７から供給される出力の一方を選択して残差電圧加算部３に供給する。

本実施形態は、増幅回路５０を有する。この為、残差電圧保存部２の残差電圧保存回路（２Ａ、２Ｂ）に保存された残差電圧を増幅して残差電圧加算部３に供給することが出来る。従って、残差電圧保存部２において残差電圧が減衰した場合でも、残差電圧の減衰を回復させて残差電圧加算部３に供給することが出来る。また、増幅回路５０の増幅率は、容量素子５２の容量Ｃｆと、例えば、残差電圧保存回路（２Ａ、２Ｂ）の容量素子（１３２、１４２）の容量との比によって設定することが出来る。例えば、残差電圧保存回路（２Ａ、２Ｂ）の容量素子（１３２、１４２）の容量をＣ_ＲＥＳとした場合、増幅回路５０の増幅率Ａは、Ｃ_ＲＥＳ／Ｃｆで設定される。

図６は、第３の実施形態のＳＡＲ−ＡＤＣの動作を説明する為の図で有る。各サイクル（サイクル１〜サイクル３）においてＡＤ変換が行われる。サイクル１の期間Ｔ１において、入力電圧Ｖｉｎのサンプリングが行われる。期間Ｔ２において、ＡＤ変換が行われる。サイクル１では、制御信号φ_Ａ１に応答して残差電圧がサンプリングされ、残差電圧保存回路２Ａに保存される。

サイクル２において、残差電圧保存回路２Ａに保存された残差電圧が出力され、増幅回路５０に供給される。また、サイクル２において、制御信号φ_Ｂ１に応答して、残差電圧がサンプリングされ、残差電圧保存回路２Ｂに供給される。

サイクル２において、スイッチ６０１は制御信号φ_ＳＬＦに応答して増幅回路５０の出力電圧を端子６０２に供給する。増幅回路５０の出力電圧は、端子６０２に接続された容量素子６０４に保存される。容量素子６０４に保存された電圧は、バッファ６０６を介してセレクタ６０８に供給される。セレクタ６０８は、制御信号φ_ＳＬに応答して、端子６０２側（容量素子６０４）側を選択して残差電圧加算部３に供給する。スイッチ５０１が制御信号φ_ＲＳに応答して端子５０１１を接地端子５０１２に接続することにより、増幅回路５０の出力はリセットされる。

サイクル２においては、残差電圧保存回路２Ａには、サイクル１においてサンプリングした残差電圧が保存されている為、サイクル２において残差電圧保存回路２Ａの出力を選択して残差電圧加算部３に供給することにより、１サイクル分遅延した残差電圧を増幅回路５０により増幅して加算することが出来る。

サイクル３において、残差電圧保存回路２Ｂに保存された残差電圧は、制御信号φ_Ｂ２に応答して出力される。制御信号φ_ＳＬに応答してセレクタ６０８により残差電圧保存回路２Ｂの出力を選択して残差電圧加算部３に供給することにより、１サイクル分遅延した残差電圧を増幅回路５０により増幅して加算することが出来る。

残差電圧保存部２が保存する残差電圧を増幅して残差電圧加算部３に供給することにより、残差電圧保存部２で残差電圧の減衰が生じた場合でも、残差電圧の減衰を回復させて残差電圧加算部３に供給することが出来る。増幅回路５０の出力端６００を制御信号φ_ＲＳに応答するスイッチ５０１により接地することにより、残差電圧加算部３に供給する残差電圧を各サイクル毎にリセットすることが出来る。

（第４の実施形態）
図７は、第４の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。本実施形態は、増幅回路５０の出力端６００に、スイッチ７０１を介して接続される選択回路４を有する。スイッチ７０１は、制御信号φ_ＳＬＦに応答して出力端６００の接続先を端子７０２と端子７０３との間で切換える。

端子７０２には、容量素子７０４が接続され、端子７０３には容量素子７０５が接続される。端子７０２にはバッファ７０６が接続され、端子７０３はバッファ７０７が接続される。バッフア（７０６、７０７）の出力は、セレクタ（７０８、７０９）に接続される。セレクタ７０８は、制御信号φ_ＳＬＡに応答して、バッファ７０６の出力とバッファ７０７の出力の一方を選択して出力する。セレクタ７０９は、制御信号φ_ＳＬＢに応答して、バッファ７０６の出力とバッファ７０７の出力の一方を選択して出力する。

セレクタ７０８の出力は、残差電圧加算回路３Ａに供給され、セレクタ７０９の出力は反転増幅器１３を介して残差電圧加算回路３Ｂに供給される。

本実施形態では、残差電圧保存部２の出力を増幅して残差電圧加算回路（３Ａ、３Ｂ）に供給する増幅回路５０を有する。したがって、残差電圧保存部２で減衰が有ったとしても、残差電圧の減衰を回復させて残差電圧加算回路（３Ａ、３Ｂ）に供給することが出来る。

本実施形態は、残差電圧加算部３は容量素子（１６２、１９２）を有する複数の残差電圧加算回路（３Ａ、３Ｂ）を備える。各残差電圧保存回路（２Ａ、２Ｂ）における残差電圧のサンプリングのタイミングを調整し、各残差電圧保存回路（２Ａ、２Ｂ）の出力を選択的に残差電圧加算回路（３Ａ、３Ｂ）に供給することにより、例えば、残差電圧加算回路３Ａには、１サイクル分遅延した残差電圧を供給し、残差電圧加算回路３Ｂには２サイクル分遅延した残差電圧を供給する構成とすることが出来る。各残差電圧加算回路（３Ａ、３Ｂ）の出力は、各残差電圧加算回路（３Ａ、３Ｂ）の容量素子（１６２、１９２）の容量とＣＤＡＣ１０の総容量Ｃとの比率により、任意の比率で精度良くＣＤＡＣ１０の出力電圧に加算することが出来る。従って、高次のノイズシェーピング特性を有するＳＡＲ−ＡＤＣを容易に構成することが出来る。

図８を用いて、第４の実施形態のＳＡＲ−ＡＤＣの動作を説明する。サイクル１において、制御信号φ_Ａ１に応答して残差電圧をサンプリングし、残差電圧保存回路２Ａに供給する。

サイクル２において、残差電圧保存回路２Ａで保存した残差電圧を増幅回路５０で増幅して出力する。制御信号φ_ＳＬＦに応答してスイッチ７０１を端子７０３に接続し、容量素子７０５に保存する。すなわち、容量素子７０５には、１サイクル分遅延した残差電圧が保存される。セレクタ７０８が、制御信号φ_ＳＬＡに応答して、容量素子７０５側を選択して容量素子１６２に供給することにより、１サイクル分遅延した残差電圧が残差電圧加算回路３ＡによってＣＤＡＣ１０の出力に加算される。

サイクル３においては、容量素子７０５には、サンプリングをおこなったサイクル１からは２サイクル分遅れた残差電圧が保存された状態になっている。従って、制御信号φ_ＳＬＢに応答して、セレクタ７０９により容量素子７０５側を選択して残差電圧加算回路３Ｂの容量素子１９２に供給することにより、残差電圧加算回路３Ｂを介して２サイクル分遅延した残差電圧をＣＤＡＣ１０の出力に加算することが出来る。

本実施形態は、残差電圧の遅延時間毎に設けられた各容量素子（１６２、１９２）を有する残差電圧加算部３を有する。残差電圧加算部３の各残差電圧加算回路（３Ａ、３Ｂ）の容量素子（１６２、１９２）の容量とＣＤＡＣ１０の総容量Ｃとの比の設定によって、遅延時間の異なる残差電圧を加算することが出来る為、高次のノイズシェーピング特性を容易に得ることが出来る。また、残差電圧保存回路（２Ａ、２Ｂ）の出力は、増幅回路（５０）によって増幅されて残差電圧加算部３に供給される。従って、残差電圧保存回路（２Ａ、２Ｂ）において残差電圧の減衰が生じても、残差電圧を回復させて残差電圧加算部３に供給することが出来る。

（第５の実施形態）
図９は、第５の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。本実施形態は、全差動構成のＳＡＲ−ＡＤＣ構成を有する。本実施形態は、比較回路１１を備える。比較回路１１の一つの入力端には信号線２０Ａを介してＣＤＡＣ１０Ａの出力が供給される。比較回路１１の他方の入力端には、信号線２０Ｂを介してＣＤＡＣ１０Ｂの出力が供給される。各ＣＤＡＣ（１０Ａ、１０Ｂ）は、既述したＣＤＡＣ１０と同様の構成を有する。

信号線２０Ａには、信号線４０Ａを介して残差電圧帰還部１Ａが接続される。信号線２０Ｂには、信号線４０Ｂを介して残差電圧帰還部１Ｂが接続される。残差電圧帰還部（１Ａ、１Ｂ）としては、既述したいずれかの構成の残差電圧帰還部１の構成を用いることが出来る。一方のＣＤＡＣ１０Ａに供給される入力電圧Ｖｉｎと他方のＣＤＡＣ１０Ｂに供給される入力電圧（―Ｖｉｎ）が対称の値の時、回路の対称性から、全差動の構成とすることが出来る。

本実施形態によれば、全差動構成のＳＡＲ−ＡＤＣにおいて、既述した構成の残差電圧帰還部（１Ａ、１Ｂ）により所定サイクル分遅延した残差電圧を信号線（２０Ａ、２０Ｂ）の電圧に加算することにより、所望のノイズシェーピング特性を得る構成とすることが出来る。

（第６の実施形態）
図１０は、第６の実施形態のＳＡＲ−ＡＤＣの構成を示す図で有る。本実施形態は、全差動構成のＳＡＲ−ＡＤＣにおいて、残差電圧帰還部（１Ａ、１Ｂ）により一方の信号線（２０Ａ、２０Ｂ）の残差電圧を保存し、所定の遅延時間の後に他方側の信号線（２０Ａ、２０Ｂ）に保存した残差電圧を帰還させて加算する構成を有する。すなわち、信号線２０Ａから信号線４０Ａ１を介して残差電圧を受ける残差電圧帰還部１Ａの出力を信号線４０Ａ２を介して比較回路１１の他方の入力端に接続された信号線２０Ｂ側に供給し、信号線２０Ｂから信号線４０Ｂ１を介して残差電圧を受ける残差電圧帰還部１Ｂの出力を信号線４０Ｂ２を介して比較回路１１の一方の入力端に接続された信号線２０Ａに供給する構成としている。

残差電圧帰還部１Ａの残差加算部（図示せず）は信号線４０Ａ２に接続され、残差電圧帰還部１Ｂの残差電圧加算部（図示せず）は信号線４０Ｂ２に接続される。残差電圧帰還部（１Ａ、１Ｂ）は、基本的に既述した残差電圧帰還部１の構成を有するが、残差電圧加算部３の出力が、残差電圧を保存した信号線（２０Ａ、２０Ｂ）ではなく、他方側の信号線（２０Ａ、２０Ｂ）に接続される点が異なる。

各残差電圧帰還部（１Ａ、１Ｂ）の出力は逆相の関係にある為、逆相関係にある残差電圧を、それぞれのＣＤＡＣ（１０Ａ、１０Ｂ）の出力が供給される信号線（２０Ａ、２０Ｂ）の電圧に加算することにより、電圧の減算を行う構成を容易に構成出来る。従って、既述した式（１）、あるいは、式（２）で示される残差電圧の減算を行うＳＡＲ−ＡＤＣを容易に構成することが出来る。

（第７の実施形態）
図１１は、第７の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。本実施形態は、参照電圧として正のオフセット電圧Ｖｏｓを供給する電圧源７Ａが一方の入力端に接続された比較回路１１Ａを有する構成と、参照電圧として負のオフセット電圧（−Ｖｏｓ）を供給する電圧源７Ｂが一方の入力端に接続された比較回路１１Ｂを有する。

信号線２０Ａには、ＣＤＡＣ１０Ａの出力が供給される。信号線２０Ａの一端にはスイッチ１７Ａが接続され、他端は、比較回路１１Ａに接続される。信号線２０Ｂの一端には、ＣＤＡＣ１０Ｂの出力が供給される。信号線２０Ｂの一端にはスイッチ１７Ｂが接続され、他端は、比較回路１１Ｂに接続される。各比較回路（１１Ａ、１１Ｂ）の出力は、ＳＡＲ論理回路１２に供給される。

各変換サイクルにおいて、参照電圧Ｖｒｅｆと接地電位との比較に加え、正のオフセット電圧Ｖｏｓ、負のオフセット電圧（−Ｖｏｓ）との比較動作が同時に行われる為、２ビット分の比較動作と等価になる。この為、１サイクルにおける比較回数を増やしたことと等価になる為、全体としての比較サイクルの数を減らして高速化を図ることが出来る。

尚、残差電圧帰還部１は、参照電圧Ｖｒｅｆとして接地電位が印加された比較回路１１に代え、オフセット電圧（Ｖｏｓ、−Ｖｏｓ）が印加されたいずれかの比較回路（１１Ａ、１１Ｂ）の入力端に接続する構成としても良い。

本実施形態においては、所定のオフセット電圧（Ｖｏｓ、−Ｖｏｓ）が印加された比較回路（１１Ａ、１１Ｂ）とＳＡＲ論理回路１２によりＡＤ変換動作を並行して行う構成にすることで、変換サイクルのサイクル数を減らして、高速化を図ることが出来る。

また、所定のオフセット電圧（Ｖｏｓ、−Ｖｏｓ）が印加された比較回路（１１Ａ、１１Ｂ）を含めたＡＤ変換動作は、全ビットについてではなく、上位ビット側のＡＤ変換サイクルのみにおいて行っても良い。上位ビット側での逐次比較動作においてオフセット電圧Ｖｏｓとの比較を並行して行うことにより、入力電圧Ｖｉｎの電圧レベルの検出が初期段階で効率的に行われる為、下位ビット側においては、所定のオフセット電圧Ｖｏｓが印加された比較回路（１１Ａ、１１Ｂ）の動作をオフして消費電力を軽減するＡＤ変換動作としても良い。尚、電圧源（７Ａ、７Ｂ）は、容量ＤＡＣや抵抗ＤＡＣで構成しても良い。

（第８の実施形態）
図１２は、第８の実施形態のＳＡＲ−ＡＤＣの構成を示す図で有る。本実施形態においては、変換部５が残差電圧保存部２の出力電圧を増幅する増幅回路の一部として時分割で共有される。残差電圧保存部２の出力が出力端５０５に供給される。出力端５０５は選択回路１８に接続される。選択回路１８は、ＳＡＲ論理回路１２の制御の下、信号線２０の信号と出力端５０５に供給される残差電圧保存部２の出力の一方を選択して比較回路１１に供給する。

選択回路１８により、信号線２０の信号が選択された場合には、比較回路１１とＳＡＲ論理回路１２を含めた逐次比較によるＡＤ変換動作が行われる。選択回路１８により残差電圧保存部２の出力が選択された場合には、残差電圧保存部２の出力が、変換部５、ＤＡＣ６、残差電圧加算部３を介して増幅されて信号線２０に出力される。すなわち、残差電圧保存部２の出力の増幅動作が行われる。

残差電圧保存部２の出力の増幅動作においては、比較回路１１とＳＡＲ論理回路１２を有する変換部５は、１ビットの量子化を複数サイクル実行して、デジタルコードを生成する。

比較回路１１の一方の入力端子には、選択回路１８を介して残差電圧保存部２の出力Ｖｘが供給される。比較回路1１の他方の入力端子は接地される。比較回路１１は、選択回路１８の出力Ｖｘと０Ｖとを比較し、比較結果に応じたデジタル値（０又は１）を出力する。比較回路１１は、１ビットの量子化器として動作する。

残差電圧保存部２の出力の増幅動作において、比較回路１１による残差電圧保存部２の出力Ｖｘと０Ｖとの比較が複数サイクル実行され、ＳＡＲ論理回路１２は各サイクルで得られたデジタル値によりデジタルコードを生成し、ＤＡＣ６に出力する。すなわち、ＳＡＲ論理回路１２と比較回路１１により、ＳＡＲ−ＡＤＣの逐次比較動作が行われる。

残差電圧保存部２の出力Ｖｘの増幅動作において、比較回路１１は出力Ｖｘと接地電位（０Ｖ）とを比較し、比較結果に応じたデジタル値を出力する。例えば、比較回路１１は、出力Ｖｘが０Ｖより大きい場合にロジック「１」を出力し、出力Ｖｘが０Ｖより小さい場合にロジック「０」を出力する。

比較回路１１が出力したデジタル値は、ＳＡＲ論理回路１２に格納される。ＳＡＲ論理回路１２は、格納された比較結果に基づいて、ＤＡＣ６に入力するデジタルコードＤを更新する。ＳＡＲ論理回路１２は、比較回路１１へ入力される電圧が０Ｖに近づくように、デジタルコードＤを更新する。具体的には、ＳＡＲ論理回路１２は、比較結果としてロジック「１」が入力された場合、デジタルコードＤが小さくなるように更新し、比較結果としてロジック「０」が入力された場合、デジタルコードＤが大きくなるように更新する。

デジタルコードＤが更新されると、ＤＡＣ６は、更新されたデジタルコードＤに応じて電荷を出力する。ＤＡＣ６は、デジタルコードＤが小さくなるように更新されると、出力電圧Ｖｏが小さくなるように電荷を出力する。すなわち、帰還容量Ｃｆから電荷を引き抜く。

これにより、比較回路１１に入力される電圧も小さくなる。次の逐次比較動作が開始される。前の逐次比較動作により、出力Ｖｘが０Ｖより小さくなるため、比較回路１１は、ロジック「０」を出力する。そして、ロジック「０」が入力されたＳＡＲ論理回路１２は、デジタルコードＤが大きくなるように更新する。

デジタルコードＤが更新されると、ＤＡＣ６は、更新されたデジタルコードＤに応じて電荷を出力する。ＤＡＣ６は、デジタルコードＤが大きくなるように更新されると、出力電圧Ｖｏが大きくなるように電荷を出力する。すなわち、帰還容量Ｃｆを充電する。

これにより、出力電圧Ｖｏが大きくなり、出力Ｖｘも大きくなる。以降、同様の逐次比較動作が繰り返され、出力Ｖｘは、０Ｖに近づく。

以上の動作により、比較回路１１、ＳＡＲ論理回路１２及びＤＡＣ６を含めた構成は、残差電圧保存部２から供給された出力ＶｘをＳＡＲ−ＡＤＣにより量子化し、得られたデジタルコードＤに応じた電荷を帰還容量Ｃｆに充電することにより出力Ｖｘを０Ｖに近づける増幅回路として動作する。

本実施形態においては、変換部５が残差電圧保存部３を増幅する為の増幅回路の一部として時分割で共有されて用いられる。この為、残差電圧保存部３が保存する残差電圧を増幅する為の増幅回路の構成要素を削減することが出来る。また、帰還容量素子５２の容量Ｃｆと、例えば、残差電圧保存部２の容量素子（１３２，１４２、１８２）の容量Ｃｓとの比により、増幅率を適宜調整することが出来る。

図１３を用いて、第８の実施形態のＳＡＲ−ＡＤＣの動作を説明する。サイクル１は、ＡＤ変換のサイクルである。期間Ｔ１において、入力電圧Ｖｉｎをサンプリングする。この期間Ｔ１においては、選択回路１８により残差電圧保存部２の出力を選択して比較回路１１に供給する。比較回路１１、ＳＡＲ論理回路１２、ＤＡＣ６によるＡＤ／ＤＡ変換と、帰還容量Ｃｆと残差電圧保存部２の容量素子との比によって設定される増幅率による残差電圧の増幅動作が行われる。

期間Ｔ２においては、選択回路１８により信号線２０の信号を選択して比較回路１１に供給する。比較回路１１、ＳＡＲ論理回路１２によるＡＤ変換動作が行われ、デジタル信号Ｄｏｕｔが出力される。

図１４は、ＳＡＲ−ＡＤＣの変換部５を増幅回路の一部として共用した場合の増幅率の設定の仕方を説明する為の図で有る。例えば、図７に示す残差電圧保存部２の残差電圧保存回路２Ａの容量素子１３２が端子１３３２に接続された状態を示す。オペアンプ７が、変換部５の比較回路１１とＳＡＲ論理回路１２、及びＤＡＣ６によって構成される部分である。残差電圧保存回路２Ａの容量素子１３２の容量Ｃｓと帰還容量素子５２の容量Ｃｆの比（Ｃｓ／Ｃｆ）により増幅率を適宜設定することが出来る。

（第９の実施形態）
図１５は、第９の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。本実施形態においては、残差電圧保存部２の電圧がＡＤ変換器５５によって量子化され、デジタル信号に変換されてＤＡ変換器６に供給される。ＤＡ変換器６によってアナログ信号に変換された残差電圧が残差電圧加算部３に供給され、比較回路１１の入力端が接続される信号線２０に帰還される。

本実施形態においては、残差電圧保存部２から残差電圧加算部３までの帰還経路において、残差電圧が一旦、デジタル信号に変換されて処理される。デジタル信号として処理することにより、ノイズに影響され難い構成とすることが出来る。また、デジタル信号に変換することにより、演算処理が容易になる。デジタル信号をＤＡ変換器６に帰還させれば良い為、例えば、残差電圧を所定の値に維持して残差電圧加算部３に供給する為のバッファ等を省略することが出来る。これにより、バッファによる消費電力を削減することが出来る。

（第１０の実施形態）
図１６は、第１０の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。本実施形態においては、ＣＤＡＣ１０Ｃと、比較回路１１Ｃ及びＳＡＲ論理回路１２Ｃを有する変換回路５Ｃを有する。ＣＤＡＣ１０Ｃと変換回路５Ｃは、逐次比較型ＡＤ変換器を構成する。ＣＤＡＣ１０ＣはＣＤＡＣ１０と同じ構成であり、変換回路５Ｃは変換回路５と同じ構成である。

ＣＤＡＣ１０ＣはＳＡＲ論理回路１２Ｃの制御の下、入力端２１１Ｃに供給される信号線２０の残差電圧を量子化してデジタル信号に変換して帰還部８に供給する。帰還部８は、複数の遅延回路（８００、８０１、８０２）が直列接続された遅延部８０を有する。各遅延回路（８００〜８０２）は、例えば、フリップフロップ回路や、制御信号φ_Ｓによって制御されるレジスタ回路で構成することが出来る。従って、容量素子を用いない構成で遅延回路（８００〜８０２）を構成することが出来る為、回路を構成する半導体基板（図示せず）のチップ面積を削減することが出来る。

遅延回路８００の出力は、ＣＤＡＣ９００に供給される。ＣＤＡＣ９００は、所定の重み付けがされた複数の容量素子（９０１〜９０４）を有する。容量素子（９０１〜９０３）は、例えば、容量素子９０４の値を基にバイナリの重み付けが行われる。各容量素子（９０１〜９０３）の一端側は共通に接続され、加算回路９０に供給される。各容量素子（９０１〜９０３）の他端側は、スイッチ９０５〜９０７を介して参照電圧Ｖｒｅｆが供給される端子９０８と接地端子９０９に切換えて接続される。

各スイッチ９０５〜９０７の切換えは、遅延回路８００からの信号によって制御される。容量素子９０１の他端側が接続されるスイッチ９０５の接続先は、遅延回路８００から供給されるデジタル信号のＭＳＢの値に応じて制御される。例えば、遅延回路８００から供給されるＭＳＢの値が「１」の場合には、スイッチ９０５は参照電圧Ｖｒｅｆが供給される端子９０８に接続され、ＭＳＢの値が「０」の場合には、接地端子９０９に接続される。

他の容量素子（９０２、９０３）に設けられたスイッチ（９０６、９０７）についても同様の制御が行われる。ＣＤＡＣ９００の各容量素子（９０１〜９０４）の他端側の接続先を遅延回路８００のデジタル信号に応じて制御することにより遅延回路８００から供給されるデジタル信号をアナログ信号に変換することが出来る。

ＣＤＡＣ９００の出力信号は加算回路９０に供給され、加算回路９０から信号線２０に供給される。同様に、各遅延回路（８０１、８０２）の出力が供給されるＣＤＡＣ（９１０、９２０）の出力が加算回路９０に供給され、ＣＤＡＣ９００の出力と加算されて信号線２０に供給される。ＣＤＡＣ９１０は、遅延回路８００の出力信号が遅延回路８０１によって遅延された、２次遅延の信号をアナログ信号に変換して加算する残差電圧加算用の容量として機能する。遅延回路（８００〜８０２）の段数により遅延時間を任意に調整し、各遅延回路（８００〜８０２）の出力で制御されるＣＤＡＣ（９００、９１０、９２０）の出力を信号線２０に加算する構成とすることで、高次のノイズシェービング特性を得ることが出来る。

本実施形態においては、信号線２０の残差電圧がＣＤＡＣ１０Ｃ、変換回路５Ｃを有するＳＡＲ変換回路によって量子化され、デジタル信号に変換されて帰還部８に供給される。デジタル信号として処理する為、ノイズに影響され難い構成とすることが出来る。また、デジタル信号に変換することにより、演算処理が容易になる。フリップフロップ回路やレジスタ回路により、容易に遅延回路（８００〜８０２）を構成することが出来る。また、デジタル信号を帰還部８に帰還させれば良い為、例えば、残差電圧を所定の値に維持して残差電圧加算部３に供給する為のバッファ等を省略することが出来る。これにより、バッファによる消費電力を削減することが出来る。

また、帰還部８の各ＣＤＡＣ（９００、９１０、９２０）は、所定の時間遅延された残差電圧を信号線２０に加算する残差電圧加算用の容量素子として機能する。従って、別途、残差電圧加算用の容量素子を設ける必要が無い。各ＣＤＡＣ（９００、９１０、９２０）の出力を直接信号線２０に接続することで、加算回路９０を構成することが出来る。各ＣＤＡＣ（９００、９１０、９２０）の夫々の総容量とＣＤＡＣ１０の総容量の比に応じて加算することが出来る。

（第１１の実施形態）
図１７は、第１１の実施形態のＳＡＲ−ＡＤＣの構成を示す図である。本実施形態においては、帰還部８の遅延部８０の各遅延回路（８００〜８０２）の出力が、各係数回路（８１０〜８１２）を介してデジタル加算回路９１に供給される。各係数回路（８１０〜８１２）は、各遅延回路（８００〜８０２）の出力信号に所定の係数（Ｋ１〜Ｋ３）を乗じてデジタル加算回路９１に供給する。デジタル加算回路９１の出力がＣＤＡＣ９００に供給される。

ＣＤＡＣ９００は、デジタル加算回路９１から供給されるデジタル信号に応じて行われる既述した制御により、デジタル加算回路９１から供給されるデジタル信号をアナログ信号に変換する。アナログ信号に変換された信号が、ＣＤＡＣ９００の総容量とＣＤＡＣ１０の総容量の比に応じて信号線２０に加算される。

本実施形態においては、遅延部８０の各遅延回路（８００〜８０２）からのデジタル信号が合算されて共通のＣＤＡＣ９００に供給される。すなわち、デジタル信号の状態で加算処理が行われ、合算した後にアナログ信号に変換される。容量素子で構成されるＣＤＡＣ９００を共有する構成とすることにより、回路素子、特に容量素子の削減が図られ、回路を構成する半導体基板のチップ面積を削減することが出来る。

また、各遅延回路（８００〜８０２）の出力に所定の係数（Ｋ１〜Ｋ３）を乗じる係数回路（８１０〜８１２）を設けることにより、例えば、各遅延回路（８００〜８０２）の出力を補正することが出来る。逐次変換動作の状態に応じて各係数回路（８１０〜８１２）の係数（Ｋ１〜Ｋ３）を調整することによりＣＤＡＣ９００に供給されるデジタル信号を補正し、アナログ信号への変換動作を安定化させることが出来る。デジタル信号の補正処理は、係数回路（８１０〜８１２）の係数（Ｋ１〜Ｋ３）を適宜変更する構成とすることにより、容易に行うことが出来る。既述した第１０の実施形態においても、同様に、各遅延回路（８０１〜８０２）と各ＣＤＡＣ（９００、９１０、９２０）の間に係数回路を設け、各遅延回路（８０１〜８０２）の出力を補正する構成とすることが出来る。

ＳＡＲ−ＡＤＣにおいて、逐次比較回数がばらつくとノイズシェービングの精度が劣化する恐れがある。例えば、定格の逐次比較回数が５回、従って５ビットの出力信号を得る場合に、何らかの影響で、４回の逐次比較動作しか行えない状態が生じる場合が有る。かかる場合に、以降の逐次比較回数を４回に制限して固定し、逐次変換動作を行う制御とする。逐次比較回数を固定することで、ノイズシェーピングの精度の劣化を防ぐことが出来る。例えば、各ＳＡＲ論理回路において逐次比較回数をモニタリングし、逐次比較回数を固定させる制御とすることが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

なお、以下の付記に記載されているような構成が考えられる。
（付記１）前記容量ＤＡ変換器、前記残差電圧保存部及び前記残差電圧加算部を全差動構成にしたことを特徴とする請求項１に記載の逐次比較型ＡＤ変換器。

（付記２）前記増幅器は、オペアンプと、前記オペアンプの入出力間に接続された容量素子を有することを特徴とする請求項２に記載の逐次比較型ＡＤ変換器。

（付記３）前記増幅器の出力端を接地するスイッチを有することを特徴とする請求項２に記載の逐次比較型ＡＤ変換器。

（付記４）前記ＳＡＲ論理回路に接続されるＤＡ変換器を備え、前記増幅動作中は前記ＤＡ変換器の出力が前記選択回路に供給されることを特徴とする請求項５に記載の逐次比較型ＡＤ変換器。

（付記５）第１の入力信号が供給される第１の容量ＤＡ変換器と、前記第１の容量ＤＡ変換器の出力が供給される第１の信号線と、第２の入力信号が供給される第２の容量ＤＡ変換器と、前記第２の容量ＤＡ変換器の出力が供給される第２の信号線と、前記第１と第２の信号線の電圧が供給される比較回路と、前記第１の信号線の残差電圧を保持して所定の遅延時間の後に前記第２の信号線に帰還させる第１の帰還回路と、前記第２の信号線の残差電圧を保持して所定の遅延時間の後に前記第１の信号線に帰還させる第２の帰還回路を備え、前記第１の帰還回路は、前記第１の信号線の電圧が所定のタイミングで供給される複数の容量素子を有する第１の残差電圧保存部と、一端が前記第２の信号線に接続される容量素子を有する第１の残差電圧加算部と、前記第１の残差電圧保存部の複数の容量素子の一つを選択し、前記選択された容量素子からの出力を前記第１の残差電圧加算部の容量素子に供給する第１の選択回路を備え、前記第２の帰還回路は、前記第２の信号線の電圧が所定のタイミングで供給される複数の容量素子を有する第２の残差電圧保存部と、一端が前記第１の信号線に接続される容量素子を有する第２の残差電圧加算部と、前記第２の残差電圧保存部の複数の容量素子の一つを選択し、前記選択された容量素子からの出力を前記第２の残差電圧加算部の容量素子に供給する第２の選択回路を備えることを特徴とする逐次比較型ＡＤ変換器。

１ 残差電圧帰還部、２ 残差電圧保存部、３ 残差電圧加算部、４ 選択回路、１０ 容量ＤＡ変換器、１１ 比較回路、１２ ＳＡＲ論理回路、５０ 増幅回路。

Claims (9)

1. 入力信号が供給される容量ＤＡ変換器と、
   前記容量ＤＡ変換器の出力が所定のタイミングで供給される複数の容量素子を有する残差電圧保存部と、
   一端が前記残差電圧保存部に接続される容量素子を有する残差電圧加算部と、
   前記残差電圧保存部の複数の容量素子の一つを選択し、前記選択された容量素子からの出力を前記残差電圧加算部の容量素子の他端に供給する選択回路と、
   前記容量ＤＡ変換器の出力及び前記残差電圧加算部の出力が入力端に供給され、基準電圧と比較する比較回路と、
   前記比較回路の出力に基づき、前記容量ＤＡ変換器を制御する信号を前記容量ＤＡ変換器に供給するＳＡＲ論理回路と、
   を備えることを特徴とする逐次比較型ＡＤ変換器。
2. 前記選択された容量素子からの出力を増幅して前記残差電圧加算部に供給する増幅器を有することを特徴とする請求項１に記載の逐次比較型ＡＤ変換器。
3. 前記残差電圧加算部は複数の容量素子を有し、前記所定のタイミングは前記入力信号をデジタル信号に変換する変換サイクルの期間に対応して制御され、前記選択回路は、前記残差電圧保存部の各容量素子に前記比較回路の入力端の電圧が供給されたタイミングからの遅延時間に応じて前記残差電圧加算部の容量素子を特定して前記残差電圧保存部の複数の容量素子からの出力を供給することを特徴とする請求項１または２に記載の逐次比較型ＡＤ変換器。
4. 前記入力信号が供給される第２の容量ＤＡ変換器と、
   前記第２の容量ＤＡ変換器の出力が供給される第２の入力端を有し、前記第２の入力端の電圧を第１のオフセット電圧と比較してその比較結果を前記ＳＡＲ論理回路に供給する第２の比較回路と、
   前記入力信号が供給される第３の容量ＤＡ変換器と、
   前記第２の容量ＤＡ変換器の出力が供給される第３の入力端を有し、前記第３の入力端の電圧を第２のオフセット電圧と比較してその比較結果を前記ＳＡＲ論理回路に供給する第３の比較回路と、
   を具備することを特徴とする請求項１から３のいずれか一項に記載の逐次比較型ＡＤ変換器。
5. 前記容量ＤＡ変換器の出力と前記残差電圧保存部の出力の一方を選択する選択回路を備え、前記選択回路は、
   前記入力信号のＡＤ変換動作中は前記容量ＤＡ変換器の出力を選択して前記残差電圧加算部に供給し、
   前記残差電圧保存部の出力の増幅動作中は、前記残差電圧保存部の出力を選択して前記残差電圧加算部に供給することを特徴とする請求項１に記載の逐次比較型ＡＤ変換器。
6. 前記選択された容量素子からの出力を量子化するＡＤ変換器と、
   前記ＡＤ変換器の出力をアナログ信号に変換して前記残差電圧加算部に供給するＤＡ変換器と、
   を有することを特徴とする請求項１に記載の逐次比較型ＡＤ変換器。
7. 前記ＡＤ変換器の出力を遅延する複数の遅延回路の直列回路を有し、
   前記ＤＡ変換器は、前記複数の遅延回路からの出力によって制御される容量ＤＡ変換器を有することを特徴とする請求項６に記載の逐次比較型ＡＤ変換器。
8. 入力信号が供給される第１の容量ＤＡ変換器と、
   前記第１の容量ＤＡ変換器の出力が入力端に供給され、基準電圧と比較する第１の比較回路と、
   前記第１の比較回路の出力に基づき、前記第１の容量ＤＡ変換器を制御する信号を前記第１の容量ＤＡ変換器に供給する第１のＳＡＲ論理回路と、
   前記第１の容量ＤＡ変換器の出力が供給される第２の容量ＤＡ変換器と、
   前記第２の容量ＤＡ変換器の出力が供給され、前記基準電圧と比較する第２の比較回路と、
   前記第２の比較回路の出力に基づき、前記第２の容量ＤＡ変換器を制御する信号を前記第２の容量ＤＡ変換器に供給する第２のＳＡＲ論理回路と、
   前記第２のＳＡＲ論理回路が出力するデジタル信号をアナログ信号に変換して前記第１の比較回路の入力端に供給する帰還部と、
   を備えることを特徴とする逐次比較型ＡＤ変換器。
9. 前記帰還部は、
   複数の遅延回路の直列回路と、
   前記複数の遅延回路からの出力によって制御される容量ＤＡ変換器と、
   を有することを特徴とする請求項８に記載の逐次比較型ＡＤ変換器。

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