JP2017050776A - A/d変換器 - Google Patents
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Abstract
Description
最初に、図1を参照して、本実施形態に係るA/D変換器の概略構成について説明する。
時刻t1以前のサンプリングの期間において、スイッチS1,S2,S4,S6がオンとされ、スイッチS3,S5,S7,S8がオフとされている。スイッチS5がオフであるから、積分器10とDAC30とが互いに電気的に分離している。また、スイッチS3がオフであるから、積分容量C1とオペアンプ11の出力端子とが互いに電気的に分離している。
時刻t1以降のA/D変換の期間では、積分器10の出力電圧Voutを量子化器20によって量子化し、積分容量C1に蓄積された電荷から量子化結果Qoutに基づいた電荷をDAC30によって減算する動作を繰り返すことによって、入力信号VinのA/D変換が行われる。
第1実施形態に記載したような2レベルのDAC30を採用する場合、第1実施形態のようにVp−AGND間の電位差、あるいはVm−AGND間の電位差を用いて電荷を減算する方法のほかに、Vp−Vm間の電位差を用いて減算する方法を採用することもできる。
最初に、図4を参照して、本実施形態に係るA/D変換器の概略構成について説明する。
時刻t15以前のサンプリングの期間において、スイッチS1,S2,S4,S6がオンとされ、スイッチS3,S5,S7,S8がオフとされている。スイッチS5がオフであるから、積分器10とDAC30とが互いに電気的に分離している。また、スイッチS3がオフであるから、積分容量C1とオペアンプ11の出力端子とが互いに電気的に分離している。
時刻t15以降のA/D変換の期間では、積分器10の出力電圧Voutを量子化器20によって量子化し、積分容量C1に蓄積された電荷から量子化結果Qoutに基づいた電荷をDAC30によって減算する動作を繰り返すことによって、入力信号VinのA/D変換が行われる。
第2実施形態に記載したような3レベルのDAC30を採用する場合、A/D変換の期間において、第2実施形態と同様にVp−AGND間もしくはVm−AGND間の電位差を用いて減算する方法のほかに、変形例1と同様にVp−Vm間もしくはVm−Vp間の電位差を用いて減算する方法を採用することもできる。
第2実施形態および変形例2では、量子化器20を2つのコンパレータ22,23によって構成することにより1.5ビットの量子化を実現する形態について説明した。これに対して本変形例では、コンパレータ22,23の閾値電圧を可変とすることで、量子化器の分解能を1.5ビットと1ビットに切り替えて動作する形態について説明する。
変形例3では、図7に示す量子化器20において、3種類の閾値電圧を用いて分解能を可変とすることで、A/D変換器の分解能を向上する形態について説明した。本変形例では、図7に示す量子化器20において、5種類の閾値電圧を用いて量子化器20の分解能を可変とすることで、さらに分解能を向上する形態について説明する。
上記した第2実施形態および変形例2〜4では、量子化器20を1.5ビットあるいは1ビットで用いる例について説明した。これに対して、本変形例では、変形例3にて説明した図7に示す量子化器20によって2.5ビット(5レベル)の量子化を実現する例について説明する。
第2実施形態およびその変形例2〜5では、A/D変換結果Doutの生成に量子化器20のみを用いる構成について説明した。これに対して、本実施形態におけるA/D変換器300は、A/D変換の過程における量子化のうちの一部を、量子化器20とは異なるA/D変換器により実行するように構成する。以降、量子化器20とは異なるA/D変換器を、副ADC50と称する。
時刻t47以前のサンプリングの期間において、スイッチS1,S2,S4,S6,S11,S13がオンとされ、スイッチS3,S5,S7,S8,S9,S10,S12,S14がオフとされている。スイッチS3がオフであるから、積分容量C1とオペアンプ11の出力端子とが互いに電気的に分離している。スイッチS1およびS2がオンしているので、入力信号Vinが積分容量C1にサンプリングされる。また、スイッチS11およびS13がオンし、スイッチS12およびS14がオフしているので、増幅容量C3はオペアンプ11から電気的に分離された上、両端がAGNDに接続されている。これにより、増幅容量C3は電荷が蓄積されない状態となっている。
時刻t47においてスイッチS1およびS2がオフされてVinのサンプリングが終了し、スイッチS3およびスイッチS9がオンされてVoutが出力される。
第3実施形態では、積分器40が増幅容量C3を用いてA/D変換の残差を増幅し、増幅した残差を副ADC50によってA/D変換する構成について説明した。これに対して、本実施形態では、図13に示すように、増幅容量C3を有することなくDAC容量C2を用いてA/D変換の残差を増幅し、副ADC50によって増幅された残差のA/D変換を行う構成について説明する。
図14に示す時刻t52以前および時刻t55〜時刻t56の間のサンプリングの期間は、スイッチS10およびスイッチS15がオフされており、第2実施形態の変形例5におけるサンプリングの期間と同様の動作であるため、詳しい説明は省略する。
時刻t52においてスイッチS1およびS2がオフされて入力信号Vinのサンプリングが終了し、スイッチS3がオンされてVoutが出力される。時刻t52〜時刻t53の動作は、第3実施形態における時刻t47〜時刻t51の間の動作と同様であるため、詳しい説明を省略する。
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
Claims (16)
- オペアンプ(11)と、該オペアンプの第1入力端子と出力端子との間に挿入された積分容量(C1)と、を有する積分器(10,40,70)と、
前記オペアンプの出力信号を量子化した量子化結果を出力する量子化器(20)と、
前記オペアンプにおける前記第1入力端子に接続され、前記積分容量に蓄積された電荷の減算を行うためのDAC電圧(Vdac)を前記量子化結果に基づいて決定するDAC(30)と、を備えるA/D変換器であって、
前記積分器は、前記積分容量と前記オペアンプの出力端子との間に、互いの接続をオンオフするフィードバックスイッチ(S3)を有し、
入力信号としてのアナログ信号は、前記積分容量と前記フィードバックスイッチとの間に入力され、
前記積分容量は、前記アナログ信号をサンプリングし、
前記量子化器が前記オペアンプの出力に基づいて量子化を行い、
前記DACが前記量子化結果に基づいて前記積分容量に蓄積された電荷を順次減算することにより前記アナログ信号をデジタル値に変換することを特徴とするA/D変換器。 - 前記DACは、前記DAC電圧として、アナロググランドレベルと、該アナロググランドレベルよりも電位が高くされたハイレベル(Vp)と、前記アナロググランドレベルよりも電位が低くされたローレベル(Vm)と、を含むことを特徴とする請求項1に記載のA/D変換器。
- 前記DACは、前記量子化結果に基づいた前記DAC電圧の切り替え時において、前記アナロググランドレベルを跨いで、前記ハイレベルと前記ローレベルとの間を相互に切り替える動作を含むことを特徴とする請求項2に記載のA/D変換器。
- 前記DACは、前記量子化結果に基づいた前記DAC電圧の切り替え時において、前記DAC電圧を前記アナロググランドレベルから変化させない動作を含むことを特徴とする請求項2または請求項3に記載のA/D変換器。
- 前記量子化器は、少なくとも1.5ビットの分解能で前記量子化結果を出力することを特徴とする請求項1〜4のいずれか1項に記載のA/D変換器。
- 前記量子化器は、前記オペアンプの出力信号と閾値電圧とを比較するコンパレータ(21,22,23)を有し、前記閾値電圧が可変とされることを特徴とする請求項1〜5のいずれか1項に記載のA/D変換器。
- 前記量子化器は、前記閾値電圧が可変とされることにより前記量子化器の分解能を可変とすることを特徴とする請求項6に記載のA/D変換器。
- 前記量子化器は、前記DACによる前記積分容量に蓄積された電荷の1回の減算につき、可変とされた前記閾値電圧を変化させながら複数回の前記量子化を行うことを特徴とする請求項6または請求項7に記載のA/D変換器。
- 前記積分容量に蓄積された電荷の減算を、前記アナログ信号に依らない予め定められた所定のサイクル数だけ繰り返すことを特徴とする請求項1〜8のいずれか1項に記載のA/D変換器。
- 予め定められた所定のサイクル数の電荷の前記減算を繰り返す動作の後、前記積分容量に残存した残差を1ビットに設定された前記量子化器によりA/D変換して最下位ビットを生成することを特徴とする請求項9に記載のA/D変換器。
- 前記オペアンプの出力端子に、前記量子化器に並列に接続された副ADC(50)を備え、
前記量子化器を介して前記デジタル値の上位ビットが生成され、前記副ADCを介して残りの前記デジタル値の下位ビットが生成されることを特徴とする請求項1〜9のいずれか1項に記載のA/D変換器。 - 前記積分器は、前記オペアンプにおける前記第1入力端子と前記出力端子との間において、前記積分容量と並列に接続された増幅容量(C3)を有し、
前記上位ビットの生成後において前記積分容量に残存した残差が前記増幅容量に転送され増幅された後、前記副ADCにより前記下位ビットが生成されることを特徴とする請求項11に記載のA/D変換器。 - 前記DACは、前記DAC電圧に応じた電荷が蓄積され、前記オペアンプの前記第1入力端子に接続されるDAC容量(C2)を有し、
前記上位ビットの生成後において前記積分容量に残存した残差が前記DAC容量に転送され増幅された後、前記副ADCにより前記下位ビットが生成されることを特徴とする請求項11に記載のA/D変換器。 - 前記積分容量は、前記上位ビットの生成後において、前記オペアンプに対して電気的に切り離されることを特徴とする請求項12または請求項13に記載のA/D変換器。
- 前記上位ビットの生成後において、前記副ADCにおけるA/D変換と並行して前記積分容量に次のA/D変換にかかる前記アナログ信号がサンプリングされることを特徴とする請求項14に記載のA/D変換器。
- 前記上位ビットの生成後であって前記積分容量に残存した残差が前記副ADCに転送された後において、
前記副ADCにおける前記下位ビットのA/D変換と並行して、次のA/D変換にかかる前記アナログ信号のサンプリング、あるいは、次のA/D変換にかかる前記上位ビットのA/D変換が行われることを特徴とする請求項11〜15のいずれか1項に記載のA/D変換器。
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