WO2007029786A1

WO2007029786A1 - ノイズキャンセル機能付きａ／ｄ変換器

Info

Publication number: WO2007029786A1
Application number: PCT/JP2006/317772
Authority: WO
Inventors: Shoji Kawahito
Original assignee: National University Corporation Shizuoka University
Priority date: 2005-09-07
Filing date: 2006-09-07
Publication date: 2007-03-15
Also published as: US7598896B2; US20090102695A1

Abstract

Ａ／Ｄ変換器は、差動入力－差動出力アンプ１に複数のスイッチを介して接続されたキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５を備える。キャパシタＣ５はアンプ１のゲインを決定する。キャパシタＣ１にリセットレベルを格納すると共に、キャパシタＣ２に信号レベルを格納する。キャパシタＣ１の一方の端子およびキャパシタＣ２の一方の端子を各差動入力に接続すると共にキャパシタＣ１,Ｃ２の他方の端子同士をお互いに接続することにより、アンプ１は、リセットレベルと信号レベルとの差分信号を生成する。差動入力－差動出力アンプ１に複数のスイッチを介して接続されたキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４を切り替えて、この差分信号の巡回型Ａ／Ｄ変換を行って、ランダムノイズが軽減されたＡ／Ｄ変換値を得る。

Description

ノイズキャンセル機能付き AZD変換器

技術分野

[0001] この発明は、 CMOSイメージセンサの出力信号に含まれるランダムノイズ低減機能を有する AZD変に関する。

背景技術

[0002] 巡回型 AZD変換器は、比較的少ない回路規模で比較的高速に動作し、高分解能に適する方式として知られて！/、る。従来から知られて！/ヽる回路の例を図 1に示す。この回路は、単位回路の 1段あたり 2倍の増幅を行い、比較器の結果によって、参照電圧を足すまたは引く動作を行う。単位回路を 2段縦続に接続して、その出力を入力に戻すことで、 1クロックあたり 2ビットの A/D変換を行うことができる。 AZD変換を 5 回繰り返せば、 10ビットの AZD変換結果が得られる。

このような巡回型 AZD変換器は比較的簡単な回路を用いるので、非特許文献 1に示されるように、巡回型 AZD変の配列をイメージセンサアレイのカラムに集積化できる。

特許文献 1には、図 2に示すような 1つのアンプを用いて、ノイズキャンセルと巡回型 AZD変換を行うことができる回路が開示されている。

[0003] 非特許文献 2には、利得の大きなアンプを用いて、ランダムノイズの主要な成分をキヤンセルすることで、ランダムノイズを低減する共に、画素部のノイズキャンセルを行う方法が記載されている。

特許文献 2に記載された回路では、 2段構成のノイズキャンセル回路を用いて固定パターンノイズを低減している。また、この回路では第 1段目のアンプの入出力間に接続された容量には、スィッチのようなアクティブデバイスは一切用いないことを特徴としている。

特許文献 3では、ノイズを含む電圧信号の巡回型 AZD変換のディジタル値を第 1 のレジスタに記憶すると共に、信号光に応じた電圧信号およびノイズを含む電圧信号の巡回型 AZD変換のディジタル値を第 2のレジスタに記憶して、これらの演算によりノイズをキャンセルして、る。

[0004] 特許文献 4の巡回型 AZD変換器では、並列型 AZD変換回路の入力端子は、スイッチにより選択的に信号入力端子またはオペアンプの出力端子のいずれかに接続される。コンデンサアレイのコンデンサの一端は共にコモンラインに接続されると共に、これらのコンデンサの他端は、それぞれのスィッチを介して、 AZD変換回路の入力端子、基準電圧端子、またはグランド端子のいずれかに選択的に接続される。特許文献 5には、差動増幅回路を用いるサンプル Zホールド回路が記載されている。

[0005] 特許文献 1 :特開 2005— 136540号公報

特許文献 2 :米国特許第 6, 128, 039号明細書

特許文献 3：特開 2006 - 25189号公報

特許文献 4：特開 2001— 53610号公報

特許文献 5 :特開 2003— 158432号公報

非特許文献 1 : S. Decker, R. D. Mcgrath, K. Brehmer, C. G. Sodini, 〃A 256 x 256 CMOS imaging array with wide dynamic range pixels and column p arallel digital output", IEEE J. Solid— State Circuits, vol. 33, no. 12, pp. 20 81-2091, Dec. 1998.

非特許文献 2 : N. Kawai, S. Kawahito, "Noise analysis of high gain low noise column readout circuits for CMOS image sensors , IEEE Trans. Electron Devices, vol.51, no.2, pp.185— 194 (2004).

発明の開示

発明が解決しょうとする課題

[0006] し力しながら、非特許文献 1に記載された回路では、イメージセンサの画素部で発生するノイズキャンセルのためのアンプと合わせて、 1チャネルあたり、 3つのアンプが必要であるので、このための回路の占有面積が大きぐまた消費電力が大きくなる。非特許文献 1および特許文献 1の巡回型 A/D変換のための回路をイメージセンサアレイのカラムに集積する場合、あまり大きなキャパシタを集積することができない。このため、回路がランダムノイズの影響を受けやすくなるので、分解能は高くできても、ノイズレベルが大きい。また、特許文献 2に記載された回路は、ランダムノイズを低減することを目的にはしてヽなヽ。

特許文献 3の巡回型 AZD変換器は、ディジタル的にノイズをキャンセルしてヽる。また、特許文献 4の巡回型 AZD変は、コモンラインに接続された一端を有するコンデンサのアレイと、並列型 AZD変換回路とを用いており、並列型 AZD変換回路が大きな面積を必要とする。さらに、特許文献 5にはサンプル Zホールド回路が記載されており、巡回型 AZD変は記載されていない。

本発明の一側面は、ランダムノイズ低減の機能を AZD変換器の回路のなかに組み込むことで回路の規模を大きくすることなぐランダムノイズ低減と AZD変換とを行うものである。これは特に、 CMOSイメージセンサのカラムに集積ィ匕する AZD変換器として有用である。さらに、本発明の別の側面は、実装面積を減らすために、 1つの回路で 2つの入力信号に対してノイズキャンセルと AZD変換とを行えるようにしたものである。

これまで、 CMOSイメージセンサのカラムに集積ィ匕する AZD変^ ^は、ろ、ろと報告されているが、ランダムノイズを効果的に低減すると共に AZD変換を行えるものはなかった。本発明の更なる別の側面は、回路を複雑にすることなぐランダムノイズを大きく低減しながら、高い分解能の AZD変換が行える点である。現在 CMOSィメージセンサのノイズレベルは CCDイメージセンサに近づ!/ヽて、ると言われて!/、る。 CM OSイメージセンサの優位性を決定づけるものは、 CMOSの利点であるカラムでの処理を有効に利用して、低雑音の読み出しを実現することである。しかし、いまだその実用的な解は報告されていない。本発明のまた更なる別の側面は、 CMOSイメージセンサを CCDイメージセンサを超える低ノイズ性能の領域まで高めることができる技術である。

本発明の更なるまた別の側面は、 CMOSイメージセンサのカラムに配置した AZD 変換器により、ランダムノイズを効果的に低減しながら AZD変換を行う。

課題を解決するための手段

本発明に係る AZD変翻は、ノイズ成分を含む第 1の電圧レベルとノイズ成分に有意な信号成分が重畳した第 2の電圧レベルとが順に現れる信号に対して、第 2の電圧レベル力第 1の電圧レベルを差し弓 Iくノイズキャンセル機能を有する AZD変である。この AZD変換器は、入力信号を増幅する第 1段目の増幅手段 (6)と、第 1の電圧レベルによって生じた第 1段目の増幅手段の出力の電圧レベルを記憶する第 1のキャパシタ (C1)と、第 2の電圧レベルによって生じた第 1段目の増幅手段の出力の電圧レベルを記憶する第 2のキャパシタ (C2)と、第 1のキャパシタの電圧と第 2 のキャパシタの電圧との差を増幅する第 2段目の増幅手段 (1)と、第 2段目の増幅手段の出力に接続される比較器 (2, 3)と、比較器の比較結果により制御される DZA変換部 (5)と、第 1及び第 2のキャパシタを接続換えするためのスイッチング手段と、スィツチング手段の開閉を制御する制御部とを備える。第 1及び第 2のキャパシタの接続をスイッチング手段を用いて変更することにより、第 1及び第 2のキャパシタをノイズキヤンセルのために用いられると共に、 AZD変換のために用いる。

[0008] 本発明に係る AZD変翻は、ノイズ成分を含む第 1の電圧レベルとノイズ成分に有意な信号成分が重畳した第 2の電圧レベルとが交互に現れる信号に対して、第 2 の電圧レベルから第 1の電圧レベルを差し引くノイズキャンセル機能を有する。この A ZD変換器は、入力信号を増幅する増幅手段 (1)と、第 1の電圧レベルによって生じた増幅手段の出力の電圧レベルを記憶する第 1のキャパシタ (C1)と、第 2の電圧レべルによって生じた増幅手段の出力の電圧レベルを記憶する第 2のキャパシタ (C2)と、増幅手段の出力に接続される比較器 (2, 3)と、比較器の比較結果により制御される DZA変換器 (5)と、第 1及び第 2のキャパシタを増幅手段 (1)の入力と DZA変換部（ 5)との間に接続換えするためのスイッチング手段と、スイッチング手段の開閉を制御する制御部とを備える。第 1及び第 2のキャパシタの接続をスイッチング手段を用いて増幅手段 (1)の入力と DZA変 (5)との間に変更することにより、第 1のキャパシタの電圧と第 2のキャパシタの電圧との差を増幅手段の出力として得るとともに、第 1及び第 2のキャパシタを巡回型 AZD変換のために用いる。

[0009] 本発明に係る AZD変換器は、該 AZD変換器の入力端子と増幅手段の入力との間に接続される第 3のキャパシタ (C3)と、増幅手段 (1)の入力と出力の間に接続され、第 3のキャパシタとの容量比により増幅手段の利得を決定する第 4のキャパシタ (C5) と、第 3および第 4のキャパシタ (C5)並びに増幅手段 (1)の接続を制御する別のスィツチング手段とをさらに備えることができる。 [0010] 本発明に係る AZD変翻では、増幅手段 (1)は、入力信号の極性に対して出力信号の極性が反転する MOS増幅回路である。 MOS増幅回路を増幅器として用いるときには、第 3のキャパシタ (C3)が AZD変^^の入力端子と MOS増幅回路の入力端子の間に接続される。第 4のキャパシタ (C5)が MOS増幅回路の入力端子と MO S増幅回路の出力端子に接続される。第 1のキャパシタ (C1)の一端と第 2のキャパシタ (C2)の一端は、第 1の電圧レベルと第 2の電圧レベルをそれぞれ記憶するように順次に MOS増幅回路の出力端子に接続され、その後第 1のキャパシタと第 2のキヤパシタの一端同士を接続して第 1および第 2のキャパシタの直列回路を形成する。直列回路の一端を MOS増幅回路の入力端子に接続すると共に直列接続の他端を接地電位に接続してノイズキャンセルを行う。

[0011] MOS増幅回路をノイズキャンセルされた信号のための巡回型 AZD変換のために用いるときには、第 3のキャパシタ (C3)を MOS増幅回路の入力端子と出力端子に接続する。巡回型 AZD変換は第 1のフェースと第 2のフェースを含み、巡回型 AZD変換は第 1および第 2のフェースを繰り返すことによって行われる。第 1のフェーズにおいて第 1のキャパシタ (C1)の一方の端子を MOS増幅回路の出力端子に接続すると共に、第 2のフェーズにお、て DZA変換の為の参照電圧を提供する DZA変換部につなぎ換える。第 1のフェーズにおいて第 1のキャパシタ (C 1)の他方の端子を接地電位に接続すると共に、第 2のフェーズにおいて MOS増幅回路の入力端子とにつなぎ換える。

[0012] 本発明に係る AZD変翻では、増幅手段 (1)は、差動入力—差動出力の MOS増幅回路である。 MOS増幅回路を増幅器として用いるときには、第 3のキャパシタ (C3) が AZD変換器の入力端子と MOS増幅回路の負入力端子との間に接続される。第 4のキャパシタ (C5)が MOS増幅回路の負入力端子と MOS増幅回路の正出力端子に接続される。さらに MOS増幅回路の正入力端子と MOS増幅回路の負出力端子は短絡されて、直流電位に接続されるとともに、第 1のキャパシタ (C1)と第 2のキャパシタ (C2)は MOS増幅回路の正出力端子に、第 1の電圧レベルと第 2の電圧レベルをそれぞれ記憶するように順次接続される。その後、第 1のキャパシタ (C1)と第 2のキャパシタ (C2)の一端をそれぞれ MOS増幅回路の負入力端子及び正入力端子に接続し、かつ第 1のキャパシタ (CI)と第 2のキャパシタ (C2)の他端同士を接続することによりノイズキャンセルを行う。

[0013] ノイズキャンセルされた信号のための巡回型 AZD変換のために MOS増幅回路を用いるときには、第 3のキャパシタ (C3)を MOS増幅回路の負入力端子と正出力端子に接続する。第 5のキャパシタ (C4)を MOS増幅回路の負入力端子と正出力端子に接続する。巡回型 AZD変換は第 1および第 2のフェースを含み、巡回型 AZD変換は第 1のフェースと第 2のフェースを繰り返すことによって行われる。第 1のフェーズにおいて、第 1のキャパシタ (C1)の一方の端子と第 2のキャパシタ (C2)の一方の端子をそれぞれ MOS増幅回路の正出力端子及び負出力端子に接続すると共に、第 2のフェーズにおいて DZA変換の為の参照電圧を提供する DZA変換部につなぎ換える。第 1のフェーズにおいて第 1のキャパシタ (C1)の他方の端子と第 2のキャパシタ（ C2)の他方の端子を接地電位に接続すると共に、第 2のフェーズにお、て MOS増幅回路の負入力端子及び正入力端子にそれぞれつなぎ換える。

[0014] 本発明に係る AZD変では、巡回型 A/D変換のために第 4のキャパシタ (C5) が用いられるとき、 MOS増幅回路の入力端子と出力端子の間に接続されることによりスイッチング素子を減らしてなることが好ま、。

[0015] 本発明に係る AZD変翻は、第 1および第 2の系列の信号のうち一方を受けるための第 1の入力端子並びに他方を受けるための第 2の入力端子と、第 1の入力端子と増幅手段 (1)の第 1の入力との間に接続される第 3のキャパシタ (C3)と、増幅手段 (1 )の第 1の入力と増幅手段 (1)の第 1の出力の間に接続され、第 3のキャパシタとの容量比により増幅手段の利得を決定する第 4のキャパシタ (C5)と、第 2の入力端子と増幅手段 (1)の第 2の入力との間に接続される第 5のキャパシタ (C4)と、増幅手段 (1)の第 2の入力と増幅手段 (1)の第 2の出力の間に接続され、第 3のキャパシタとの容量比により増幅手段の利得を決定する第 6のキャパシタ (C6)と、第 1の電圧レベルと第 2の電圧レベルを記憶するための 2つのキャパシタ (C1B, C2B)と、を備える。増幅手段 (1 )は、 2つの入力端子と 2つの出力端子を有する差動アンプを含むと共にモード切替可能な第 1および第 2のモードを有している。第 1のモードでは差動アンプは巡回型 AZD変換のために差動入力差動出力の増幅回路として動作し、第 2のモードでは差動アンプは該差動アンプの共通ソースを固定電位に接続することによりノイズキヤンセル動作のために 2つのシングルエンドアンプとして動作する。

[0016] 本発明に係る AZD変翻では、第 1および第 2の系列の信号は、行および列に配置された複数の画素を含むイメージセンサ画素アレイの第 1および第 2の画素列にそれぞれ接続された第 1および第 2のカラムライン力も提供されることができる。

発明の効果

[0017] 本発明によれば、ランダムノイズ低減の機能を AZD変換器の回路のなかに組み込むことで回路の規模を大きくすることなぐランダムノイズ低減と AZD変換とを行う A ZD変が提供される。

図面の簡単な説明

[0018] 本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。

[図 1]従来技術における巡回型 AZD変換器を示す図面である。

[図 2]従来技術における、ノイズキャンセル機能をもつアンプ共有型巡回型 AZD変を示す図面である。

[図 3]ノイズ低減機能をもつ巡回型 AZD変^^の一例を示す図面である。

[図 4]ノイズ低減機能をもつ巡回型 AZD変換器の別の例を示す図面である。

[図 5]図 4に示す巡回型 AZD変換器を部分的に変更した AZD変換器の例を示す図面である。

[図 6]ノイズ低減機能を持つ巡回型 AZD変換器の動作の主要ステップを示す図面である。

[図 7]図 4の回路のアレイをイメージセンサアレイのカラムに配置して、イメージセンサアレイと AZD変^^のアレイとを集積ィ匕したイメージセンサの一例を示す図面である。

[図 8]図 6の回路の動作タイミングを示す図面である。

[図 9]イメージセンサアレイの 2画素列からの信号を AZD変換するための単一の AZ D変換器の一例を示す図面である。 [図 10]図 9の回路の動作の主要ステップを示す図面である。

[図 11]図 9に使用する内部アンプの回路例を示す図面である。

[図 12]図 10の回路の動作タイミングを示す図面である。

[図 13]図 13は、シングルステージを用、るノイズキャンセル性能およびダブルステージを用いるノイズキャンセル性能とカラム増幅器の利得との関係を示す図面である。符号の説明

[0019] 1··· 差動入力差動出力アンプ

2, 3··· 比較器

4··· テコーダ

5··· デジタルアナログ変翻 (D AC)

6— 反転増幅器

11··· 垂直シフトレジスタ

12··· イメージアレイ

13··· 画素

14··· ノイズキャンセル機能付巡回型アナログ―デジタル変換器 (ADC)

15··· データレジスタ

16··· 水平シフトレジスタ

17··· 冗長表現非冗長表現変換器

21··· 差動動作切換え機能付アンプ

発明を実施するための最良の形態

[0020] 本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の AZD変翻に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

[0021] 容量を接続するスィッチのオンオフを制御すると共に、 1つのアンプを使って画素部で発生するノイズ (リセットノイズと固定パターンノイズ）のキャンセルと、アンプで発生する支配的なランダムノイズ成分のキャンセルとを行うと共に、高、分解能の AZD 変換を行う。本発明の実施例を以下に示す。なお、シンボル φで始まる記号は制御信号を表しており、制御信号力 i"のときに、その制御信号により制御されるスィッチはオンとなり、制御信号力 0"のときに、その制御信号により制御されるスィッチはォフとなる。これらの制御信号は、イメージアレイから光電荷を外部に転送する制御信号と同期して発生されるものであり、制御信号発生器により発生される。

[0022] この発明は、 CMOSイメージセンサ力の出力信号のように、ノイズ成分を含む第 1 の電圧レベルと、ノイズ成分に有意な信号成分が重畳した第 2の電圧レベルが順に現れるような信号の処理に好適である。

[0023] (第 1の実施例）

図 3に示す回路 ADOは、増幅段 AMPと、その出力を受けて巡回型 AZD変換を行う AZD変換段 ADCとを備える。この回路の増幅段 AMPは、反転増幅器 6と 2つのキャパシタ Cpl, Cp2とを有している。キャパシタ Cp2は反転増幅器 6の入力 6aと出力 6bとの間に接続され、キャパシタ Cplは、入力 INと反転増幅器 6の入力 6aとの間に接続されている。入力信号 Vinはキャパシタ Cplを経由して反転増幅器 6の入力 6a に提供される。この増幅段 AMPにおける利得 Gは CplZCp2で与えられる。反転増幅器 6として、反転入力および非反転出力を有する演算増幅回路を用いることができる。反転増幅器 6は、例えば MOS増幅回路力もなることができる。

[0024] 増幅段 AMPの出力 OUTは、ノイズレベルを示す電圧レベルに応答して第 1の信号を生成すると共に、信号光に応答する生成される信号およびノイズレベルの両方を含む電圧レベルに応答して第 2の信号を生成する。 AZD変換段 ADCは、増幅段 AMPの出力 OUTからの第 1および第 2の信号をキャパシタ C1およびキャパシタ C2 にそれぞれサンプリングする。キャパシタ C1へのサンプリングは、スィッチ（ φ )SW

OS s を介して行われる。スィッチ（ φ )は制御信号 φ によりオンとし、また制御信号 φ 1

IN OS OS

によりスィッチ（φ 1)をターンオンする。同様に、キャパシタ C2へのサンプリングがスィツチ（φ ) SW を介して行われる。スィッチ（φ )は制御信号 φ によりオンとし、

OR RIN OR OR

また制御信号 φ 1によりスィッチ（φ 1)55、 57をターンオンする。この期間中、制御信号 φ 2によりスィッチ（ φ 2)41、 43はターンオフする。この後の動作、例えば巡回型 A ZD変換の動作は、実施例 2において説明する。

[0025] なお、制御信号 φ Rはキャパシタ Cp2, C3及び C4の電荷を初期化するためのものであり、この初期化は、キャパシタ Cp2, C3及び C4の両端間にそれぞれ接続されたスイッチ SW 、 33、 35を用いて行われる。スィッチ SW 力所望により増幅段をバイ

Rl BP

パスするために増幅段 AMPの入力 INと出力ととの間に接続されて!、る。

[0026] (第 2の実施例）

回路 AD1で、増幅動作を行うと共に巡回型の AZD変換を行う第 2の実施例を説明する。図 4は、第 2の実施例に対応するノイズ低減機能をもった巡回型 AZD変換器の回路例を示している。増幅手段としてアンプ 1が設けられ、 AZD変換用に比較回路（比較器 2, 3)COMPがアンプ 1の出力に接続されており、デコーダ 4が比較回路（比較器 2, 3)COMPに接続されている。さらに、巡回型の DZA変換用に DZA 変換回路 (DAC) 5がアンプ 1の入力にキャパシタ Cl、 C2を介して接続されている。この回路 AD1のアレイを、図 7に示すようにイメージセンサアレイのカラムに集積化し、並列に動作させる。図 6は、イメージセンサアレイの画素部の信号の読み出し動作も含めて、図 4の回路によるノイズ低減動作と引き続く巡回型 AZD変換動作の原理を示す。図 6の説明では、図 4の V を GNDとして参照する。アンプ 1として、演算

COM

増幅器回路を含むことができ、この演算増幅器回路は、反転入力 la、非反転入力 1 b、反転出力 lc、および非反転出力 Idを有する。

[0027] まず、図 6のステップ (a)に示される回路接続となるようにし、回路 AD1の入力 IN

AD1 に i行目の画素からのリセットレベル VRを与え、受けた信号をキャパシタ C3にサンプルする。キャパシタ C5、 C4の電荷はリセットされると共に、アンプ 1の入力 lcにスイツチ 49を介して Vcomが提供される。制御信号 φ 、 φ 、 φ 、 φ 、 φ を用いてスイツ

Od R 2 2d 0

チ 31、 37、 33、 35、 39、 41、 43、 45、 47、 49をターンオンさせる。

[0028] サンプル完了後、回路 AD1の入力 IN にリセットレベル VRを引き続き与えると共

AD1

に、図 6のステップ (b)に示される回路接続となるようにして、アンプ 1の出力値をキヤパシタ C1に記憶する（制御信号 φ 2dによりスィッチをオフする)。この動作は非常に重要である。アンプ 1の出力電圧を Voutlとすると、理想的には、 Voutl = 0である。キャパシタ C5はアンプ 1の入力 laと出力 lbとの間に接続される。キャパシタ C1の一端はスィッチ 41を介してアンプ 1の出力 lbに接続されて!、ると共に、キャパシタ C 1の他端はスィッチ 45を介して Vcomに接続されている。アンプ 1の入力 lcにスィッチ 49を介して Vcomが提供される。制御信号 φ の変化に応答してスィッチ 33、 35を開く。

R

制御信号 Φ の変化に応答してスィッチ 39を開く。

2

[0029] 次いで、図 6のステップ (c)に示される回路接続となるようにし、回路 AD1の入力 IN に画素部の信号レベル VSを与える。信号レベル VSはキャパシタ C3を介してアン

AD1

プ 1の入力 laに加えられる。これに応答してアンプ 1の出力電圧は Vout2に変化する。この出力電圧 Vout2をキャパシタ C2に記憶する（制御信号 φ 01によりスィッチ 51をオフする)。制御信号 Φ に従ってスィッチ 41、 43を開くと共に制御信号 φ に応答

2d 01 してスィッチ 51を閉じて、キャパシタ C2の一端がアンプ 1の出力 lbに接続されると共に、キャパシタ C2の他端がスィッチ 47を介して Vcomに提供される。アンプ 1の入力 lcにスィッチ 49を介して Vcomが提供される。

[0030] キャパシタ C2に記憶された電圧は、理想的には、

[数 1]

C

t OUT2 ~ ~ (^r S ~ ^ R (1 ) と表される。つまり、信号レベル VS,リセットレベル VRに共通な成分（画素部のノイズ成分）が差し引かれ消えて、その差が、キャパシタ C3とキャパシタ C5の比で増幅される (キャパシタ C3と C5のキャパシタンス比を C3ZC5 = Gとすると、シンボル Gはゲインを表すこととなる)。従って、理想的には、キャパシタ C1に記憶された電圧信号は不要である力大事なことは、出力電圧 Voutl, Vout2には、アンプ等が発生するノイズが重畳している点である。そのノイズは、出力電圧 Voutl, Vout2共通に存在する成分 Vncと、独立に存在する成分 (Vnl, Vn2)がある。ノイズ成分 Vnl、 Vn2は時間的に変動する。

[0031] すなわち、ノイズ成分を考慮に入れた実際の出力は、

[数 2]

V = V - V

^V OUT] ' nc ^ ' n\ (2)

[数 3] (V_s - V_R) + V_{nc +} V_n2 と表される。

従って、図 6のステップ (e)を参照しながら後ほど説明される動作によって、出力電圧 Vout2と出力電圧 Voutlとの差が求めれる。その差は、

[数 4]

と表される。このような処理によって、ノイズが低減できるかどうかは、それぞれのノィズの大きさによる力実際、キャパシタンス C3とキャパシタンス C5の比率を大きくした高、利得の増幅器におけるノイズを計算してみると、ノイズ成分 Vncが支配的である。式 (4)には、ノイズ成分 Vncが含まれない。

[0033] 図 5に示される回路 AD2は、回路 AD1に含まれキャパシタ C5の一端に接続されたスィッチ 37、 53を含まず、これ故に、回路 AD2は回路 AD1に比べて簡素である。増幅時には利得 G = C5/C3となるようにキャパシタ C5, C3が接続される。巡回型 AZ D変換時にはキャパシタ C3とキャパシタ C5とを並列接続する。キャパシタ C3およびキャパシタ C5のキャパシタンスは、これらのキャパシタ C3、 C5の合成キャパシタンスが C1に等しくなるように設定されている。増幅時の利得を Gとすると、キャパシタンス C3 = G X C1/(1 + G), C5 = C1Z(1 + G)に設定する。キャパシタ Cl、 C3、 C5のキヤパシタンスが、ある関係を満たすとき、一部のスィッチを省略できる。

[0034] 図 4に示す回路 AD1における巡回型 AZD変換動作を次に説明する。図 6のステップ (d)に示される回路接続となるようにし、巡回型 AZD変換の準備であり、キャパシタ C3がアンプ 1の帰還容量になるように反転入力 laと非反転出力 lbとの間に接続されると共に、キャパシタ C4がアンプ 1の帰還容量になるように反転入力 lcと非反転出力 Idとの間に接続されおり、アンプ 1の入力 la、 lcと出力 lb、 Idをそれぞれショートしてキャパシタ C3, C4の電荷の初期化を行う。キャパシタ C1には、電圧 Voutlが記憶されており、キャパシタ C2には電圧 Vout2がそれぞれ記憶されている。この回路接続では、キャパシタ C3, C4の電荷の初期化は、制御信号 φ に応答するスィッチ 3

R

3、 35〖こより行われる。制御信号 φ 、 φ に応答して、スィッチ 55、 57、 61をターン

1 Od

オンする。キャパシタ Cl、 C2の一端はスィッチ 55、 57を介してアンプ 1の反転入力 1 aおよび非反転入力 lcにそれぞれ接続されると共に、キャパシタ Cl、 C2の他端はフローテイングである。キャパシタ C1には、電圧 Voutlが保持され、キャパシタ C2には電圧 Vout2が保持される。

[0035] 図 6のステップ (e)を参照しながら、出力電圧 Vout2と出力電圧 Voutlとの差を求める動作が説明される。キャパシタ CI, C2の他端を互いに接続することによって、これらのキャパシタ CI, C2に記憶された電荷の差分がキャパシタ C3と C4に転送される。容量値の関係じ1 =じ2 =じ3 =じ4が満たされてぃれば、電荷が均等に転送されて、その差動アンプの出力には、式（4)に示されるように、 VS— VR+Vn2— Vnlに相当する差電圧 V =V — V が現れる。キャパシタ CI, C2の一端 (接地点側）がァ

DIFF OUT2 OUT1

ンプ 1の反転入力 laおよび非反転入力 lcにスィッチ 55、 57を介して接続される。キャパシタ CI, C2の他端がスィッチ 59を介して互いに接続される。

[0036] その後、このアンプ 1の出力に現れた電圧 V に対して、巡回型の AZD変換を

DIFF

行う。まず、図 6のステップ (f)に示される回路接続となるように、制御信号 φ 、

2d φ に 2 応答してスィッチ 41、 43、 39をターンオンし、制御信号 φ 、 φ に応答してスィッチ

1 DO

55、 57、 59をターンオフする。このステップでは、キャパシタ CI, C2にアンプ 1の差動出力信号を記憶する。これと共に、アンプ 1の出力からの電圧レベルの判定を比較回路（比較器 2, 3)COMPによって行う。比較器 2, 3の出力値 (d0、 dl)はデコーダ 4により、コードィ匕される。

[0037] 図 6のステップ (g)に示される回路接続のようにし、比較器 2, 3の判定結果に応じた電圧値を DAC (ディジタル 'アナログ変翻） 5がキャパシタ C1と C2の他端に提供することによって、次式の演算が行える。

[数 5]

AV_OUT ( + 1) = 2AV_OUT ( ) - D(i) x V (5) ここで、 AVout(i)は、巡回型 AZD変換における i回目の出力差電圧であり、 D(i)は比較器の出力のディジタルコードであり、電圧信号 VREF=VRP—VRNは、 DAC5の参照電圧である。ステップ (g)では、クロック φ 1に応答してスィッチ 55、 57をターンォンして、キャパシタ C1と C2の一端がアンプ 1の反転入力 laおよび非反転入力 lcに接続されると共に、キャパシタ C1と C2の他端が DAC5からの信号を受けられるように、クロック φ 2dに応答してスィッチ 41、 43をターンオフしフィードバック経路を切断する。図 6のステップ (f)とステップ (g)を必要な回数繰り返すことによって、必要な分解能の AZD変換結果が提供される。

[0038] このように、 1つのアンプを使って、容量を接続するスィッチのオン Zオフを制御することにより、画素部で発生するノイズ (リセットノイズと固定パターンノイズ)のキャンセルと、アンプで発生する支配的なランダムノイズ成分をキャンセルできると共に、高い分解能の AZD変換が行える。

[0039] ここで、理解を容易にするために巡回型 AZD変換回路の基本動作を説明する。

巡回型 A/D変換動作の最初に、キャパシタ C1を MOS増幅器といったアンプ 1の出力に接続し、電圧 Voutに対応する電荷を充電する。キャパシタ C1とキャパシタ C3がそれぞれ電荷 Ql, Q3を格納し、 Ql = Cl XVout, Q3 = C3 X Voutが満たされる。すなわち、キャパシタ C3には、最初に電荷 Q3が充電されている。その後、キャパシタ C 1の一端を MOS増幅器といったアンプ 1の反転入力に接続する。また、キャパシタ C1 の他端は DAC5に接続を替える。 DACの参照電圧を Vdacとすると、キャパシタ C1の端子電圧は Vout力 Vdacに変化するので、キャパシタ C1に充電されて!、る電荷の変化は、 AQ1 = C1 X (Vout— Vdac)となり、この変化分がキャパシタ C3に転送される。その結果、 MOS増幅器 1の出力電圧は、 Vout(i+l) = (Q3 + AQl)ZC3 = ((Cl + C3) XVout(i)— Cl XVdac)ZC3に変化する。この式は、関係式 C1 = C3が満たされれば、 Vout(i+l) = 2 XVout(i)— Vdacと書き換えられるので、巡回型 AZD変換の基本演算 (入力電圧を 2倍に増幅して DAC5の参照値を引く）を提供できる。

[0040] 図 8は、図 4の回路 AD1の動作タイミングチャートを示している。また、図 8には、図 6に示した動作ステップと各制御信号の値の対応も示している。図 8は、画素アレイの i行目の 1行分の信号を読み出してノイズキャンセルと AZD変換を行う動作を示すタイミング図であり、その 1列分の回路の動作を示している。図 8は、図 7に示された、画素部の i行目への制御信号 Si (画素選択信号)、 Ri (画素部の浮遊拡散層の電位のリセット制御信号)、 TXi (フォトダイオード部からの電荷転送制御信号)も示して、る。

[0041] 図 8において、（dl d0)は 2つの比較器の出力値であり、これは以下のような値をとる

[数 6] 1 1) ( /4 く V_out)

） = (0 1) (- ' ≤ V < V_REF /4) (6)

(0 0) (V_oul < - ^ /4)

(dl d0) = (O 1), (1 1), (0 0)のとき、式 (5)の Diは、それぞれ、 0, 1, 1の値をとる

[0042] ϋθ, ϋΡ, φ ϋΝは、 (dl d0)がそれぞれ (0 1), (1 1), (0 0)のときに" 1Ίこなり、それ以外のときは、 "0 "となる。 φ ΟΟは、図 6のステップ (e)における動作のときにも、キャパシタ CI, C2の電荷の転送のために" 1 "となる。巡回型 AZD変換は、図 6のステップ (f)と (g)の動作を繰り返すことによって上位ビットから順に決定されて、き、 Nビットの AZD変換を行う場合では N— 2回繰り返される。 N— 2回目の図 6のステップ (g)における動作に対して最下位ビットが決定され、また出力される。その後は、比較器の出力 (dl dO)を (0 1)に戻しておく。 φ cRは、そのための比較器の初期化パルスであり、これが投入されると、 (dl dO)が (0 1)に初期化される。

なお、図 4における信号 VRCN, VRCPは、 VRCP— VRCN=VREFZ4が得られるようにに設定される。

[0043] 巡回型 AZD変換によって得られた各回ごとの AZD変換結果は、図 7のブロック図のデータレジスタ 15に格納され、水平走査によって、 AZD変換後に読み出される。そのデータは、各回ごとに、 3値を取る。すなわち冗長表現になっている。これらを、水平走査で読み出したあと、冗長表現非冗長表現変換部において、非冗長表現の 2進数に変換して出力する。冗長表現非冗長表現変換回路は、カラムに並べても良いが、カラムの回路規模が大きくなる。

[0044] 図 7は CMOSイメージセンサの一例であり、各画素は光を電荷に変換するためのフオトダイオード PDiと、いくつかの MOSトランジスタ T1〜T4とを備える。また、制御信号 TXiに応答するトランジスタ T1より電荷の移動が制御され、制御信号 Riに応答するトランジスタ T2より電荷の初期化が制御され、制御信号 Siに応答するトランジスタ T 3より画素の選択が制御される。トランジスタ T4はトランジスタ T1と T2との接続点 J1の電位に応答する。各画素では、リセット動作に応答してリセットノイズが発生される。また、各画素から出力される電圧には、画素毎に固有の固定パターンノイズが含まれる。また、ランダムノイズは、 AZD変換器の入力に繋がる素子等により発生される。各画素はマトリクス状に配置され、図面において列に沿って延びる信号線により、カラムに配置されたノイズキャンセルつき巡回型アナログデジタル変換回路 14の一つへ信号が伝送される。

[0045] 図 7において、垂直シフトレジスタ 11はイメージアレイ 12を構成する画素 13に与えられる制御信号 Ri, Si, TXiを供給し、各画素において得られた光電荷をノイズキヤンセル機能付き巡回型アナログデジタル変換回路 14へ信号を伝送する。ノイズキヤンセル機能付き巡回型アナログデジタル変換回路アレイ 14は複数の基本回路を含み、また各画素力もの信号を並列に処理できる。処理された信号は、データレジスタ 15にラッチされ、水平シフトレジスタ 16からの制御信号により出力端に伝送される。この後に、処理された信号は、必要に応じて冗長表現非冗長表現変換回路 17 において処理がなされる。

なお、増幅手段のアンプ 1として差動入力差動出力の MOS増幅回路の例を説明したが、 1入力 1出力の反転増幅回路を本 AZD変換器のために使用できる。

[0046] (第 3の実施例）

図 9は、第 3の実施例であり、 2列からの信号のノイズキャンセルを並列に行い、それらの信号に対して順に、巡回型 AZD変換を行う AZD変換器である。図 9の回路 AD3そのものは、図 4の回路 AD1に比べて複雑になっている。しかしながら、図 9の回路 AD3を画素 2列分の幅を使ってレイアウトすればよ!、ので、画素サイズがより小さい場合にも図 4の回路 AD 1に比較して利用できる。図 9に示される回路においては、アンプとして、差動動作切換え機能付アンプ 21を使用する。

[0047] 図 10は、図 9の回路 AD3の動作を説明する図面を示す。また、図 11は、図 9に使用する差動動作切換え機能付アンプ 21の回路例 Alを示す。図 11に示された増幅回路 A1は、制御信号 SEDが〃0 "であるとき、電流源トランジスタ M2と、負荷 M3、 M4 、 M5、 M6と、駆動トランジスタ M7、 M8とを含む差動入力差動出力アンプとして動作すると共に、制御信号 SED力 1"であるとき、増幅回路 A1は、 2つのコモンソース増幅器 21e、 21f (トランジスタ M3、 M4、 M7を含む増幅器とトランジスタ M5、 M6、 M8を含む増幅器）として動作する。 2つのコモンソース増幅器では、差動回路の共通のソース点 COMMONの電圧が固定電位 Vbn3の電位である。制御信号 SEDに応じてトランジスタ Ml、 M9により回路動作が変更されることを利用して、 2つの信号に対して、 2つのコモンソース増幅器とキャパシタを用いて同時にノイズキャンセルを行い。それぞれを差動回路形式の巡回型 AZD変換によって AZD変換を行う。また、実用上の回路では固定電位 Vbn3として接地電位を用いると、配線を減らせる。

[0048] なお、差動入力差動出力の増幅回路のための動作モードでは、図 11に示した同相モード信号帰還を用いて出力の動作点を安定させる。 2つのソース接地のシンダルエンドアンプのための動作モードでは、同相モード帰還は不要であるので、制御信号 SEDを受けるトランジスタ Mlによって、差動入力差動出力のためのテール電流源用の nMOSトランジスタのゲートをロウレベル（例えば 0ボルト）にして、電流源トランジスタ M2をカットオフさせて!/、る。

同相モード時の初期期間に、制御信号 φ CMによりスィッチ（ φ CM)SW 、 SW

CM1 CM2

、 SW をオンとし、出力の基準動作点信号 VCOM及び直流バイアス Vbnlを同相

CM3

モード信号帰還用キャパシタ C 、C に与える。その後スィッチ（φ CM) SW 〜

CM1 CM2 CM1

SW をオフとすることにより、直流点が安定した後に、キャパシタ c 、c を経

CM3 CM1 CM2 由して同相モード信号の帰還がなされる。

[0049] 画素部のノイズキャンセルは、まず、制御信号 SEDを" 1Ίこし、 2つのコモンソースァンプの回路となるように増幅回路 A1を設定する。図 10の説明では、図 9の V とし

COM

て GNDを用いる。また、回路 AD3が図 10のステップ (a)に示される回路接続となるように、制御信号を用いてスィッチ 71a、 71bをターンオンさせて、アンプ 21の反転入力 21aと非反転出力 21bを接続すると共に、非反転入力 21cと反転出力 21dを接続する。制御信号 Φ 0を用いてスィッチ 79a、 79b、 79c、 79dをターンオンするので、所定のノードに電圧 V が与えられる。制御信号 φ Odを用いてスィッチ 75a、 75b、

COM

75c、 75dをターン才ンすると共にスィッチ 77a、 77b, 77c, 77dをターン才フする。回路 AD3の 2つの入力 Vinl、 Vin2には、 i行目の画素のある画素列のリセットレべル VRAと、例えばその隣の列のリセットレベル VRBを与える。これらリセットレベル VR A、 VRBをキャパシタ C3、 C4にそれぞれサンプルする。制御信号 φ 02を用いてスィツチ 81a、 81bをターンオンするので、キャパシタ CA1、 CB1の一端力ぞれぞれ、非反転出力 21bおよび反転出力 21dに接続される。

[0050] サンプル完了後、回路 AD3が図 10のステップ (b)に示される回路接続となるように、制御信号の変化に応答してスィッチ 71a、 71bをターンオフする。アンプ 21内の 2つのアンプ 21e、 21fの出力電圧をスィッチ 81a、 8 lbを介してキャパシタ CIAとキャパシタ C1Bに記憶する（制御信号 φ 02によりスィッチをオフ)。

[0051] 次いで、回路 AD3が図 10のステップ (c)に示される回路接続となるように、

制御信号 Φ 01を用いてスィッチ 83a、 83bをターンオンするので、キャパシタ CA2、 CB2の一端が、それぞれ、非反転出力 21bおよび反転出力 21dに接続される。回路 AD3の 2つの入力 Vinl、 Vin2に画素部の 2つの列の信号レベル VSA、 VSBをそれぞれ与える。そのときの 2つのアンプの出力電圧をスィッチ 83a、 83bを介してキャパシタ C2Aと C2Bに記憶する（制御信号 φ 01によりスィッチをオフ）。

[0052] キャパシタ C2A, C2Bに記憶された電圧 Voutpと Voutnは、理想的には、それぞれ [数 7]

J <mtp _ _ SA - I RA (?)

[数 8]

と表される。つまり、画素部のノイズがキャンセルされ、容量比で増幅がなされる。これらの信号に含まれるサンプルされたランダムノイズ成分をさらにキャンセルすることで低雑音の信号読み出しが可能となる。 [0053] その原理は、図 4を参照して行われた説明と同じである。このキャンセル動作は、図 10のステップ (e)の動作でなされる。キャンセル動作に先立って、図 10のステップ（d) に示されるように、制御信号を用いてスィッチ 71a、 71bをターンオンしてアンプ 2 1の入力 21a、 21cと出力 21b、 21dをそれぞれ接続すると共に、キャパシタ C3、 C4 の両端の電荷を初期化する。スィッチ 85a、 85bを介してキャパシタ C1A、 C2Aの一端はアンプ 21の入力 21a、 21cにそれぞれ接続される。制御信号 φ DOを用いてスィツチ 87をターンオンする。図 4に対する説明と同様、図 10のステップ (e)においてまずキャパシタ C1Aに記憶された電圧とキャパシタ C2Aに記憶された電圧との差分を求める。この動作によって、ランダムノイズがキャンセルされた信号をアンプ 21が生成する。アンプ 21の出力値に対して、キャパシタ C3、 C4、 C1A、 C2Aを用いて、図 10のステツプ (f)と (g)に示された動作を繰り返すことによって、巡回型 AZD変換が実行される。まず、図 9の入力 VMに与えられた入力信号に対する巡回型 AZD変換が実行される。ステップ (f)では、制御信号 φ 2dに応答するスィッチ 84a、 84bを介してキヤパシタ C1A、 C2Aの一端がそれぞれ、アンプ 21の出力 21b、 21dにそれぞれ接続される。キャパシタ C1A、 C2Aの他端はスィッチ 73を介して互いに接続される。ステツプ (g)では、キャパシタ C1A、 C2Aの一端は DAC5の出力にそれぞれ接続される。

[0054] その後、再び、図 10のステップ (d)の動作に戻り、図 9の入力 Vin2の入力信号に対する巡回型 AZD変換を行う。図 10のステップ (d)においてまずキャパシタ C3, C4の電荷を制御信号に応じたスィッチ 71a、 71bを用いて初期化する。スィッチ 89a、 89bを介してキャパシタ C1B、 C2Bの一端はアンプ 21の入力 21a、 21cにそれぞれ接続されている。

[0055] 次に、制御信号 φ 03を用いてスィッチ 91をターンオンする。図 10のステップ (e)に示すようにキャパシタ C1B, C2Bをスィッチ 87を介して接続して、記憶されている電荷をそれぞれキャパシタ C3, C4にスィッチ 89a、 89bを介して転送する。この動作によつて、アンプ 21にサンプルされるランダムノイズ成分をキャンセルした信号をアンプ 2 1が生成される。アンプ 21の出力値に対して図 10のステップ (f)と (g)を繰り返すことで、巡回型 AZD変換が実行される。

実際の図 10の制御信号の波形の例を図 12に示す。この回路 AD3においても、図 5に示したのと同様に、キャパシタ C5の一端に設けられたスィッチを省略することができる。

AZD変換部において 1. 5ビット変換を行う回路を用いるものとして説明したが、通常の 1ビット変換や 2ビット変換であっても適用可能である。

[0056] 図 13に示されるように、最近、これを実際に測定してその効果を調べている。その結果、極めて高いノイズ低減が可能であることがわかっている。図 13では、横軸は、カラム増幅器の利得を示し、縦軸は入力換算ノイズ電圧を示している。参照符号 C S はシングルステージにおけるノイズキャンセル制帽を示し、参照符号 Cはダブルステ

D

ージにおけるノイズキャンセル制帽を示す。利得 20倍以上では、本実施の形態にお V、て用いられるダブルステージにおけるノイズキャンセル性能がシングルステージにおけるノイズキャンセル性能よりも優れる。

[0057] 好適な実施の形態において本発明の原理を図示し説明してきた力本発明は、そのような原理力逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本実施の形態では、例えば、半導体レーザといった半導体光素子を説明したけれども、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

産業上の利用可能性

[0058] CMOSイメージセンサからの出力信号のように、ノイズ成分を含む第 1の電圧レべルと、ノイズ成分に有意な信号成分が重畳した第 2の電圧レベルが交互に現れるような信号に対して、この発明の実施の形態を適用すると、回路を複雑にすることなぐランダムノイズを大きく低減しながら、高、分解能の AZD変換が行える。

Claims

請求の範囲

[1] ノイズ成分を含む第 1の電圧レベルとノイズ成分に有意な信号成分が重畳した第 2 の電圧レベルとが交互に現れる信号に対して、前記第 2の電圧レベルから前記第 1 の電圧レベルを差し引くノイズキャンセル機能を有する AZD変^^であって、入力信号を増幅する増幅手段 (1)と、

第 1の電圧レベルによって生じた前記増幅手段の出力の電圧レベルを記憶する第 1のキャパシタ (C1)と、

第 2の電圧レベルによって生じた増幅手段の出力の電圧レベルを記憶する第 2のキャパシタ (C2)と、

前記増幅手段の出力に接続される比較器 (2, 3)と、

該比較器の比較結果により制御される DZA変 (5)と、

前記第 1及び第 2のキャパシタを前記増幅手段 (1)の入力と DZA変換部 (5)との間に接続換えするためのスイッチング手段と、

該スイッチング手段の開閉を制御する制御部と

を備え、

前記第 1及び第 2のキャパシタの接続をスイッチング手段を用いて前記増幅手段 (1 )の入力と前記 DZA変 (5)との間に変更することにより、前記第 1のキャパシタの電圧と前記第 2のキャパシタの電圧との差を前記増幅手段の出力として得るとともに、前記第 1及び第 2のキャパシタを巡回型 AZD変換のために用いることを特徴とする AZD変^^。

[2] ノイズ成分を含む第 1の電圧レベルとノイズ成分に有意な信号成分が重畳した第 2 の電圧レベルとが交互に現れる信号に対して、前記第 2の電圧レベルから前記第 1 の電圧レベルを差し引くノイズキャンセル機能を有する AZD変^^であって、入力信号を増幅する第 1段目の増幅手段 (6)と、

前記第 1の電圧レベルによって生じた前記第 1段目の増幅手段の出力の電圧レべルを記憶する第 1のキャパシタ (C1)と、

前記第 2の電圧レベルによって生じた前記第 1段目の増幅手段の出力の電圧レべルを記憶する第 2のキャパシタ (C2)と、前記第 1のキャパシタの電圧と前記第 2のキャパシタの電圧との差を増幅する第 2 段目の増幅手段 (1)と、

該第 2段目の増幅手段の出力に接続される比較器 (2, 3)と、

該比較器の比較結果により制御される DZA変換部 (5)と、

前記第 1及び第 2のキャパシタを接続換えするためのスイッチング手段と、該スイッチング手段の開閉を制御する制御部と

を備え、

前記第 1及び第 2のキャパシタの接続を前記スイッチング手段を用いて変更することにより、前記第 1及び第 2のキャパシタをノイズキャンセルのために用いられると共に、 AZD変換のために用いることを特徴とする AZD変^^。

[3] 前記 AZD変換器の入力端子と前記増幅手段の入力との間に接続される第 3のキャパシタ (C3)と、

前記増幅手段 (1)の出力と前記入力の間に接続され、前記第 3のキャパシタとの容量比により前記増幅手段の利得を決定する第 4のキャパシタ (C5)と、

前記第 3および第 4のキャパシタ (C3、 C5)並びに前記増幅手段 (1)の接続を制御する別のスイッチング手段と

をさらに備えてなる請求項 1に記載の AZD変^^。

[4] 前記増幅手段 (1)は、入力信号の極性に対して出力信号の極性が反転する MOS 増幅回路であり、

該 MOS増幅回路を増幅器として用いるときには、前記第 3のキャパシタ (C3)が当該 AZD変換器の前記入力端子と前記 MOS増幅回路の入力端子の間に接続され、前記第 4のキャパシタ (C5)が前記 MOS増幅回路の前記入力端子と前記 MOS増幅回路の出力端子との間に接続され、前記第 1のキャパシタ (C1)の一端と前記第 2 のキャパシタ (C2)の一端は、前記第 1の電圧レベルと前記第 2の電圧レベルをそれぞれ記憶するように順次前記 MOS増幅回路の前記出力端子に接続され、その後前記第 1のキャパシタと前記第 2のキャパシタの前記一端同士を接続して前記第 1および第 2のキャパシタの直列回路を形成して、該直列回路の一端を前記 MOS増幅回路の前記入力端子に接続すると共に該直列接続の他端を接地電位に接続してノィズキャンセルを行い、

該 MOS増幅回路をノイズキャンセルされた信号のための巡回型 AZD変換のために用いるときには、前記第 3のキャパシタ (C3)を前記 MOS増幅回路の前記入力端子と前記出力端子に接続し、

前記巡回型 AZD変換は第 1および第 2のフェースを含み、前記巡回型 AZD変換は前記第 1のフェースと前記第 2のフェースを繰り返すことによって行われ、

前記第 1のキャパシタ (C 1)の一方の端子を前記第 1のフェーズにお、て前記 MOS 増幅回路の前記出力端子に接続すると共に、前記第 2のフェーズにおいて DZA変換の為の参照電圧を提供する前記 DZA変換部につなぎ換え、

前記第 1のキャパシタ (C 1)の他方の端子を前記第 1のフェーズにお、て接地電位に接続すると共に、前記第 2のフェーズにおいて前記 MOS増幅回路の前記入力端子につなぎ換える、ことを特徴とする請求項 3に記載の AZD変^^。

前記増幅手段 (1)は、差動入力差動出力の MOS増幅回路であり、

該 MOS増幅回路を増幅器として用いるときには、前記第 3のキャパシタ (C3)が当該 AZD変換器の前記入力端子と前記 MOS増幅回路の負入力端子との間に接続され、前記第 4のキャパシタ

(C5)が前記 MOS増幅回路の前記負入力端子と前記 M OS増幅回路の正出力端子との間に接続され、さらに前記 MOS増幅回路の前記正入力端子と前記 MOS増幅回路の負出力端子は短絡されて、直流電位に接続されるとともに、前記第 1のキャパシタ (C1)と前記第 2のキャパシタ (C2)は前記 MOS増幅回路の前記正出力端子に、第 1の電圧レベルと第 2の電圧レベルをそれぞれ記憶するように順次接続され、その後、前記第 1のキャパシタ (C1)と前記第 2のキャパシタ (C2) の一端をそれぞれ前記 MOS増幅回路の前記負入力端子及び前記正入力端子に接続し、かつ前記第 1のキャパシタ (C1)と前記第 2のキャパシタ (C2)の他端同士を接続することによりノイズキャンセルを行い、

ノイズキャンセルされた信号のための巡回型 AZD変換のために前記 MOS増幅回路を用いるときには、第 3のキャパシタ (C3)を前記 MOS増幅回路の前記負入力端子と前記正出力端子に接続し、前記第 5のキャパシタ (C4)を前記 MOS増幅回路の前記負入力端子と前記正出力端子に接続し、前記巡回型 AZD変換は第 1のフェースと第 2のフェースを含み、前記巡回型 AZ D変換は前記第 1および第 2のフェースを繰り返すことによって行われ、

前記第 1のキャパシタ (C1)の一方の端子と前記第 2のキャパシタ (C2)の一方の端子をそれぞれ前記第 1のフェーズにおいて前記 MOS増幅回路の前記正出力端子及び前記負出力端子に接続すると共に、前記第 2のフェーズにおいて DZA変換の為の参照電圧を提供する DZA変換部につなぎ換え、

前記第 1のキャパシタ (C1)の他方の端子と前記第 2のキャパシタ (C2)の他方の端子を接地電位に前記第 1のフェーズにおいて接続すると共に、前記第 2のフェーズにおいて前記 MOS増幅回路の前記負入力端子及び前記正入力端子にそれぞれつなぎ換える、ことを特徴とする請求項 3に記載の AZD変^^。

[6] 前記巡回型 AZD変換のために前記第 4のキャパシタ (C5)が用いられるとき、これにより前記 MOS増幅回路の前記入力端子と前記出力端子の間に接続されることによりスイッチング素子を減らしてなることを特徴とする請求項 4または請求項 5に記載の AZD変換器。

[7] 第 1および第 2の系列の信号のうち一方を受けるための第 1の入力端子並びに他方を受けるための第 2の入力端子と、

前記第 1の入力端子と前記増幅手段 (1)の第 1の入力との間に接続される第 3のキャパシタ (C3)と、

前記増幅手段 (1)の前記第 1の入力と前記増幅手段 (1)の第 1の出力の間に接続され、前記第 3のキャパシタとの容量比により前記増幅手段の利得を決定する第 4のキャパシタ (C5)と、

前記第 2の入力端子と前記増幅手段 (1)の第 2の入力との間に接続される第 5のキャパシタ (C4)と、

前記増幅手段 (1)の前記第 2の入力と前記増幅手段 (1)の第 2の出力の間に接続され、前記第 3のキャパシタとの容量比により前記増幅手段の利得を決定する第 6のキャパシタ (C6)と、

前記第 1の電圧レベルと前記第 2の電圧レベルを記憶するための 2つのキャパシタ（ C1B, C2B)と、を備え、前記増幅手段 (1)は、 2つの入力端子と 2つの出力端子を有する差動アンプを含むと共にモード切替可能な第 1および第 2のモードを有しており、前記第 1のモードでは前記差動アンプは巡回型 AZD変換のために差動入力差動出力の増幅回路として動作し、前記第 2のモードでは前記差動アンプは該差動アンプの共通ソースを固定電位に接続することによりノイズキャンセル動作のために 2つのシングルエンドアンプとして動作する、請求項 1に記載の AZD変換器。

前記第 1および第 2の系列の信号は、行および列に配置された複数の画素を含むイメージセンサ画素アレイの第 1および第 2の画素列にそれぞれ接続された第 1および第 2のカラムライン力提供される、請求項 7に記載の AZD変^^。