JP2007288400A - 増幅回路及びその応用回路 - Google Patents
増幅回路及びその応用回路 Download PDFInfo
- Publication number
- JP2007288400A JP2007288400A JP2006111685A JP2006111685A JP2007288400A JP 2007288400 A JP2007288400 A JP 2007288400A JP 2006111685 A JP2006111685 A JP 2006111685A JP 2006111685 A JP2006111685 A JP 2006111685A JP 2007288400 A JP2007288400 A JP 2007288400A
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- input
- capacitor
- circuit
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Amplifiers (AREA)
Abstract
【課題】 回路規模や消費電力の低減及び低電圧化を実現しつつ、スイッチ素子からのチャージ流入による特性劣化をなくし、入力信号を高精度に増幅する増幅回路及びその応用回路を提供する。
【解決手段】 外部入力信号を差動離散信号に変換する入力信号生成回路10と、増幅器５と、入力生成回路の出力端子と増幅器の入力端子間に接続された入力容量１，２と、増幅器の入出力端子間に接続された帰還容量３，４と、入力信号生成回路の出力端子間に接続するスイッチ６と、増幅器の入力端子間を接続するスイッチ７と、増幅器の出力端子間に接続するスイッチ８とからなるスイッチドキャパシタ型増幅器９と、スイッチ６とスイッチ７及びスイッチ８を排他的に制御する制御回路11とで増幅回路を構成する。
【選択図】 図１
【解決手段】 外部入力信号を差動離散信号に変換する入力信号生成回路10と、増幅器５と、入力生成回路の出力端子と増幅器の入力端子間に接続された入力容量１，２と、増幅器の入出力端子間に接続された帰還容量３，４と、入力信号生成回路の出力端子間に接続するスイッチ６と、増幅器の入力端子間を接続するスイッチ７と、増幅器の出力端子間に接続するスイッチ８とからなるスイッチドキャパシタ型増幅器９と、スイッチ６とスイッチ７及びスイッチ８を排他的に制御する制御回路11とで増幅回路を構成する。
【選択図】 図１
Description
この発明は、増幅回路及びその応用装置に関し、特に、スイッチ素子からのチャージ流入による特性劣化をなくし、入力信号を高精度に増幅する増幅回路及びその応用回路に関する。
従来より、スイッチドキャパシタを使用して離散時間的に入力信号を増幅する増幅回路が知られている。例えば、Design for Reliability of Low-voltage, Switched-capacitor Circuits by Andrew Masami Abo Doctor of Philosophy in Engineering University of California, Berkeley Professor Paul R. Gray, Chairの第13頁（文献１）には、このような増幅回路として、図７に示すような構成のものが開示されている。但し、上記文献１開示のものは入力信号をシングルで増幅させているが、以下の説明では入力信号をディファレンシャルで増幅させるものとして図示説明する。
図７に示す増幅回路300 は、入力端子からの入力信号を差動の離散信号に変換する入力信号生成回路116 と、一端が入力信号生成回路116 の正出力端子に接続されているスイッチ105 及びスイッチ107 と、一端が入力信号生成回路116 の負出力端子に接続されているスイッチ106 及びスイッチ108 と、一端がスイッチ105 の他端と接続され、入力信号生成回路116 からの正出力信号をサンプルする入力容量101 と、一端がスイッチ106 の他端と接続され、入力信号生成回路116 からの負出力信号をサンプルする入力容量102 と、一端がスイッチ107 の他端に、他端が入力容量101 の他端に接続され、入力信号生成回路116 からの正出力信号をサンプルすると共に入力容量101 との間で電荷再分配を行う帰還容量103 と、一端がスイッチ108 の他端に、他端が入力容量102 の他端に接続され、入力信号生成回路116 からの負出力信号をサンプルすると共に入力容量102 との間で電荷再分配を行う帰還容量104 と、一端が帰還容量103 の一端に接続されているスイッチ109 と、一端が帰還容量104 の一端に接続されているスイッチ110 と、負入力端子が入力容量101 の他端に接続され、正入力端子が入力容量102 の他端に接続され、正出力端子がスイッチ109 の他端に接続され、負出力端子がスイッチ110 の他端に接続され、出力端子に信号を出力する増幅器111 と、入力容量101 の一端と入力容量102 の一端を接続するスイッチ112 と、増幅器111 の入力端子間を接続するスイッチ113 と、増幅器111 の出力端子間を接続するスイッチ114 とからなるスイッチドキャパシタ型増幅器115 と、入力信号生成回路116 及びスイッチドキャパシタ型増幅器115 の動作を制御する制御回路117 とから構成されている。
なお、スイッチ105 ，106 ，107 ，108 ，114 は制御回路117 からの制御信号φ１によりＯＮ／ＯＦＦ制御され、スイッチ113 は制御信号φ１′によりＯＮ／ＯＦＦ制御され、スイッチ109 ，110 ，112 は制御信号φ２によりＯＮ／ＯＦＦ制御されるようになっている。
次に、このように構成された増幅回路300 の動作について説明する。この増幅回路300 は図８のタイミングチャートで示すように、制御回路117 からの制御信号φ１，φ１′，φ２により、期間Ｔ１ではスイッチ105 〜スイッチ108 ，スイッチ113 ，スイッチ114 をＯＮ、スイッチ109 ，スイッチ110 ，スイッチ112 をＯＦＦし、期間Ｔ３ではスイッチ105 〜スイッチ108 ，スイッチ114 をＯＮ、スイッチ109 ，スイッチ110 ，スイッチ112 ，スイッチ113 をＯＦＦし、期間Ｔ２ではスイッチ109 ，スイッチ110 ，スイッチ112 をＯＮ、スイッチ105 〜スイッチ108 ，スイッチ113 ，スイッチ114 をＯＦＦするという動作を繰り返し行うことにより、入力信号生成回路116 からの出力信号を増幅している。
ここで、図９に示すようにスイッチ113 はゲート、ソース、ドレインの３つの端子をもつＭＯＳトランジスタから構成されているため、スイッチ113 がＯＮするＴ１の期間にスイッチ113 の反転層にチャージされる電荷が、スイッチ113 がＯＦＦするＴ３の期間に入力容量101 ，入力容量102 及び帰還容量103 ，帰還容量104 へ流入する。
このスイッチ113 によるチャージ注入量の総和をΔＱ，入力容量101 ，入力容量102 及び帰還容量103 ，帰還容量104 へのチャージ注入量を、それぞれΔＱ１，ΔＱ２，ΔＱ３，ΔＱ４とすると、次式（１）が成り立つ。
ΔＱ＝ΔＱ１＋ΔＱ２＋ΔＱ３＋ΔＱ４ 〔Ｃ〕 ・・・・・・・・（１）
ΔＱ＝ΔＱ１＋ΔＱ２＋ΔＱ３＋ΔＱ４ 〔Ｃ〕 ・・・・・・・・（１）
また、スイッチ105 〜スイッチ108 の閾値電圧をＶth、キャリア移動度をμ、ゲート容量をＷＣox／Ｌ、スイッチ105 ，スイッチ107 のＯＮ抵抗をＲon57、そのゲート−ソース間電圧をＶgs57、スイッチ106 ，スイッチ108 のＯＮ抵抗をＲon68、そのゲート−ソース間電圧をＶgs68とすると、次式（２），（３）が成り立つ。
Ｒon57＝１／｛μＷＣox（Ｖgs57−Ｖth）／Ｌ｝ 〔Ω〕 ・・・・・・・・（２）
Ｒon68＝１／｛μＷＣox（Ｖgs68−Ｖth）／Ｌ｝ 〔Ω〕 ・・・・・・・・（３）
更に、チャージ注入量ΔＱ１〜ΔＱ４とスイッチのＯＮ抵抗Ｒon57，Ｒon68の間には、次式（４），（５）が成り立つ。
ΔＱ１＝ΔＱ３∝ΔＩ・Ｒon68／｛２（Ｒon57＋Ｒon68）｝ 〔Ｃ〕・・・・（４）
ΔＱ２＝ΔＱ４∝ΔＩ・Ｒon57／｛２（Ｒon57＋Ｒon68）｝ 〔Ｃ〕・・・・（５）
ここで、ΔＩはチャージ流入に伴う流入電流である。
Ｒon57＝１／｛μＷＣox（Ｖgs57−Ｖth）／Ｌ｝ 〔Ω〕 ・・・・・・・・（２）
Ｒon68＝１／｛μＷＣox（Ｖgs68−Ｖth）／Ｌ｝ 〔Ω〕 ・・・・・・・・（３）
更に、チャージ注入量ΔＱ１〜ΔＱ４とスイッチのＯＮ抵抗Ｒon57，Ｒon68の間には、次式（４），（５）が成り立つ。
ΔＱ１＝ΔＱ３∝ΔＩ・Ｒon68／｛２（Ｒon57＋Ｒon68）｝ 〔Ｃ〕・・・・（４）
ΔＱ２＝ΔＱ４∝ΔＩ・Ｒon57／｛２（Ｒon57＋Ｒon68）｝ 〔Ｃ〕・・・・（５）
ここで、ΔＩはチャージ流入に伴う流入電流である。
これにより、入力信号生成回路116 からの出力信号に応じてＶgs57とＶgs68が変動してしまうため、Ｒon57とＲon68に差異が生じる。その結果、入力容量101 ，入力容量102 及び帰還容量103 ，帰還容量104 の電荷にも差異が生じてしまい、入力信号を高精度に増幅することができない。そこで、上記課題を解決する手段（増幅回路）として、Ｂootstrap回路が知られている。例えば、IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 36, NO.12, DECEMBER 2001 の第1933頁のＦig４，５（文献２）には、このようなＢootstrap回路が開示されている。
上記文献２に開示の増幅回路は、図10の（Ａ），（Ｂ）に示すように、Ｂootstrap回路によりＴＨＡ（track-and-hold amplifier）ＡＭＰからの出力信号電圧と電源電圧ＶＤＤとの和電圧を生成し、この和電圧を用いてＭ１〜Ｍ16，及び上記文献２の図示のものではシングル回路構成のため省略されているが、ディファレンシャル回路構成ではＭ１〜Ｍ16に対応する図示されていないＭ１′〜Ｍ16′を制御している。これにより、Ｍ１〜Ｍ16，及びＭ１′〜Ｍ16′のゲート−ソース間電圧を電源電圧ＶＤＤに制御できるため、ゲート−ソース間電圧の差異を低減することができる。
Design for Reliability of Low-voltage, Switched-capacitor Circuits by Andrew Masami Abo Doctor of Philosophy in Engineering University of California, Berkeley Professor Paul R. Gray, Chair, p.13 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 36, NO.12, DECEMBER 2001, p.1933
Design for Reliability of Low-voltage, Switched-capacitor Circuits by Andrew Masami Abo Doctor of Philosophy in Engineering University of California, Berkeley Professor Paul R. Gray, Chair, p.13 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 36, NO.12, DECEMBER 2001, p.1933
しかしながら、上記文献２開示のものでは、Ｍ１〜Ｍ16におけるゲート−ソース間電圧の差異を低減することによる回路規模の増大や消費電力の増加に対しては考慮がなされていない。また、上記文献２開示のものでは、上記和電圧として電源電圧以上の高電圧を生成しているが、半導体プロセスによって耐圧の上限が異なるため、入力信号振幅が制限され所望の特性が得られないこともありうる。
本発明は、従来の増幅回路の上記問題点を解消するためになされたもので、回路規模や消費電力の低減及び低電圧化を実現しつつ、スイッチ素子からのチャージ流入による特性劣化をなくし、入力信号を高精度に増幅する増幅回路及びその応用回路を提供することを目的とする。
上記課題を解決するため、請求項１に係る発明は、第１の入力容量の一端と第１の入力端子とを接続し、前記第１の入力容量の他端と第１の帰還容量の一端とを接続し、前記第１の入力容量の他端と増幅器の負入力端子とを接続し、前記増幅器の正出力端子と第１の出力端子とを接続し、前記第１の帰還容量の他端を前記増幅器の正出力端子と前記第１の出力端子との接続点にのみ接続すると共に、第２の入力容量の一端と第２の入力端子とを接続し、前記第２の入力容量の他端と第２の帰還容量の一端とを接続し、前記第２の入力容量の他端と前記増幅器の正入力端子とを接続し、前記増幅器の負出力端子と第２の出力端子とを接続し、前記第２の帰還容量の他端を前記増幅器の負出力端子と前記第２の出力端子との接続点にのみ接続し、前記第１及び第２の入力容量の一端間を第１のスイッチを介して接続し、前記増幅器の正負入力端子間を第２のスイッチを介して接続し、及び前記増幅器の正負出力端子間を第３のスイッチを介して接続したスイッチドキャパシタ型増幅器を、少なくとも１つ有する増幅ユニットと、外部入力信号を差動の離散信号に変換し、前記増幅ユニットにおける初段のスイッチドキャパシタ型増幅器の前記第１の入力端子及び前記第２の入力端子に前記差動の前記離散信号の一方の離散信号と他方の離散信号とを各々供給する入力信号生成回路と、前記第１のスイッチと、前記第２及び第３のスイッチとを略排他的に制御する制御回路とを備えて増幅回路を構成するものである。
この請求項１に係る発明の実施例には、実施例１〜５が対応する。そして、このように構成された請求項１に係る増幅回路においては、第１の期間において、第２と第３のスイッチをＯＮ、第１のスイッチをＯＦＦすることにより、第１及び第２の入力容量にのみ、第１及び第２の入力端子に入力される信号がサンプルされ、第２の期間において、第２と第３のスイッチをＯＦＦ、第１のスイッチをＯＮすることにより、第１及び第２の入力容量にサンプルされた電荷が第１及び第２の帰還容量との間でそれぞれ電荷再分配される。以下、第１の期間、第２の期間が繰り返され、第１及び第２の入力端子に入力される信号が、入力容量と帰還容量との容量比に応じた増幅率で各々増幅される。
請求項２に係る発明は、請求項１に係る増幅回路において、前記増幅ユニットは、前記スイッチドキャパシタ型増幅器が多段に縦続接続されてなり、前記制御回路は、前段の前記スイッチドキャパシタ型増幅器に対し、後段の前記スイッチドキャパシタ型増幅器を逆位相で制御することを特徴とするものである。
この請求項２に係る発明の実施例には、実施例２〜５が対応する。そしてこのように構成された請求項２に係る増幅回路においては、前段のスイッチドキャパシタ型増幅器に対し、後段の前記スイッチドキャパシタ型増幅器が逆位相で制御され、増幅回路の増幅度を更に高める。
請求項３に係る発明は、請求項１又は２に係る増幅回路において、前記第１と第２の入力容量、及び前記第１と第２の帰還容量は、その容量値が可変であることを特徴とするものである。
請求項３に係る発明の実施例には、実施例３〜５が対応する。そして、このように構成された請求項３に係る増幅回路においては、入力容量及び帰還容量の容量値が可変され、増幅回路の増幅率が任意に設定される。
請求項４に係る発明は、入力アナログ信号を所定のビット数のサブデジタル信号に変換すると共に、前記サブデジタル信号に対応するアナログ信号値を前記入力アナログ信号から減算増幅して次段への入力アナログ信号として出力する減算増幅器が多段に縦続接続されてなり、各段における前記サブデジタル信号が論理処理されて原入力アナログ信号を対応するデジタル信号に変換するパイプライン型ＡＤ変換回路であって、請求項１に係る増幅回路を有して且つ、その増幅ユニットが、前記スイッチドキャパシタ型増幅器が多段に縦続接続されてなり、各スイッチドキャパシタ型増幅器に対し、前記第１及び第２の入力端子に入力される、前段の前記スイッチドキャパシタ型増幅器からの入力アナログ信号の信号値に対応する前記サブデジタル信号を出力するサブＡ／Ｄ変換器と、前記サブデジタル信号に応じた第１のリファレンス電圧を出力する第１のリファレンス電圧源と、その一端が第４のスイッチを介して前記第１のリファレンス電圧源に、その他端が前記第１の帰還容量の一端に接続された第３の入力容量と、前記サブデジタル信号に応じた第２のリファレンス電圧を出力する第２のリファレンス電圧源と、その一端が第５のスイッチを介して前記第２のリファレンス電圧源に、その他端が前記第２の帰還容量の一端に接続された第４の入力容量と、前記第３及び第４の入力容量の一端間を接続する第６のスイッチとを有して前記減算増幅器となし、ここで、前記制御回路は、前記第４及び第５のスイッチを前記第２及び第３のスイッチと、前記第６のスイッチを前記第１のスイッチと、それぞれ同期してその接続を制御するようにしてパイプライン型ＡＤ変換回路を構成するものである。
この請求項４に係る発明の実施例には、実施例４及び５が対応する。そして、このように構成された請求項４に係るパイプライン型ＡＤ変換回路においては、請求項１に係る増幅回路の特性を有するパイプライン型ＡＤ変換回路が実現され、スイッチ素子からのチャージ流入による特性劣化をなくし、入力信号を高精度で増幅する。
請求項５に係る発明は、請求項４に係るパイプライン型ＡＤ変換回路において、前記制御回路は、前段の前記減算増幅器に対し、後段の前記減算増幅器を逆位相で制御することを特徴とするものである。
この請求項５に係る発明の実施例には、実施例４及び５が対応する。そして、このように構成されたパイプライン型ＡＤ変換回路においては、前段の減算増幅器に対し、後段の減算増幅器を逆位相で制御され、前段におけるスイッチドキャパシタ型増幅器の出力端子間を接続する第３のスイッチと後段における入力容量の一端間を接続する第１のスイッチが共用される。
請求項６に係る発明は、請求項４又は５に係るパイプライン型ＡＤ変換回路において、前記第１と第２の入力容量、及び前記第１と第２の帰還容量は、その容量値が可変であることを特徴とするものである。
この請求項６に係る発明の実施例には、実施例４及び５が対応する。そしてこのように構成されたパイプライン型ＡＤ変換回路においては、入力容量及び帰還容量の容量値が可変され、各減算増幅器の増幅率が任意に設定される。
請求項７に係る発明は、被写体像を映像信号に変換する固体撮像素子と、前記固体撮像素子からの出力信号のノイズを除去する相関二重サンプリング回路と、該相関二重サンプリング回路からの出力信号を増幅するプログラマブルゲインアンプと、該プログラマブルゲインアンプからの出力信号をデジタル信号に変換するＡ／Ｄ変換器とを有する映像信号処理回路であって、前記相関二重サンプリング回路、前記プログラマブルゲインアンプ、又は前記Ａ／Ｄ変換器の少なくとも１つが、請求項１〜３までのいずれか１項に係る増幅回路を含むことを特徴とするものである。
この請求項７に係る発明の実施例には、実施例５が対応する。そして、このように構成された請求項７に係る映像信号処理回路においては、相関二重サンプリング回路、プログラマブルゲインアンプ、又はＡ／Ｄ変換器の少なくとも１つが、請求項１〜４までのいずれか１項に係る増幅回路の特性を有し、スイッチ素子からのチャージ流入による特性劣化をなくし、映像信号を高精度で増幅する。
請求項８に係る発明は、被写体像を映像信号に変換する固体撮像素子と、前記固体撮像素子からの出力信号のノイズを除去する相関二重サンプリング回路と、該相関二重サンプリング回路からの出力信号を増幅するプログラマブルゲインアンプと、該プログラマブルゲインアンプからの出力信号をデジタル信号に変換するＡ／Ｄ変換器とを有する映像信号処理回路であって、前記プログラマブルゲインアンプ又は前記Ａ／Ｄ変換器の少なくとも一方が、請求項４〜６までのいずれか１項に係るパイプライン型Ａ／Ｄ変換回路を含むことを特徴とするものである。
この請求項８に係る発明の実施例には、実施例５が対応する。そして、このように構成された請求項８に係る映像信号処理回路においては、プログラマブルゲインアンプ又はＡ／Ｄ変換器の少なくとも一方が、請求項５〜７までのいずれか１項に係るパイプライン型Ａ／Ｄ変換回路の特性を有し、スイッチ素子からのチャージ流入による特性劣化をなくし、映像信号を高精度で増幅する。
請求項１に係る発明によれば、帰還容量を入力容量として兼用せず、入力容量にサンプルされた信号を電荷再配分するときにのみ用いるように構成しているので、入力端子と入力容量及び帰還容量との間に直列にスイッチを設ける必要がなくなり、したがって、スイッチのＯＮ抵抗を考慮する必要がなく、入力信号の変動による入力容量にチャージ注入される電荷量の差異もない。更に、スイッチのＯＮ抵抗を一定に制御する回路が不要であるため、回路規模や消費電力の低減及び低電圧化を実現しつつ、スイッチ素子からのチャージ流入による特性劣化をなくし、入力信号を高精度に増幅することができる。
また請求項２に係る発明によれば、前段におけるスイッチドキャパシタ増幅器の出力端子間を接続する第３のスイッチと後段における入力容量の一端間を接続する第１のスイッチを共用させられるので、増幅回路の増幅度を更に高めつつも、構成を簡単化することが可能となる。
また請求項３に係る発明によれば、入力容量及び帰還容量の容量値を可変とすることにより、増幅回路の増幅率を任意に設定することができる。
また請求項４に係る発明によれば、請求項１に係る増幅回路の特性を有するパイプライン型ＡＤ変換回路が構成されるので、その回路規模や消費電力の低減及び低電圧化を実現しつつ、スイッチ素子からのチャージ流入による特性劣化をなくし、入力信号を高精度に増幅することが可能となる。
また請求項５に係る発明によれば、前段におけるスイッチドキャパシタ増幅器の出力端子間を接続する第３のスイッチと後段における入力容量の一端間を接続する第１のスイッチを共用させられるので、構成を簡単化することが可能となる。
また請求項６に係る発明によれば、入力容量及び帰還容量の容量を可変とすることにより、各減算増幅器の増幅率を任意に設定することができる。
また請求項７に係る発明によれば、相関二重サンプリング回路、プログラマブルゲインアンプ、又はＡ／Ｄ変換器の少なくとも１つが、請求項１〜４までのいずれか１項に係る増幅回路の特性を有するため、映像信号処理回路の回路規模や消費電力の低減及び低電圧化を実現しつつ、スイッチ素子からのチャージ流入による特性劣化をなくし、映像信号を高精度に増幅することができる。
また請求項８に係る発明によれば、プログラマブルゲインアンプ又はＡ／Ｄ変換器の少なくとも一方が、請求項５〜７までのいずれか１項に係るパイプライン型Ａ／Ｄ変換回路の特性を有するため、映像信号処理回路の回路規模や消費電力の低減及び低電圧化を実現しつつ、スイッチ素子からのチャージ流入による特性劣化をなくし、映像信号を高精度に増幅することができる。
また請求項２に係る発明によれば、前段におけるスイッチドキャパシタ増幅器の出力端子間を接続する第３のスイッチと後段における入力容量の一端間を接続する第１のスイッチを共用させられるので、増幅回路の増幅度を更に高めつつも、構成を簡単化することが可能となる。
また請求項３に係る発明によれば、入力容量及び帰還容量の容量値を可変とすることにより、増幅回路の増幅率を任意に設定することができる。
また請求項４に係る発明によれば、請求項１に係る増幅回路の特性を有するパイプライン型ＡＤ変換回路が構成されるので、その回路規模や消費電力の低減及び低電圧化を実現しつつ、スイッチ素子からのチャージ流入による特性劣化をなくし、入力信号を高精度に増幅することが可能となる。
また請求項５に係る発明によれば、前段におけるスイッチドキャパシタ増幅器の出力端子間を接続する第３のスイッチと後段における入力容量の一端間を接続する第１のスイッチを共用させられるので、構成を簡単化することが可能となる。
また請求項６に係る発明によれば、入力容量及び帰還容量の容量を可変とすることにより、各減算増幅器の増幅率を任意に設定することができる。
また請求項７に係る発明によれば、相関二重サンプリング回路、プログラマブルゲインアンプ、又はＡ／Ｄ変換器の少なくとも１つが、請求項１〜４までのいずれか１項に係る増幅回路の特性を有するため、映像信号処理回路の回路規模や消費電力の低減及び低電圧化を実現しつつ、スイッチ素子からのチャージ流入による特性劣化をなくし、映像信号を高精度に増幅することができる。
また請求項８に係る発明によれば、プログラマブルゲインアンプ又はＡ／Ｄ変換器の少なくとも一方が、請求項５〜７までのいずれか１項に係るパイプライン型Ａ／Ｄ変換回路の特性を有するため、映像信号処理回路の回路規模や消費電力の低減及び低電圧化を実現しつつ、スイッチ素子からのチャージ流入による特性劣化をなくし、映像信号を高精度に増幅することができる。
次に、本発明を実施するための最良の形態について説明する。
（実施例１）
まず、本発明に係る増幅回路の実施例１について説明する。図１は、実施例１に係る増幅回路の構成を示す回路構成図である。この実施例に係る増幅回路100 は、入力端子からの入力信号を差動の離散信号に変換する入力信号生成回路10と、一端が入力信号生成回路10の正出力端子に接続され、入力信号生成回路10からの正出力信号をサンプルする入力容量１と、一端が入力信号生成回路10の負出力端子に接続され、入力信号生成回路10からの負出力信号をサンプルする入力容量２と、一端が入力容量１の他端に接続され、入力容量１との間で電荷再分配を行う帰還容量３と、一端が入力容量２の他端に接続され、入力容量２との間で電荷再分配を行う帰還容量４と、負入力端子が入力容量１の他端に接続され、正入力端子が入力容量２の他端に接続され、正出力端子が帰還容量３の他端に接続され、負出力端子が帰還容量４の他端に接続され、出力端子に信号を出力する増幅器５と、入力容量１の一端と入力容量２の一端間を接続するスイッチ６と、増幅器５の正負入力端子間を接続するスイッチ７と、増幅器５の正負出力端子間を接続するスイッチ８とからなるスイッチドキャパシタ型増幅器９と、入力信号生成回路10及びスイッチドキャパシタ型増幅器９の動作を制御する制御回路11とから構成されている。そして、スイッチ７，８は制御回路11からの制御信号φ１によりＯＮ／ＯＦＦ制御され、スイッチ６は制御信号φ２によりＯＮ／ＯＦＦ制御されるようになっている。
まず、本発明に係る増幅回路の実施例１について説明する。図１は、実施例１に係る増幅回路の構成を示す回路構成図である。この実施例に係る増幅回路100 は、入力端子からの入力信号を差動の離散信号に変換する入力信号生成回路10と、一端が入力信号生成回路10の正出力端子に接続され、入力信号生成回路10からの正出力信号をサンプルする入力容量１と、一端が入力信号生成回路10の負出力端子に接続され、入力信号生成回路10からの負出力信号をサンプルする入力容量２と、一端が入力容量１の他端に接続され、入力容量１との間で電荷再分配を行う帰還容量３と、一端が入力容量２の他端に接続され、入力容量２との間で電荷再分配を行う帰還容量４と、負入力端子が入力容量１の他端に接続され、正入力端子が入力容量２の他端に接続され、正出力端子が帰還容量３の他端に接続され、負出力端子が帰還容量４の他端に接続され、出力端子に信号を出力する増幅器５と、入力容量１の一端と入力容量２の一端間を接続するスイッチ６と、増幅器５の正負入力端子間を接続するスイッチ７と、増幅器５の正負出力端子間を接続するスイッチ８とからなるスイッチドキャパシタ型増幅器９と、入力信号生成回路10及びスイッチドキャパシタ型増幅器９の動作を制御する制御回路11とから構成されている。そして、スイッチ７，８は制御回路11からの制御信号φ１によりＯＮ／ＯＦＦ制御され、スイッチ６は制御信号φ２によりＯＮ／ＯＦＦ制御されるようになっている。
次に、このように構成されている増幅回路100 の動作について説明する。この増幅回路100 は、図２のタイミングチャートに示すように、制御回路11からの制御信号φ１，φ２により、期間Ｔ１ではスイッチ７，スイッチ８をＯＮ、スイッチ６をＯＦＦさせ、入力容量１は入力信号生成回路10からの正入力信号をサンプルし、入力容量２は入力信号生成回路10からの負入力信号をサンプルする。次に、期間Ｔ２ではスイッチ６をＯＮ、スイッチ７，スイッチ８をＯＦＦさせ、入力容量１は帰還容量３との間で電荷再分配を行い、入力容量２は帰還容量４との間で電荷再分配を行う。そして、この期間Ｔ１及びＴ２の動作は繰り返し行われる。
ここで、上記期間Ｔ１における入力信号生成回路10からの正出力電圧Ｖinp ，負出力電圧Ｖinn ，増幅器５の正入力端子電圧をＶos，増幅器５の負入力端子電圧をＶos，正出力電圧をＶＣＭ，負出力電圧をＶＣＭとし、上記期間Ｔ２における入力信号生成回路10からの正出力電圧をＶＣＭ，負出力電圧をＶＣＭ，増幅器５の正入力端子電圧をＶos，増幅器５の負入力端子電圧をＶos，正出力電圧をＶoutp' ，負出力電圧をＶoutn' とし、入力容量１の容量値をＣ１，入力容量２の容量値をＣ２，帰還容量３の容量値をＣ３，帰還容量４の容量値をＣ４とすると、次式（６），（７）が成り立つ。
Ｃ１（Ｖinp −Ｖos）＋Ｃ３（ＶＣＭ−Ｖos）
＝Ｃ１（ＶＣＭ−Ｖos）＋Ｃ３（Ｖoutp' −Ｖos） ・・・・・・・・・・・（６）
Ｃ２（Ｖinn −Ｖos）＋Ｃ４（ＶＣＭ−Ｖos）
＝Ｃ２（ＶＣＭ−Ｖos）＋Ｃ４（Ｖoutn' −Ｖos） ・・・・・・・・・・・（７）
更に、Ｃ１＝Ｃ２＝Ｃs ，Ｃ３＝Ｃ４＝Ｃf とすると、（６），（７）式より次式（８）を得る。
（Ｖoutp' −Ｖoutn' ）＝（Ｃs ／Ｃf ）×（Ｖinp −Ｖinn ） ・・・・・（８）
したがって、入力容量と帰還容量との比に応じて入力信号生成回路10からの出力信号を増幅する。
Ｃ１（Ｖinp −Ｖos）＋Ｃ３（ＶＣＭ−Ｖos）
＝Ｃ１（ＶＣＭ−Ｖos）＋Ｃ３（Ｖoutp' −Ｖos） ・・・・・・・・・・・（６）
Ｃ２（Ｖinn −Ｖos）＋Ｃ４（ＶＣＭ−Ｖos）
＝Ｃ２（ＶＣＭ−Ｖos）＋Ｃ４（Ｖoutn' −Ｖos） ・・・・・・・・・・・（７）
更に、Ｃ１＝Ｃ２＝Ｃs ，Ｃ３＝Ｃ４＝Ｃf とすると、（６），（７）式より次式（８）を得る。
（Ｖoutp' −Ｖoutn' ）＝（Ｃs ／Ｃf ）×（Ｖinp −Ｖinn ） ・・・・・（８）
したがって、入力容量と帰還容量との比に応じて入力信号生成回路10からの出力信号を増幅する。
このように、実施例１に係る増幅回路100 は、入力信号生成回路10と入力容量１及び入力容量２の間に直列にスイッチを介さないため、スイッチのＯＮ抵抗を考慮する必要がなく、入力容量１，入力容量２にチャージ注入される電荷量の差異もない。更に、上記文献２におけるスイッチのＯＮ抵抗を一定に制御する回路が不要である。
以上のように、図１に示した実施例１に係る増幅回路100 は、回路規模や消費電力の低減及び低電圧化を実現しつつ、スイッチ素子からのチャージ流入による特性劣化をなくし、入力信号を高精度に増幅することができる。
（実施例２）
次に、本発明に係る増幅回路の実施例２について説明する。図３は、実施例２に係る増幅回路の構成を示す回路構成図であり、図１に示した実施例１に係る増幅回路と共通する構成要素には共通の符号を付して示している。この実施例２に係る増幅回路が実施例１に係る増幅回路と異なる点は、スイッチドキャパシタ型増幅器９の後段に、該スイッチドキャパシタ型増幅器９と同じ構成のスイッチドキャパシタ型増幅器29を設けている点である。そして、前段のスイッチドキャパシタ型増幅器９のスイッチ７，８及び後段のスイッチドキャパシタ型増幅器29のスイッチ26は、制御回路11からの制御信号φ１によりＯＮ／ＯＦＦ制御され、前段のスイッチドキャパシタ型増幅器９のスイッチ６及び後段のスイッチドキャパシタ型増幅器29のスイッチ27，28は制御信号φ２によりＯＮ／ＯＦＦ制御されるようになっている。
次に、本発明に係る増幅回路の実施例２について説明する。図３は、実施例２に係る増幅回路の構成を示す回路構成図であり、図１に示した実施例１に係る増幅回路と共通する構成要素には共通の符号を付して示している。この実施例２に係る増幅回路が実施例１に係る増幅回路と異なる点は、スイッチドキャパシタ型増幅器９の後段に、該スイッチドキャパシタ型増幅器９と同じ構成のスイッチドキャパシタ型増幅器29を設けている点である。そして、前段のスイッチドキャパシタ型増幅器９のスイッチ７，８及び後段のスイッチドキャパシタ型増幅器29のスイッチ26は、制御回路11からの制御信号φ１によりＯＮ／ＯＦＦ制御され、前段のスイッチドキャパシタ型増幅器９のスイッチ６及び後段のスイッチドキャパシタ型増幅器29のスイッチ27，28は制御信号φ２によりＯＮ／ＯＦＦ制御されるようになっている。
次に、このように構成された実施例２に係る増幅回路の動作について、実施例１に係る増幅回路の動作との違いを説明する。この実施例２に係る増幅回路100 は、図２のタイミングチャートに示すように、制御回路11からの制御信号φ１，φ２により、期間Ｔ１ではスイッチ７，スイッチ８，スイッチ26をＯＮ、スイッチ６，スイッチ27，スイッチ28をＯＦＦさせ、入力容量１は入力信号生成回路10からの正入力信号を直列にスイッチを介さずにサンプルし、入力容量２は入力信号生成回路10からの負入力信号を直列にスイッチを介さずにサンプルし、入力容量21は帰還容量23との間で電荷再分配を行い、入力容量22は帰還容量24との間で電荷再分配を行う。
次に、期間Ｔ２ではスイッチ７，スイッチ８，スイッチ26をＯＦＦ、スイッチ６，スイッチ27，スイッチ28をＯＮさせ、入力容量21はスイッチドキャパシタ型増幅器９からの正入力信号を直列にスイッチを介さずにサンプルし、入力容量22はスイッチドキャパシタ型増幅器９からの負入力信号を直列にスイッチを介さずにサンプルし、入力容量１は帰還容量３との間で電荷再分配を行い、入力容量２は帰還容量４との間で電荷再分配を行う。
そして、この期間Ｔ１及びＴ２の動作は繰り返し行われ、前段のスイッチドキャパシタ型増幅器９は入力信号生成回路10からの出力信号を増幅し、後段のスイッチドキャパシタ型増幅器29は前段のスイッチドキャパシタ型増幅器９からの出力信号を増幅する。また、後段のスイッチドキャパシタ型増幅器29におけるサンプル動作、ホールド動作は、前段のスイッチドキャパシタ型増幅器９におけるサンプル動作、ホールド動作とは逆相で動作する。
以上のように、実施例２に係る増幅回路では、スイッチドキャパシタ型増幅器を多段に縦続接続しても、前段のスイッチドキャパシタ型増幅器９と後段のスイッチドキャパシタ型増幅器29の入力容量21及び入力容量22の間に直列にスイッチを介さないため、図１に示した実施例１に係る増幅回路と同様な効果が得られるだけではなく、前段のスイッチドキャパシタ型増幅器９の増幅器５の出力端子間を接続するスイッチ８と後段のスイッチドキャパシタ型増幅器29の入力容量21，入力容量22の一端間を接続するスイッチ26を共用できると共に、増幅回路の増幅度を更に高めることができる。なお、上記実施例２においては、２段のスイッチドキャパシタ型増幅器を縦続接続したものを示したが、縦続接続されるスイッチドキャパシタ型増幅器は２段に限らず、同様にして３段以上縦続接続することも可能である。
（実施例３）
次に、本発明に係る増幅回路の実施例３について説明する。図４は、実施例３に係る増幅回路の構成を示す回路構成図であり、図１に示した実施例１に係る増幅回路と共通する構成要素には共通の符号を付して示している。この実施例３に係る増幅回路が実施例１に係る増幅回路と異なる点は、入力容量１を可変入力容量１′とし、入力容量２を可変入力容量２′とし、帰還容量３を可変帰還容量３′とし、帰還容量４を可変帰還容量４′とし、可変入力容量１′，可変入力容量２′及び可変帰還容量３′，可変帰還容量４′の各容量値を制御する制御回路12を設けている点である。
次に、本発明に係る増幅回路の実施例３について説明する。図４は、実施例３に係る増幅回路の構成を示す回路構成図であり、図１に示した実施例１に係る増幅回路と共通する構成要素には共通の符号を付して示している。この実施例３に係る増幅回路が実施例１に係る増幅回路と異なる点は、入力容量１を可変入力容量１′とし、入力容量２を可変入力容量２′とし、帰還容量３を可変帰還容量３′とし、帰還容量４を可変帰還容量４′とし、可変入力容量１′，可変入力容量２′及び可変帰還容量３′，可変帰還容量４′の各容量値を制御する制御回路12を設けている点である。
次に、このように構成された実施例３に係る増幅回路の動作について、実施例１に係る増幅回路の動作との違いを説明する。制御回路12は、制御端子13からの制御信号に応じて、可変入力容量１′，可変入力容量２′及び可変帰還容量３′，可変帰還容量４′の各容量値を任意に可変する。
ここで、可変入力容量１′及び可変入力容量２′の容量値をＣs"，可変帰還容量３′及び可変帰還容量４′の容量値をＣf"とし、図２のＴ２の期間における正出力電圧をＶoutp" ，負出力電圧をＶoutn" とすると、（８）式より次式（９）を得る。
（Ｖoutp" −Ｖoutn" ）＝（Ｃs"／Ｃf"）×（Ｖinp −Ｖinn ） ・・・・・（９）
また、可変入力容量１′及び可変入力容量２′と、可変帰還容量３′及び可変帰還容量４′は、どちらか一方だけを可変にしてもよい。
（Ｖoutp" −Ｖoutn" ）＝（Ｃs"／Ｃf"）×（Ｖinp −Ｖinn ） ・・・・・（９）
また、可変入力容量１′及び可変入力容量２′と、可変帰還容量３′及び可変帰還容量４′は、どちらか一方だけを可変にしてもよい。
以上のように、実施例３では、スイッチドキャパシタ型増幅器の入力容量及び帰還容量を任意に可変することができるため、前記実施例１に係る増幅回路と同様な効果が得られるだけではなく、増幅回路の増幅率を任意に設定することができる。また、この各容量を可変容量とする構成は、図３に示した実施例２にも適用できる。
（実施例４）
次に、本発明に係るパイプライン型ＡＤ変換回路の実施例を実施例４として説明する。図５は、本発明に係るパイプライン型ＡＤ変換回路の実施例における減算増幅器の回路構成図であり、図１に示した実施例１に係る増幅回路と共通する構成要素には共通の符号を付して示している。このパイプライン型ＡＤ変換回路における減算増幅器が実施例１に係る増幅回路と異なる点は、入力信号生成回路10からのアナログの正負出力信号を比較・判定し所定のビット数のサブデジタル信号に変換するサブＡ／Ｄ変換器33と、サブＡ／Ｄ変換器33の比較・判定結果に応じて複数のリファレンス電圧から１つを選択するサブＤ／Ａ変換器34，サブＤ／Ａ変換器35と、一端をサブＤ／Ａ変換器34の出力に接続するスイッチ36と、一端をサブＤ／Ａ変換器35の出力に接続するスイッチ37と、一端をスイッチ36の他端に、他端をスイッチ37の他端に接続するスイッチ38と、一端をスイッチ36の他端に、他端を増幅器５の負入力端子に接続する入力容量31と、一端をスイッチ37の他端に、他端を増幅器５の正入力端子に接続する入力容量32を新たに設けている点である。そして、スイッチ７，スイッチ８及びスイッチ38は制御回路11の制御信号φ１によりＯＮ／ＯＦＦ制御され、スイッチ６，スイッチ36及びスイッチ37は制御信号φ２によりＯＮ／ＯＦＦ制御されるようになっている。
次に、本発明に係るパイプライン型ＡＤ変換回路の実施例を実施例４として説明する。図５は、本発明に係るパイプライン型ＡＤ変換回路の実施例における減算増幅器の回路構成図であり、図１に示した実施例１に係る増幅回路と共通する構成要素には共通の符号を付して示している。このパイプライン型ＡＤ変換回路における減算増幅器が実施例１に係る増幅回路と異なる点は、入力信号生成回路10からのアナログの正負出力信号を比較・判定し所定のビット数のサブデジタル信号に変換するサブＡ／Ｄ変換器33と、サブＡ／Ｄ変換器33の比較・判定結果に応じて複数のリファレンス電圧から１つを選択するサブＤ／Ａ変換器34，サブＤ／Ａ変換器35と、一端をサブＤ／Ａ変換器34の出力に接続するスイッチ36と、一端をサブＤ／Ａ変換器35の出力に接続するスイッチ37と、一端をスイッチ36の他端に、他端をスイッチ37の他端に接続するスイッチ38と、一端をスイッチ36の他端に、他端を増幅器５の負入力端子に接続する入力容量31と、一端をスイッチ37の他端に、他端を増幅器５の正入力端子に接続する入力容量32を新たに設けている点である。そして、スイッチ７，スイッチ８及びスイッチ38は制御回路11の制御信号φ１によりＯＮ／ＯＦＦ制御され、スイッチ６，スイッチ36及びスイッチ37は制御信号φ２によりＯＮ／ＯＦＦ制御されるようになっている。
次に、このように構成されたパイプライン型ＡＤ変換回路における減算増幅器の動作について、実施例１に係る増幅回路の動作との違いを説明する。このパイプライン型ＡＤ変換回路における減算増幅器100 は、図２のタイミングチャートに示すように、制御回路11からの制御信号φ１，φ２により、期間Ｔ１ではスイッチ７，スイッチ８，スイッチ38をＯＮ、スイッチ６，スイッチ36，スイッチ37をＯＦＦさせ、入力容量１は入力信号生成回路10からの正入力信号をサンプルし、入力容量２は入力信号生成回路10からの負入力信号をサンプルし、サブＡ／Ｄ変換器33は入力信号生成回路10からの出力信号を比較・判定し、サブＤ／Ａ変換器34，サブＤ／Ａ変換器35へ出力する。
次に、期間Ｔ２ではスイッチ７，スイッチ８，スイッチ38をＯＦＦ、スイッチ６，スイッチ36，スイッチ37をＯＮさせ、入力容量１は帰還容量３との間で電荷再分配を行い、入力容量２は帰還容量４との間で電荷再分配を行い、サブＤ／Ａ変換器34，サブＤ／Ａ変換器35はサブＡ／Ｄ変換器33からの比較・判定信号に応じて複数のリファレンス電圧から１つを選択し、入力容量31はサブＤ／Ａ変換器34が選択する任意のリファレンス電圧をサンプルすると共に帰還容量３との間で電荷再分配を行い、入力容量32はサブＤ／Ａ変換器35が選択する任意のリファレンス電圧をサンプルすると共に帰還容量４との間で電荷再分配を行う。そして、この期間Ｔ１及びＴ２の動作は繰り返し行われる。
ここで、入力容量１，入力容量２及び帰還容量３，帰還容量４に関する演算増幅式は既に式（８）で求めているため、入力容量31，入力容量32及び帰還容量３，帰還容量４に関する演算増幅式を求める。上記期間Ｔ１におけるサブＤ／Ａ変換器34からの出力電圧をＶrefp，サブＤ／Ａ変換器35からの出力電圧をＶrefn，増幅器５の正入力端子をＶos，増幅器５の負入力端子電圧をＶos，正出力電圧をＶＣＭ，負出力電圧をＶＣＭとし、上記期間Ｔ２におけるサブＤ／Ａ変換器34からの出力電圧をＶＣＭ，サブＤ／Ａ変換器35からの出力電圧をＶＣＭ，増幅器５の正入力端子電圧をＶos，増幅器５の負入力端子電圧をＶos，正出力電圧をＶoutp""，負出力電圧をＶoutn""とし、入力容量31の容量値をＣ31，入力容量32の容量値をＣ32，帰還容量３の容量値をＣ３，帰還容量４の容量値をＣ４とすると、次式（10），（11）が成り立つ。
Ｃ31（ＶＣＭ−Ｖos）＋Ｃ３（ＶＣＭ−Ｖos）
＝Ｃ31（Ｖrefp−Ｖos）＋Ｃ３（Ｖoutp""−Ｖos） ・・・・・・・・・・・（10）
Ｃ32（ＶＣＭ−Ｖos）＋Ｃ４（ＶＣＭ−Ｖos）
＝Ｃ32（Ｖrefn−Ｖos）＋Ｃ４（Ｖoutn""−Ｖos） ・・・・・・・・・・・（11）
Ｃ31（ＶＣＭ−Ｖos）＋Ｃ３（ＶＣＭ−Ｖos）
＝Ｃ31（Ｖrefp−Ｖos）＋Ｃ３（Ｖoutp""−Ｖos） ・・・・・・・・・・・（10）
Ｃ32（ＶＣＭ−Ｖos）＋Ｃ４（ＶＣＭ−Ｖos）
＝Ｃ32（Ｖrefn−Ｖos）＋Ｃ４（Ｖoutn""−Ｖos） ・・・・・・・・・・・（11）
更に、Ｃ31＝Ｃ32＝Ｃr ，Ｃ３＝Ｃ４＝Ｃf とすると、（10），（11）式より次式（12）を得る。
（Ｖoutp""−Ｖoutn""）＝−（Ｃr ／Ｃf ）×（Ｖrefp−Ｖrefn） ・・・・（12）
結局、スイッチドキャパシタ型増幅器９の演算増幅式は、上記式（８），（12）より次式（13）のようになる。
（Ｖoutp−Ｖoutn）＝（Ｖoutp' −Ｖoutn' ）＋（Ｖoutp""−Ｖoutn""）
＝（Ｃs ／Ｃf ）×（Ｖinp −Ｖinn ）−（Ｃr ／Ｃf ）×（Ｖrefp−Ｖrefn）
・・・・・・・（13）
このように、入力信号生成回路10からの出力信号を増幅し、サブＤ／Ａ変換器34，サブＤ／Ａ変換器35からのリファレンス電圧を減算する。
（Ｖoutp""−Ｖoutn""）＝−（Ｃr ／Ｃf ）×（Ｖrefp−Ｖrefn） ・・・・（12）
結局、スイッチドキャパシタ型増幅器９の演算増幅式は、上記式（８），（12）より次式（13）のようになる。
（Ｖoutp−Ｖoutn）＝（Ｖoutp' −Ｖoutn' ）＋（Ｖoutp""−Ｖoutn""）
＝（Ｃs ／Ｃf ）×（Ｖinp −Ｖinn ）−（Ｃr ／Ｃf ）×（Ｖrefp−Ｖrefn）
・・・・・・・（13）
このように、入力信号生成回路10からの出力信号を増幅し、サブＤ／Ａ変換器34，サブＤ／Ａ変換器35からのリファレンス電圧を減算する。
ところで、入力容量31，入力容量32には、それぞれ直列にスイッチ36，スイッチ37が接続され、スイッチドキャパシタ型増幅器９に接続されているが、スイッチ36，スイッチ37のＯＮ抵抗に比べてサブＤ／Ａ変換器34，サブＤ／Ａ変換器35の出力インピーダンスが十分高いため、スイッチ36，スイッチ37への、スイッチ７のチャージ流入に伴う流入電流は極めて小さく、スイッチドキャパシタ型増幅器９による増幅にほとんど影響がない。
以上のように、パイプライン型ＡＤ変換回路における減算増幅器の実施例では、上記実施例１に係る増幅回路にサブＡ／Ｄ変換器、サブＤ／Ａ変換器を接続して構成することにより、減算増幅器として動作することが可能となるため、実施例１に係る増幅回路と同様な効果が得られるだけではなく、パイプライン型ＡＤ変換回路の回路規模や消費電力の低減及び低電圧化を実現しつつ、スイッチ素子からのチャージ流入による特性劣化をなくし、入力信号を高精度に処理することができる。上記実施例では、実施例１に係る増幅回路にサブＡ／Ｄ変換器、サブＤ／Ａ変換器を接続して構成したものを示したが、実施例２又は３に係る増幅回路にサブＡ／Ｄ変換器、サブＤ／Ａ変換器を接続して構成してもよく、同等の効果が得られる。
（実施例５）
次に、本発明に係る映像信号処理回路の実施例を実施例５として説明する。図６は、本発明に係る映像信号処理回路の実施例の構成を示すブロック構成図である。この映像信号処理回路200 は、被写体像を映像信号に変換する固体撮像素子90と、固体撮像素子90からの映像信号のノイズを除去する相関二重サンプリング回路40と、相関二重サンプリング回路40からの出力信号を任意に増幅するプログラマブルゲインアンプ50と、プログラマブルゲインアンプ50からの出力信号をデジタル信号に変換するＡ／Ｄ変換器60と、相関二重サンプリング回路40，プログラマブルゲインアンプ50，Ａ／Ｄ変換器60の動作を制御する第１の制御回路70と、プログラマブルゲインアンプ50の増幅率を制御する第２の制御回路80とから構成されている。そして、相関二重サンプリング回路40，プログラマブルゲインアンプ50，Ａ／Ｄ変換器60の少なくとも１つは、実施例１〜３のいずれかに係る増幅回路を用いて構成され、またプログラマブルゲインアンプ50，Ａ／Ｄ変換器60の少なくとも一方は、図５に示したパイプライン型ＡＤ変換回路の減算増幅器を用いて構成することもできる。
次に、本発明に係る映像信号処理回路の実施例を実施例５として説明する。図６は、本発明に係る映像信号処理回路の実施例の構成を示すブロック構成図である。この映像信号処理回路200 は、被写体像を映像信号に変換する固体撮像素子90と、固体撮像素子90からの映像信号のノイズを除去する相関二重サンプリング回路40と、相関二重サンプリング回路40からの出力信号を任意に増幅するプログラマブルゲインアンプ50と、プログラマブルゲインアンプ50からの出力信号をデジタル信号に変換するＡ／Ｄ変換器60と、相関二重サンプリング回路40，プログラマブルゲインアンプ50，Ａ／Ｄ変換器60の動作を制御する第１の制御回路70と、プログラマブルゲインアンプ50の増幅率を制御する第２の制御回路80とから構成されている。そして、相関二重サンプリング回路40，プログラマブルゲインアンプ50，Ａ／Ｄ変換器60の少なくとも１つは、実施例１〜３のいずれかに係る増幅回路を用いて構成され、またプログラマブルゲインアンプ50，Ａ／Ｄ変換器60の少なくとも一方は、図５に示したパイプライン型ＡＤ変換回路の減算増幅器を用いて構成することもできる。
次に、このように構成された映像信号処理回路200 の実施例の動作について説明する。図６に示すように、相関二重サンプリング回路40は、固体撮像素子90からの出力信号に発生するアンプ雑音とリセット雑音を除去すると共に、差動の離散信号に変換してプログラマブルゲインアンプ50へ出力する。プログラマブルゲインアンプ50は、実施例１〜３のいずれかに係る増幅回路、又は実施例４に係るパイプライン型ＡＤ変換回路の減算増幅器を用いている場合は、図２に示したタイミングチャートのＴ１の期間において相関二重サンプリング回路40からの出力信号を直列にスイッチを介さずにサンプルし、図２のＴ２の期間において第２の制御回路80から設定された増幅率に応じて信号を増幅してホールドすると共に、Ａ／Ｄ変換器60へ出力する。Ａ／Ｄ変換器60は、実施例１〜３のいずれかに係る増幅回路、又は実施例４に係るパイプライン型ＡＤ変換回路の減算増幅器を用いている場合は、図２のＴ１の期間においてプログラマブルゲインアンプ50からの出力信号を直列にスイッチを介さずにサンプルし、図２のＴ２の期間においてホールドすると共に、デジタル信号に変換して出力する。第１の制御回路70は相関二重サンプリング回路40，プログラマブルゲインアンプ50，Ａ／Ｄ変換器60のサンプル動作及びホールド動作を制御する。第２の制御回路80は、外部からの制御信号により、プログラマブルゲインアンプ50又はＡ／Ｄ変換器60の増幅率を可変制御する。
以上のように、この実施例に係る映像信号処理回路では、実施例１〜３のいずれかに係る増幅回路を、相関二重サンプリング回路、プログラマブルゲインアンプ、Ａ／Ｄ変換器の少なくとも１つとして動作させること、又は図５に示したパイプライン型ＡＤ変換回路の減算増幅器を、プログラマブルゲインアンプ、Ａ／Ｄ変換器の少なくとも一方として動作させることが可能であるため、映像信号処理回路の回路規模や消費電力の低減及び低電圧化を実現しつつ、スイッチ素子からのチャージ流入による特性劣化をなくし、映像信号を高精度に処理することができる。
１，２ 入力容量
１′，２′ 可変入力容量
３，４ 帰還容量
３′，４′ 可変帰還容量
５ 増幅器
６，７，８ スイッチ
９ スイッチドキャパシタ型増幅器
10 入力信号生成回路
11，12 制御回路
21，22 入力容量
23，24 帰還容量
25 増幅器
26，27，28 スイッチ
29 スイッチドキャパシタ型増幅器
33 サブＡ／Ｄ変換器
34，35 サブＤ／Ａ変換器
36，37，38 スイッチ
40 相関二重サンプリング回路
50 プログラマブルゲインアンプ
60 Ａ／Ｄ変換器
70 第１の制御回路
80 第２の制御回路
90 固体撮像素子
100 増幅回路
200 映像信号処理回路
１′，２′ 可変入力容量
３，４ 帰還容量
３′，４′ 可変帰還容量
５ 増幅器
６，７，８ スイッチ
９ スイッチドキャパシタ型増幅器
10 入力信号生成回路
11，12 制御回路
21，22 入力容量
23，24 帰還容量
25 増幅器
26，27，28 スイッチ
29 スイッチドキャパシタ型増幅器
33 サブＡ／Ｄ変換器
34，35 サブＤ／Ａ変換器
36，37，38 スイッチ
40 相関二重サンプリング回路
50 プログラマブルゲインアンプ
60 Ａ／Ｄ変換器
70 第１の制御回路
80 第２の制御回路
90 固体撮像素子
100 増幅回路
200 映像信号処理回路
Claims (8)
- 第１の入力容量の一端と第１の入力端子とを接続し、前記第１の入力容量の他端と第１の帰還容量の一端とを接続し、前記第１の入力容量の他端と増幅器の負入力端子とを接続し、前記増幅器の正出力端子と第１の出力端子とを接続し、前記第１の帰還容量の他端を前記増幅器の正出力端子と前記第１の出力端子との接続点にのみ接続すると共に、第２の入力容量の一端と第２の入力端子とを接続し、前記第２の入力容量の他端と第２の帰還容量の一端とを接続し、前記第２の入力容量の他端と前記増幅器の正入力端子とを接続し、前記増幅器の負出力端子と第２の出力端子とを接続し、前記第２の帰還容量の他端を前記増幅器の負出力端子と前記第２の出力端子との接続点にのみ接続し、前記第１及び第２の入力容量の一端間を第１のスイッチを介して接続し、前記増幅器の正負入力端子間を第２のスイッチを介して接続し、及び前記増幅器の正負出力端子間を第３のスイッチを介して接続したスイッチドキャパシタ型増幅器を、少なくとも１つ有する増幅ユニットと、
外部入力信号を差動の離散信号に変換し、前記増幅ユニットにおける初段のスイッチドキャパシタ型増幅器の前記第１の入力端子及び前記第２の入力端子に前記差動の前記離散信号の一方の離散信号と他方の離散信号とを各々供給する入力信号生成回路と、
前記第１のスイッチと、前記第２及び第３のスイッチとを略排他的に制御する制御回路とを有する増幅回路。 - 前記増幅ユニットは、前記スイッチドキャパシタ型増幅器が多段に縦続接続されてなり、前記制御回路は、前段の前記スイッチドキャパシタ型増幅器に対し、後段の前記スイッチドキャパシタ型増幅器を逆位相で制御することを特徴とする請求項１に係る増幅回路。
- 前記第１と第２の入力容量、及び前記第１と第２の帰還容量は、その容量値が可変であることを特徴とする請求項１又は２に係る増幅回路。
- 入力アナログ信号を所定のビット数のサブデジタル信号に変換すると共に、前記サブデジタル信号に対応するアナログ信号値を前記入力アナログ信号から減算増幅して次段への入力アナログ信号として出力する減算増幅器が多段に縦続接続されてなり、各段における前記サブデジタル信号が論理処理されて原入力アナログ信号を対応するデジタル信号に変換するパイプライン型ＡＤ変換回路であって、
請求項１に係る増幅回路を有して且つ、その増幅ユニットが、前記スイッチドキャパシタ型増幅器が多段に縦続接続されてなり、各スイッチドキャパシタ型増幅器に対し、
前記第１及び第２の入力端子に入力される、前段の前記スイッチドキャパシタ型増幅器からの入力アナログ信号の信号値に対応する前記サブデジタル信号を出力するサブＡ／Ｄ変換器と、
前記サブデジタル信号に応じた第１のリファレンス電圧を出力する第１のリファレンス電圧源と、
その一端が第４のスイッチを介して前記第１のリファレンス電圧源に、その他端が前記第１の帰還容量の一端に接続された第３の入力容量と、
前記サブデジタル信号に応じた第２のリファレンス電圧を出力する第２のリファレンス電圧源と、
その一端が第５のスイッチを介して前記第２のリファレンス電圧源に、その他端が前記第２の帰還容量の一端に接続された第４の入力容量と、
前記第３及び第４の入力容量の一端間を接続する第６のスイッチとを有して前記減算増幅器となし、
ここで、前記制御回路は、前記第４及び第５のスイッチを前記第２及び第３のスイッチと、前記第６のスイッチを前記第１のスイッチと、それぞれ同期してその接続を制御することを特徴とするパイプライン型ＡＤ変換回路。 - 前記制御回路は、前段の前記減算増幅器に対し、後段の前記減算増幅器を逆位相で制御することを特徴とする請求項４に係るパイプライン型ＡＤ変換回路。
- 前記第１と第２の入力容量、及び前記第１と第２の帰還容量は、その容量値が可変であることを特徴とする請求項４又は５に係るパイプライン型ＡＤ変換回路。
- 被写体像を映像信号に変換する固体撮像素子と、前記固体撮像素子からの出力信号のノイズを除去する相関二重サンプリング回路と、該相関二重サンプリング回路からの出力信号を増幅するプログラマブルゲインアンプと、該プログラマブルゲインアンプからの出力信号をデジタル信号に変換するＡ／Ｄ変換器とを有する映像信号処理回路であって、前記相関二重サンプリング回路、前記プログラマブルゲインアンプ、又は前記Ａ／Ｄ変換器の少なくとも１つが、請求項１〜３までのいずれか１項に係る増幅回路を含むことを特徴とする映像信号処理回路。
- 被写体像を映像信号に変換する固体撮像素子と、前記固体撮像素子からの出力信号のノイズを除去する相関二重サンプリング回路と、該相関二重サンプリング回路からの出力信号を増幅するプログラマブルゲインアンプと、該プログラマブルゲインアンプからの出力信号をデジタル信号に変換するＡ／Ｄ変換器とを有する映像信号処理回路であって、前記プログラマブルゲインアンプ又は前記Ａ／Ｄ変換器の少なくとも一方が、請求項４〜６までのいずれか１項に係るパイプライン型Ａ／Ｄ変換回路を含むことを特徴とする映像信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006111685A JP4961159B2 (ja) | 2006-04-14 | 2006-04-14 | 増幅回路及びその応用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006111685A JP4961159B2 (ja) | 2006-04-14 | 2006-04-14 | 増幅回路及びその応用回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007288400A true JP2007288400A (ja) | 2007-11-01 |
| JP4961159B2 JP4961159B2 (ja) | 2012-06-27 |
Family
ID=38759770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006111685A Active JP4961159B2 (ja) | 2006-04-14 | 2006-04-14 | 増幅回路及びその応用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4961159B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012165079A (ja) * | 2011-02-03 | 2012-08-30 | Toyota Central R&D Labs Inc | チョッパ式増幅回路 |
| CN110535442A (zh) * | 2019-09-18 | 2019-12-03 | 哈尔滨工程大学 | 一种应用于电容式加速度计的可编程增益放大器 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743397A (ja) * | 1993-07-30 | 1995-02-14 | Seiko Instr Inc | コンパレータ回路およびコンパレータ回路の制御方法 |
| US5710563A (en) * | 1997-01-09 | 1998-01-20 | National Semiconductor Corporation | Pipeline analog to digital converter architecture with reduced mismatch error |
| JP2002190721A (ja) * | 2000-09-26 | 2002-07-05 | Oki America Inc | 高速スイッチトキャパシタ回路の整定時間に対するスイッチ抵抗の影響を補償する方法及び回路 |
| JP2002199164A (ja) * | 2000-12-27 | 2002-07-12 | Seiko Instruments Inc | 半導体集積回路装置および半導体集積回路装置の制御方法 |
| JP2002374153A (ja) * | 2001-06-14 | 2002-12-26 | Nec Microsystems Ltd | 電圧比較回路 |
| JP2003243949A (ja) * | 2002-02-20 | 2003-08-29 | Sharp Corp | スイッチトキャパシタ増幅器、および、それを用いた電荷結合素子用アナログインターフェース回路 |
| JP2005005620A (ja) * | 2003-06-13 | 2005-01-06 | Toyota Industries Corp | スイッチトキャパシタ回路及びその半導体集積回路 |
| JP2006033304A (ja) * | 2004-07-15 | 2006-02-02 | Daio Denki Kk | スイッチトキャパシタ回路及びパイプラインａ／ｄ変換器 |
| JP2006074549A (ja) * | 2004-09-03 | 2006-03-16 | Olympus Corp | パイプライン型ａ／ｄ変換器 |
-
2006
- 2006-04-14 JP JP2006111685A patent/JP4961159B2/ja active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743397A (ja) * | 1993-07-30 | 1995-02-14 | Seiko Instr Inc | コンパレータ回路およびコンパレータ回路の制御方法 |
| US5710563A (en) * | 1997-01-09 | 1998-01-20 | National Semiconductor Corporation | Pipeline analog to digital converter architecture with reduced mismatch error |
| JP2002190721A (ja) * | 2000-09-26 | 2002-07-05 | Oki America Inc | 高速スイッチトキャパシタ回路の整定時間に対するスイッチ抵抗の影響を補償する方法及び回路 |
| JP2002199164A (ja) * | 2000-12-27 | 2002-07-12 | Seiko Instruments Inc | 半導体集積回路装置および半導体集積回路装置の制御方法 |
| JP2002374153A (ja) * | 2001-06-14 | 2002-12-26 | Nec Microsystems Ltd | 電圧比較回路 |
| JP2003243949A (ja) * | 2002-02-20 | 2003-08-29 | Sharp Corp | スイッチトキャパシタ増幅器、および、それを用いた電荷結合素子用アナログインターフェース回路 |
| JP2005005620A (ja) * | 2003-06-13 | 2005-01-06 | Toyota Industries Corp | スイッチトキャパシタ回路及びその半導体集積回路 |
| JP2006033304A (ja) * | 2004-07-15 | 2006-02-02 | Daio Denki Kk | スイッチトキャパシタ回路及びパイプラインａ／ｄ変換器 |
| JP2006074549A (ja) * | 2004-09-03 | 2006-03-16 | Olympus Corp | パイプライン型ａ／ｄ変換器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012165079A (ja) * | 2011-02-03 | 2012-08-30 | Toyota Central R&D Labs Inc | チョッパ式増幅回路 |
| CN110535442A (zh) * | 2019-09-18 | 2019-12-03 | 哈尔滨工程大学 | 一种应用于电容式加速度计的可编程增益放大器 |
| CN110535442B (zh) * | 2019-09-18 | 2024-02-06 | 哈尔滨工程大学 | 一种应用于电容式加速度计的可编程增益放大器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4961159B2 (ja) | 2012-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7911370B2 (en) | Pipeline analog-to-digital converter with programmable gain function | |
| JP2006115003A (ja) | サンプルホールド回路およびそれを用いたパイプラインａｄ変換器 | |
| WO2006041085A1 (ja) | サンプルホールド回路およびそれを用いたパイプラインａｄ変換器 | |
| US7924206B2 (en) | Switched capacitor circuit and pipeline A/D converter | |
| US7649486B2 (en) | Flash A/D converter | |
| US7289055B2 (en) | Analog-digital converter with gain adjustment for high-speed operation | |
| WO2016170622A1 (ja) | 半導体装置 | |
| EP0901232A2 (en) | Voltage comparator, operational amplifier and analog-to-digital conversion circuit employing the same | |
| US6954169B1 (en) | 1/f noise, offset-voltage charge injection induced error cancelled op-amp sharing technique | |
| US7248199B2 (en) | Analog-to-digital converter | |
| WO2016203525A1 (ja) | 半導体装置 | |
| WO2007029786A1 (ja) | ノイズキャンセル機能付きａ／ｄ変換器 | |
| WO2011021260A1 (ja) | パイプライン型ａｄ変換器およびその出力補正方法 | |
| JP2003158434A (ja) | 擬似差動増幅回路及び擬似差動増幅回路を使用したａ／ｄ変換器 | |
| EP1398880A2 (en) | Analog-digital conversion circuit | |
| JP4961159B2 (ja) | 増幅回路及びその応用回路 | |
| JP2011166278A (ja) | 差動増幅回路、２段増幅回路およびそれらを用いたａ／ｄ変換回路 | |
| JP4483473B2 (ja) | パイプライン型アナログ／ディジタル変換器 | |
| WO2010103582A1 (ja) | 差動増幅器およびそれを用いたパイプラインａｄ変換器 | |
| JP4488302B2 (ja) | パイプライン型ａ／ｄ変換器 | |
| JP3560433B2 (ja) | Ａ／ｄ変換器 | |
| JP2007208815A (ja) | 高精度巡回型ａ／ｄ変換器とこれを用いたイメージセンサ | |
| JP4121969B2 (ja) | アナログデジタル変換器 | |
| JP4469988B2 (ja) | ノイズキャンセル機能付きａ／ｄ変換器 | |
| JP2003008439A (ja) | アナログ−デジタル変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090305 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100907 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100914 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110726 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110920 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120228 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120326 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150330 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |