WO2010103582A1 - 差動増幅器およびそれを用いたパイプラインａｄ変換器 - Google Patents

差動増幅器およびそれを用いたパイプラインａｄ変換器 Download PDF

Info

Publication number
WO2010103582A1
WO2010103582A1 PCT/JP2009/004654 JP2009004654W WO2010103582A1 WO 2010103582 A1 WO2010103582 A1 WO 2010103582A1 JP 2009004654 W JP2009004654 W JP 2009004654W WO 2010103582 A1 WO2010103582 A1 WO 2010103582A1
Authority
WO
WIPO (PCT)
Prior art keywords
input
switch
differential amplifier
switches
input terminal
Prior art date
Application number
PCT/JP2009/004654
Other languages
English (en)
French (fr)
Inventor
尾関俊明
森江隆史
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to JP2011503569A priority Critical patent/JPWO2010103582A1/ja
Priority to CN200980157593XA priority patent/CN102334280A/zh
Publication of WO2010103582A1 publication Critical patent/WO2010103582A1/ja
Priority to US13/205,399 priority patent/US20110291873A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45134—Indexing scheme relating to differential amplifiers the whole differential amplifier together with other coupled stages being fully differential realised
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45551—Indexing scheme relating to differential amplifiers the IC comprising one or more switched capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45616—Indexing scheme relating to differential amplifiers the IC comprising more than one switch, which are not cross coupled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
    • H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
    • H03M1/0682—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS using a differential network structure, i.e. symmetrical with respect to ground
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages

Definitions

  • the present invention relates to a differential amplifier used in a pipeline AD converter or the like.
  • FIG. 8 shows a block diagram of the pipeline AD converter.
  • a general pipeline AD converter 10 includes a plurality of cascaded gain stages 11 (stages 1 to n) and an encoder 14.
  • Each gain stage 11 outputs digital signals D1 to Dn obtained by digitally converting the input analog signals, and adds or subtracts analog amounts corresponding to the digital signals D1 to Dn from the input analog signals. For example, an analog signal obtained by doubling the signal is output to the next gain stage 11.
  • the encoder 14 shifts and adds the digital signals D1 to Dn output from the gain stages 11 bit by bit, and generates the digital output of the pipeline AD converter 10.
  • each gain stage 11 includes a sub A / D converter 12, a sub D / A converter 13, and a switched capacitor circuit including a switch group, sampling capacitors Cs and Cf, and an amplifier 100A.
  • the input analog input Vin is AD-converted by the sub AD converter 12 and a digital value D1 is output.
  • the digital value D1 is converted into an analog value by the sub DA converter 13.
  • the amplifier realized by the switched capacitor circuit subtracts the analog value output from the sub DA converter 13 from the analog input Vin, and multiplies the result (the ideal value of the 1.5-bit stage is doubled).
  • the respective switches are turned on at the phases ⁇ 1 and ⁇ 2 shown in the timing chart of FIG.
  • A is the DC gain of the amplifier 100A
  • Vref is the reference voltage.
  • Cp represents a parasitic capacitance added to the input terminal of the amplifier 100A.
  • the amplifier 100A is in an active state during the phase ⁇ 1, and generally, the differential input terminal is short-circuited, and the calculation result of the previous phase remains as a charge in the differential input capacitance. Reset so that there is no. At the same time, the output terminal can be reset.
  • Patent Document 1 controls a 2-channel gain stage for each phase and processes signals in parallel to realize high speed.
  • the line AD converter a double sampling technique is disclosed in which the number of differential amplifiers is shared between two channels to reduce the number of the differential amplifiers and realize low power consumption.
  • Non-Patent Document 1 by using the fact that the differential amplifiers perform active operation in mutually opposite phases in adjacent gain stages, the amplifier share that shares the differential amplifiers in time division between adjacent gain stages. Technology is disclosed.
  • Expression (2) is obtained as a result of the calculation result of the previous phase being accumulated in the input parasitic capacitance Cp of the differential amplifier with respect to the transfer function of Expression (1) described above.
  • Vout ⁇ 1 represents the analog output voltage Vout of the previous phase
  • the final term of the expression (2) is a history term, which is interference depending on the input signal of the previous phase.
  • two differential amplifiers and switches connected to the positive and negative input terminals of the respective differential amplifiers cause the positive input terminal and the positive input terminal of the two differential amplifiers to be negative in the first phase.
  • the input terminal and the negative input terminal and switching the input terminal connection in the second phase By connecting the positive and negative, negative and positive input and output terminals, the input capacitance and parasitic capacitance of the differential amplifier are maintained. A method of canceling the charged charge is shown.
  • an object of the present invention is to make it possible to reduce the hysteresis effect due to the charge remaining at the input terminal when sharing, for example, in time division, without causing deterioration of the settling characteristics of the operation in the differential amplifier.
  • a differential amplifier First and second input terminals to which a differential input is applied; The first and second input terminals, and first and second input transistors each having a gate connected thereto; First and second capacitive devices having one ends connected to the sources of the first and second input transistors, respectively; A switch unit that switches connection between the other end of the first and second capacitive devices and the first and second input terminals for each phase according to a control clock.
  • the capacitive device connected to the first and second input terminals is switched for each phase by the switch unit. For this reason, the charge accumulated in the input capacitance and wiring parasitic capacitance of the input transistor in the previous phase can be canceled by the charge accumulated in the capacitor device. Therefore, for example, the hysteresis effect due to the charge remaining at the input terminal when the differential amplifier is shared in time division can be reduced. In addition, since it is not necessary to add a switch to the feedback loop from the output terminal to the input terminal of the differential amplifier, the settling characteristic of the operation does not deteriorate.
  • One embodiment of the present invention is a differential amplifier.
  • the first and second input terminals, and first and second input transistors each having a gate connected thereto;
  • a second switch unit that switches a connection between the other end of the first and second capacitive devices and the first and second input terminals for each phase according to a control clock; It is.
  • the capacitive device connected to the first and second input terminals is switched for each phase by the first and second switch sections. For this reason, the charge accumulated in the input capacitance and wiring parasitic capacitance of the input transistor in the previous phase can be canceled by the charge accumulated in the capacitor device. Therefore, for example, the hysteresis effect due to the charge remaining at the input terminal when the differential amplifier is shared in time division can be reduced. In addition, since it is not necessary to add a switch to the feedback loop from the output terminal to the input terminal of the differential amplifier, the settling characteristic of the operation does not deteriorate.
  • the differential amplifier of the present invention since the connection of the capacitive device connected to the two input terminals is switched for each phase by switch control, it is possible to reduce the hysteresis effect due to the charge accumulated in the input transistor. .
  • FIG. 1 is a configuration diagram of a differential amplifier according to the first embodiment.
  • the differential amplifier 100 of FIG. 1 includes a positive input terminal Vinp and a negative input terminal Vinn as first and second input terminals to which differential inputs are applied, and an Nch transistor as first and second input transistors. 2 and 3 and a first and a second capacitive device each having one end connected to the source of the transistors 2 and 3 (commonly connected to the current source 0). 101 and 102, and a switch unit 20 that switches the connection between the other end of the first and second capacitive devices 101 and 102 and the positive input terminal Vinp and the negative input terminal Vinn for each phase.
  • the differential input unit 1 has an Nch transistor configuration for convenience, but the transistor type and circuit configuration are not limited to the illustrated configurations. The same applies to other embodiments.
  • Capacitance devices 101 and 102 can be realized by, for example, MIM (Metal-Insulator-Metal) capacitance or MOM (Metal-Oxide-Metal) capacitance, but can also be realized by Pch and Nch transistors as will be described later. It is.
  • the switch unit 20 includes switches S1, S2, S3, and S4 as first to fourth switches.
  • the switches S1 and S2 are provided between the other end of the first capacitive device 101 and the positive input terminal Vinp and the negative input terminal Vinn, respectively.
  • the switches S3 and S4 are provided between the other end of the second capacitive device 102 and the negative input terminal Vinn and the positive input terminal Vinp.
  • the switches S1 and S3 are turned on at the same phase ⁇ 1, and the switches S2 and S4 are turned on at the opposite phase ⁇ 2.
  • each of the first and second capacitor devices 101 and 102 is directly connected to the sources of the transistors 2 and 3, but a switch may be provided between them.
  • the differential amplifier 100 of FIG. 1 can be used for a configuration in which the differential amplifier is shared in a time division manner such as double sampling or amplifier sharing.
  • FIG. 9 shows a configuration in which the differential amplifier 100 of FIG. 1 is used in a gain stage to which the double sampling technique is applied.
  • two groups of switches and sampling capacitors as shown in FIG. 8 are provided in parallel as channels 15a and 15b.
  • the switches sw1a and sw1b connect the differential inputs Vinp and Vinn of the differential amplifier 100 and the two channels 15a and 15b alternately for each phase, and share the differential amplifier 100 in a time division manner. This makes it possible to double the calculation speed without increasing the power consumption.
  • the clock for controlling the phase ⁇ 1 and the phase ⁇ 2 is the same as that shown in the timing chart of FIG.
  • the switch control of the differential amplifier 100 can be realized by the same clock as that used for the gain stage of FIG. Details of the operation for each phase will be described below.
  • the gain stage of FIG. 9 is that the switch group on the channel 15 a side is in the sampling phase, the analog inputs AINP and AINN are connected to the capacitive devices Csa and Cfa, and the input terminals of the capacitive devices Csa and Cfa and the differential amplifier 100.
  • the switch sw1a between Vinn and Vinp is off.
  • the channel 15b side is the hold phase, and the capacitive devices Csb and Cfb and the input terminals Vinn and Vinp of the differential amplifier 100 are connected by the switch sw1b.
  • Vinp ⁇ Vinn (Voutp ⁇ Voutn) / A It becomes.
  • A represents the DC gain of the differential amplifier 100.
  • Qin2 Vinp ⁇ (Cin + Cp) + Vinp ⁇ (C101 + C101p) ...
  • Cin is the input capacitance of the transistor (including gate-drain, gate-source, and gate-substrate)
  • Cp is the wiring parasitic capacitance of the gate of the input transistor
  • C101 is the capacitance value of the capacitance device 101
  • C101p is the capacitance device 101 represents a wiring parasitic capacitance.
  • C102 represents the capacitance value of the capacitive device 102
  • C102p represents the wiring parasitic capacitance of the capacitive device 102.
  • the charge can be canceled out.
  • the charge accumulated from the ⁇ 1 calculation result at the positive and negative input terminals can be canceled, and even when the process shifts to ⁇ 2, it does not interfere with the calculation result on the channel 15b side as a history effect.
  • the capacitive device by connecting the capacitive device to the input terminal of the differential amplifier and switching the connection to the positive and negative terminals in each phase, the charge accumulated in the capacitance of the input terminal in the previous phase is reduced.
  • FIG. 2 is a configuration diagram of a differential amplifier according to the second embodiment.
  • the differential amplifier 100 of FIG. 2 is obtained by configuring the capacitive device with a dummy transistor in the configuration of FIG. That is, the differential amplifier 100 of FIG. 2 includes a positive input terminal Vinp and a negative input terminal Vinn as first and second input terminals to which a differential input is applied, and first and second input transistors.
  • First and second differential sources 1 having Nch transistors 2 and 3 and a current source 0, and sources connected to the sources of transistors 2 and 3 (commonly connected to the current source 0), respectively.
  • the dummy transistors 103 and 104 are not limited to transistors of the same type as the input transistors 2 and 3, but here, the same type of Nch transistor is used.
  • the switch unit 20 includes switches S1, S2, S3, and S4 as first to fourth switches.
  • the switches S1 and S2 are provided between the gate of the first dummy transistor 103 and the positive input terminal Vinp and the negative input terminal Vinn, respectively.
  • the switches S3 and S4 are provided between the gate of the second dummy transistor 104 and the negative input terminal Vinn and the positive input terminal Vinp, respectively.
  • the switches S1 and S3 are turned on at the same phase ⁇ 1
  • the switches S2 and S4 are turned on at the opposite phase ⁇ 2.
  • the drains of the first and second dummy transistors 103 and 104 are short-circuited with the sources. However, the drains may be left unconnected.
  • the charge accumulated in the positive input terminal Vinp at the end of the phase ⁇ 1 is expressed by the following equation (4), similar to the equation (3) shown in the first embodiment.
  • Qin2 Vinp ⁇ (Cin + Cp) + Vinp ⁇ (Cdumin + Cdump) ...
  • Cdumin represents the input capacitance of the dummy transistor
  • Cdump represents the wiring parasitic capacitance of the gate of the dummy transistor.
  • the input capacitance Cin of the input transistor is composed of a gate-source capacitance Cgs, a gate-drain capacitance Cgd, and a gate-substrate capacitance Cgb.
  • the present embodiment by connecting a dummy transistor to each of the positive and negative input terminals of the differential amplifier and switching the connection to the positive and negative terminals in each phase, the charge accumulated in the capacitance of the input terminal in the previous phase.
  • the hysteresis effect due to the charge remaining at the input terminal when the differential amplifier is shared in a time division manner can be reduced.
  • FIG. 3 shows a configuration diagram of a differential amplifier according to the third embodiment.
  • the differential amplifier 100 of FIG. 3 includes a positive input terminal Vinp and a negative input terminal Vinn as first and second input terminals to which a differential input is applied, and an Nch transistor as first and second input transistors. 2 and 3 and the current source 0, the first and second capacitive devices 101 and 102, one end of the first and second capacitive devices 101 and 102, and the input transistors 2 and 3
  • the first switch unit 31 that switches the connection with the drain for each phase, and the connection between the other ends of the first and second capacitive devices 101 and 102 and the positive input terminal Vinp and the negative input terminal Vinn.
  • a second switch unit 32 for switching the phase for each phase.
  • the first switch unit 31 includes switches S9, S10, S11, and S12 as first to fourth switches.
  • the switches S9 and S10 are provided between one end of the first capacitive device 101 and the drains of the input transistors 2 and 3, respectively.
  • the switches S11 and S12 are provided between one end of the second capacitor device 102 and the drains of the input transistors 3 and 2, respectively.
  • the second switch unit 32 includes switches S5, S6, S7, and S8 as fifth to eighth switches.
  • the switches S5 and S6 are provided between the other end of the first capacitive device 101 and the positive input terminal Vinp and the negative input terminal Vinn, respectively.
  • the switches S7 and S8 are provided between the other end of the second capacitor device 102 and the negative input terminal Vinn and the positive input terminal Vinp, respectively.
  • the switches S5, S7, S9, and S11 are turned on at the same phase ⁇ 1, and the switches S6, S8, S10, and S12 are turned on at the opposite phase ⁇ 2.
  • Vinp ⁇ Vinn (Voutp ⁇ Voutn) / A It becomes.
  • the charge Qin2 obtained by the equation (3) shown in the first embodiment below is accumulated in the positive input terminal Vinp.
  • Qin2 Vinp ⁇ (Cin + Cp) + Vinp ⁇ (C101 + C101p)
  • the capacitive device by connecting the capacitive device to the input terminal of the differential amplifier and switching the connection to the positive and negative terminals in each phase, the charge accumulated in the capacitance of the input terminal in the previous phase is reduced.
  • FIG. 4 is a configuration diagram of a differential amplifier according to the fourth embodiment.
  • the differential amplifier 100 of FIG. 4 is obtained by configuring the capacitive device with a dummy transistor in the configuration of FIG. That is, the differential amplifier 100 of FIG. 4 includes a positive input terminal Vinp and a negative input terminal Vinn as first and second input terminals to which a differential input is applied, and first and second input transistors.
  • Differential input section 1 having Nch transistors 2 and 3 and current source 0, first and second dummy transistors 105 and 106, drains of first and second dummy transistors 105 and 106, and input transistor 2 3 between the first switch unit 31 for switching the connection with the drain of each phase for each phase, and between the gates of the first and second dummy transistors 105 and 106 and the positive input terminal Vinp and the negative input terminal Vinn.
  • a second switch unit 32 that switches connection for each phase.
  • the dummy transistors 105 and 106 are not limited to transistors of the same type as the input transistors 2 and 3, but here, the same type of Nch transistor is used.
  • the first switch unit 31 includes switches S9, S10, S11, and S12 as first to fourth switches.
  • the switches S9 and S10 are provided between the drain of the first dummy transistor 105 and the drains of the input transistors 2 and 3, respectively.
  • the switches S11 and S12 are provided between the drain of the second dummy transistor 106 and the drains of the input transistors 3 and 2, respectively.
  • the second switch unit 32 includes switches S5, S6, S7, and S8 as fifth to eighth switches.
  • the switches S5 and S6 are provided between the gate of the first dummy transistor 105 and the positive input terminal Vinp and the negative input terminal Vinn, respectively.
  • the switches S7 and S8 are provided between the gate of the second dummy transistor 106 and the negative input terminal Vinn and the positive input terminal Vinp, respectively.
  • the switches S5, S7, S9, and S11 are turned on at the same phase ⁇ 1 (connection state shown in FIG. 4), and the switches S6, S8, S10, and S12 are turned on at the opposite phase ⁇ 2.
  • the sources of the first and second dummy transistors 105 and 106 are short-circuited with the drains, but the sources may be left unconnected.
  • the effect of the Cgd component is great due to the mirror effect of the transconductance gm of the input transistor and the drain-side load resistance of the input transistor. It is necessary to adjust the size.
  • the present embodiment by connecting a dummy transistor to each of the positive and negative input terminals of the differential amplifier and switching the connection to the positive and negative terminals in each phase, the charge accumulated in the capacitance of the input terminal in the previous phase.
  • the hysteresis effect due to the charge remaining at the input terminal when the differential amplifier is shared in a time-sharing manner can be reduced.
  • FIG. 5 is a configuration diagram of a differential amplifier according to the fifth embodiment. 5 includes a differential input unit 1, dummy transistors 103 and 104 and switch unit 20 shown in FIG. 2, dummy transistors 105 and 106 and first and second switches shown in FIG. Parts 31 and 32. The operation is the same as in the second and fourth embodiments, and the switch control is performed in the phases ⁇ 1 and ⁇ 2 as shown in the second and fourth embodiments.
  • the drains and the sources of the dummy transistors 103, 104, 105, and 106 are short-circuited.
  • the dummy transistors 103 and 104 need only be connected to at least the source. It is sufficient that at least the drain is connected.
  • the size W of the dummy transistors 103, 104, 105, and 106 is set to half the size of the input transistors 2 and 3.
  • the input capacitance is 2 * (1/2) * Cgs It becomes.
  • the gate source capacity of the dummy transistor 105 is equal to the gate drain capacity and is half the size of the input transistor, the input capacity is 2 * (1/2) * Cgd It becomes.
  • the present embodiment by connecting a dummy transistor to each of the positive and negative input terminals of the differential amplifier and switching the connection to the positive and negative terminals in each phase, the charge accumulated in the capacitance of the input terminal in the previous phase.
  • the hysteresis effect due to the charge remaining at the input terminal when the differential amplifier is shared in a time division manner can be reduced.
  • FIG. 6 is a peripheral circuit configuration diagram of a differential amplifier according to the sixth embodiment
  • FIG. 7 is a timing chart showing switch control in FIG.
  • the switches sw1a and sw1b shown in FIG. 6 correspond to the switches sw1a and sw1b for switching the differential input of the differential amplifier 100 between the channels 15a and 15b in the gain stage shown in FIG.
  • a configuration including the switches S1, S2, S3, and S4 according to the second embodiment is illustrated as the differential amplifier 100 (other components are not illustrated).
  • the differential amplifier 100 of FIG. 6 is not limited to this, and can be realized by any of the differential amplifiers according to the first to fifth embodiments.
  • the timing chart in FIG. 7 corresponds to the switch operation in FIG. 6, and ⁇ 1p is a clock whose falling edge is earlier than ⁇ 1, and similarly, ⁇ 2p is a clock whose falling edge is earlier than ⁇ 2.
  • the switch sw1b and the switches S1 and S3 are turned on at the rise of the phases ⁇ 1 and ⁇ 1p, the switch sw1b is turned off at the fall of ⁇ 1p, and the switches S1 and S3 are turned off at the fall of ⁇ 1.
  • charges such as charge injection flowing from the switch sw1b when the switch sw1b is turned off are connected to the positive side input terminal Vinp and the negative side input terminal Vinn, respectively, because the switches S1 and S3 are turned on.
  • the charge is held in the gate capacitances of the input transistor and the dummy transistor described above.
  • the switch sw1b and the switches S1 and S3 are turned off at the same time, the amount of inflow charge from the switch sw1b cannot be determined due to a slight timing shift or clock through difference, and the charge accumulated in the dummy transistor and the input transistor An error occurs in the charge accumulated in the.
  • the switch sw1b by turning off the switch sw1b first, the amount of charge accumulated in the dummy transistor and the input transistor can be made constant. The same can be said for the switch sw1a and the switches S2 and S4 controlled by the phases ⁇ 2 and ⁇ 2p.
  • the timing for turning off the switch for switching the differential input of the differential amplifier in the gain stage is set prior to the switch control in the differential amplifier, so that the input terminal in the previous phase.
  • the charge accumulated in the capacitor can be reduced, and the hysteresis effect due to the charge remaining at the input terminal when the differential amplifier is shared in a time division manner can be reduced.
  • the differential amplifier of the present invention it is possible to reduce the hysteresis effect due to the electric charge accumulated in the differential input transistor, which is useful for suppressing, for example, deterioration in characteristics of a pipeline AD converter that operates at high speed.
  • Second input transistor 2 First input transistor 3 Second input transistor 10 Pipeline AD converter 11 Gain stage 20 Switch unit 31 First switch unit 32 Second switch unit 100 Differential amplifier 101 First capacitive device 102 Second Capacitance device 103 First dummy transistor 104 Second dummy transistor 105 First dummy transistor 106 Second dummy transistor Vinp Positive input terminal (first input terminal) Vinn Negative input terminal (second input terminal) S1 to S4 First to fourth switches S5 to S8 Fifth to eighth switches S9 to S12 First to fourth switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

　差動増幅器（１００）において、差動入力が与えられる入力端子（Ｖｉｎｐ，Ｖｉｎｎ）は、入力トランジスタ（２，３）のゲートにそれぞれ接続されている。入力トランジスタ（２，３）のソースには、容量デバイス（１０１，１０２）の一端がそれぞれ接続されている。スイッチ部（２０）は、容量デバイス（１０１，１０２）の他端と入力端子（Ｖｉｎｐ，Ｖｉｎｎ）との間の接続を、制御クロックに応じて、位相毎に切り替える。

Description

差動増幅器およびそれを用いたパイプラインＡＤ変換器
　本発明は、パイプラインＡＤ変換器などに用いられる差動増幅器に関する。
　図８はパイプラインＡＤ変換器のブロック図を示す。図８に示すように、一般的なパイプラインＡＤ変換器１０は、縦続接続された複数のゲインステージ１１（ステージ１～ｎ）とエンコーダ１４とを備えている。各ゲインステージ１１は、入力したアナログ信号をデジタル変換して得られたデジタル信号Ｄ１～Ｄｎを出力するとともに、入力したアナログ信号から、このデジタル信号Ｄ１～Ｄｎに対応するアナログ量を加減算し、これを例えば２倍して得られたアナログ信号を次段のゲインステージ１１に出力する。エンコーダ１４は、各ゲインステージ１１から出力されたデジタル信号Ｄ１～Ｄｎを１ビットずつシフトして加算し、パイプラインＡＤ変換器１０のデジタル出力を生成する。
　また図８の下部には、ゲインステージ１１の回路構成例を示している。ここではステージ１の回路構成を代表して示しているが、他のゲインステージ１１も同様の構成である。各ゲインステージ１１は、サブＡ／Ｄ変換器１２、サブＤ／Ａ変換器１３、並びに、スイッチ群、サンプリング容量Ｃｓ，Ｃｆ、および増幅器１００Ａで構成されるスイッチトキャパシタ回路を備えている。ゲインステージ１１（ステージ１）では、入力されたアナログ入力ＶｉｎをサブＡＤ変換器１２によりＡＤ変換してデジタル値Ｄ１を出力する。また、そのデジタル値Ｄ１をサブＤＡ変換器１３によりアナログ値に変換する。スイッチトキャパシタ回路で実現された増幅部は、サブＤＡ変換器１３から出力されたアナログ値をアナログ入力Ｖｉｎから減算して、結果をゲイン倍（１．５ｂｉｔステージの理想値は２倍）する。
　ゲインステージ１１の増幅部では、図８中のタイミングチャートに示した位相φ１、φ２でそれぞれのスイッチがオンする。異なる位相φ１，φ２のクロックによりスイッチを制御することによって、次の式（１）が得られる。
Figure JPOXMLDOC01-appb-M000001
 ここで、Ａは増幅器１００ＡのＤＣゲイン、Ｖｒｅｆは参照電圧である。１．５ｂｉｔステージ方式では、サンプリング容量Ｃｓ，Ｃｆの容量値をＣｓ＝Ｃｆの関係に設定し、約２倍のゲインを実現する。また、Ｃｐは増幅器１００Ａの入力端子に付加される寄生容量を表している。また図では省略しているが、位相φ１の際、増幅器１００Ａは能動状態にあり、一般的には、差動入力端子を短絡して前位相の演算結果が差動入力の容量に電荷として残らないようにリセットする。同時に出力端子をリセットすることもできる。
　パイプラインＡＤ変換器の低消費電力化や省面積化の実現のために、特許文献１では、２チャネルのゲインステージを位相毎に制御し、並列に信号を処理して高速化を実現するパイプラインＡＤ変換器において、差動増幅器を２チャネル間で共有することによってその個数を削減し、低消費電力を実現するダブルサンプリング技術が開示されている。
　また、非特許文献１では、隣り合うゲインステージでは、互いに逆の位相で差動増幅器が能動動作を行うことを利用して、隣り合うゲインステージ間で時分割で差動増幅器を共有するアンプシェア技術が開示されている。
　ダブルサンプリングやアンプシェアのように差動増幅器を時分割で共有する構成の場合、差動増幅器の入力容量や寄生容量に前の位相の電荷が履歴として保持され、次の位相のゲインステージ動作における電荷演算結果に干渉が起こるという問題が生じる。上述の式（１）の伝達関数に対して、前位相の演算結果が差動増幅器の入力寄生容量Ｃｐに蓄積された結果として、式（２）が得られる。
Figure JPOXMLDOC01-appb-M000002
 ここで、Ｖｏｕｔ－１は前位相のアナログ出力電圧Ｖｏｕｔを表し、式（２）の最終項が履歴項であり、前位相の入力信号依存の干渉となる。
　これらの電荷の履歴による信号の干渉は、パイプラインＡＤ変換器の積分非直線性（ＩＮＬ：Integral Non Linearity）や微分非直線性（ＤＮＬ：Differential Non Linearity）および全高調波ひずみ（ＴＨＤ：Total Harmonic Distortion）の劣化の原因となる。
　この問題を回避するためには、例えば、各位相の終了と開始の間にリセット期間を設け、差動増幅器の入力端子をリセットするという方法がある。ところがこの方法は、制御回路の複雑化につながり、また、動作速度が低下することになるので、特にダブルサンプリングのように高速化を目的とした技術では、好ましくない。
　また、例えば特許文献２では、２つの差動増幅器と、それぞれの差動増幅器の正負入力端子に接続するスイッチにより、第１の位相では２つの差動増幅器の正入力端子と正入力端子、負入力端子と負入力端子を接続し、第２の位相では入力端子の接続を入れ替え正と負、負と正の入出力端子を接続することにより、差動増幅器の入力容量や寄生容量に保持された電荷をキャンセルする方法が示されている。
米国特許第６１６６６７５号明細書 米国特許第７３０４５９８号明細書
"A 250-mW,8-b,52-MSamples/s Parallel-PipelineＤＡＤ Converter with Reduced Number of Amplifiers",IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.32，NO.3，MARCH 1997
　ところが、特許文献２の方法では、従来のゲインステージ構成に加え、差動増幅器の出力端子から入力端子へのフィードバックループにスイッチを追加することになり、演算のセトリング特性の劣化につながる。
　そこで、本発明は、差動増幅器において、例えば時分割で共有する際の入力端子に残る電荷による履歴効果を、演算のセトリング特性の劣化を招くことなく、低減可能にすることを目的とする。
　本発明の一態様では、差動増幅器として、
　差動入力が与えられる第１および第２の入力端子と、
　前記第１および第２の入力端子と、ゲートがそれぞれ接続された第１および第２の入力トランジスタと、
　前記第１および第２の入力トランジスタのソースに、一端がそれぞれ接続された第１および第２の容量デバイスと、
　前記第１および第２の容量デバイスの他端と前記第１および第２の入力端子との間の接続を、制御クロックに応じて、位相毎に、切り替えるスイッチ部とを備えたものである。
　この発明の態様によると、スイッチ部によって、第１および第２の入力端子に接続される容量デバイスが、位相毎に、切り替えられる。このため、前の位相において入力トランジスタの入力容量や配線寄生容量に蓄積された電荷を、容量デバイスに蓄積される電荷によって、打ち消すことが可能になる。したがって、例えば差動増幅器を時分割で共有する際の入力端子に残る電荷による履歴効果を低減することができる。しかも、差動増幅器の出力端子から入力端子へのフィードバックループにスイッチを追加する必要がないので、演算のセトリング特性の劣化は生じない。
　また、本発明の一態様は、差動増幅器として、
　差動入力が与えられる第１および第２の入力端子と、
　前記第１および第２の入力端子と、ゲートがそれぞれ接続された第１および第２の入力トランジスタと、
　第１および第２の容量デバイスと、
　前記第１および第２の容量デバイスの一端と前記第１および第２の入力トランジスタのドレインとの間の接続を、制御クロックに応じて、位相毎に、切り替える第１のスイッチ部と、
　前記第１および第２の容量デバイスの他端と前記第１および第２の入力端子との間の接続を、制御クロックに応じて、位相毎に、切り替える第２のスイッチ部とを備えたものである。
　この発明の態様によると、第１および第２のスイッチ部によって、第１および第２の入力端子に接続される容量デバイスが、位相毎に、切り替えられる。このため、前の位相において入力トランジスタの入力容量や配線寄生容量に蓄積された電荷を、容量デバイスに蓄積される電荷によって、打ち消すことが可能になる。したがって、例えば差動増幅器を時分割で共有する際の入力端子に残る電荷による履歴効果を低減することができる。しかも、差動増幅器の出力端子から入力端子へのフィードバックループにスイッチを追加する必要がないので、演算のセトリング特性の劣化は生じない。
　本発明の差動増幅器によると、２つの入力端子に接続される容量デバイスの接続を、スイッチ制御で位相毎に入れ替えるので、入力トランジスタに蓄積された電荷による履歴効果を低減することが可能になる。
本発明の実施形態１に係る差動増幅器の構成図である。 本発明の実施形態２に係る差動増幅器の構成図である。 本発明の実施形態３に係る差動増幅器の構成図である。 本発明の実施形態４に係る差動増幅器の構成図である。 本発明の実施形態５に係る差動増幅器の構成図である。 本発明の実施形態６に係る、ゲインステージのスイッチと差動増幅器の構成図である。 本発明の実施形態６に係るスイッチ制御を示すタイミングチャートである。 パイプラインＡＤ変換器の一般的な構成概略を示す図である。 差動増幅器を共有するダブルサンプリング技術適応のゲインステージ回路構成を示す図である。
　以下、本発明の実施形態について、図面を参照して詳細に説明する。
　（実施形態１）
　図１は実施形態１に係る差動増幅器の構成図を示す。図１の差動増幅器１００は、差動入力が与えられる第１および第２の入力端子としての正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎと、第１および第２の入力トランジスタとしてのＮｃｈトランジスタ２，３と電流源０とを有する差動入力部１と、トランジスタ２，３のソース（電流源０に共通に接続されている）に一端がそれぞれ接続された第１および第２の容量デバイス１０１，１０２と、第１および第２の容量デバイス１０１，１０２の他端と正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間の接続を位相毎に切り替えるスイッチ部２０とを備えている。なお、差動入力部１に関しては、便宜的にＮｃｈトランジスタ構成を示すが、トランジスタ種類や回路構成は図示した構成に限定されるものではない。他の実施形態についても同様である。また、容量デバイス１０１，１０２は、例えば、ＭＩＭ（Metal-Insulator-Metal）容量やＭＯＭ（Metal-Oxide-Metal）容量などで実現可能であるが、後述するように、Ｐｃｈ，Ｎｃｈトランジスタでも実現可能である。
　スイッチ部２０は、第１～第４のスイッチとしてのスイッチＳ１，Ｓ２，Ｓ３，Ｓ４を備えている。スイッチＳ１，Ｓ２は第１の容量デバイス１０１の他端と、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間にそれぞれ設けられている。また、スイッチＳ３，Ｓ４は第２の容量デバイス１０２の他端と、負側入力端子Ｖｉｎｎおよび正側入力端子Ｖｉｎｐとの間にそれぞれ設けられている。スイッチＳ１，Ｓ３は同じ位相φ１でオンになり、スイッチＳ２，Ｓ４はその逆の位相φ２でオンになる。
　なお、図１の構成では、第１および第２の容量デバイス１０１，１０２の一端は、直接トランジスタ２，３のソースに接続されているが、その間にスイッチを設けてもかまわない。
　図１の差動増幅器１００は、ダブルサンプリングやアンプシェアなど時分割で差動増幅器を共有する構成に用いることが可能である。図９はダブルサンプリング技術を適応したゲインステージに図１の差動増幅器１００を用いた構成を示している。図９の構成では、差動増幅器１００の差動入力Ｖｉｎｐ，Ｖｉｎｎのそれぞれに関して、図８に示したようなスイッチとサンプリング容量の群を、チャネル１５ａ，１５ｂとして並列に２つ備えている。そしてスイッチｓｗ１ａ，ｓｗ１ｂによって、差動増幅器１００の差動入力Ｖｉｎｐ，Ｖｉｎｎと２つのチャネル１５ａ，１５ｂとを位相毎に交互に接続し、時分割で差動増幅器１００を共有する。これにより、消費電力を増加させることなく演算速度を約２倍にすることを可能とする。位相φ１，位相φ２を制御するクロックは、図８のタイミングチャートで示したものと同様である。
　ここでは図９を用いて、図１の差動増幅器１００をダブルサンプリングに適応した場合の動作を説明する。なお、差動増幅器１００のスイッチ制御は、図９のゲインステージに用いるものと同じクロックによって実現することができる。以下、位相毎の動作の詳細について説明する。
　［φ１の動作］
　φ１では、図９のゲインステージは、チャネル１５ａ側のスイッチ群はサンプリングフェーズであり、容量デバイスＣｓａ，Ｃｆａにアナログ入力ＡＩＮＰ，ＡＩＮＮが接続され、容量デバイスＣｓａ，Ｃｆａと差動増幅器１００の入力端子Ｖｉｎｎ，Ｖｉｎｐとの間のスイッチｓｗ１ａはオフしている。このとき、チャネル１５ｂ側がホールドフェーズであり、容量デバイスＣｓｂ，Ｃｆｂと差動増幅器１００の入力端子Ｖｉｎｎ，Ｖｉｎｐとがスイッチｓｗ１ｂによって接続される。また、図１の構成において、スイッチＳ１，Ｓ３がオンになり、スイッチＳ２，Ｓ４がオフになり、正側入力端子Ｖｉｎｐと容量デバイス１０１とが接続され、負側入力端子Ｖｉｎｎと容量デバイス１０２とが接続された状態（図示した接続状態）になる。
　φ１の演算が収束した結果、差動増幅器１００の入力端子間電位差は、
　Ｖｉｎｐ－Ｖｉｎｎ＝（Ｖｏｕｔｐ－Ｖｏｕｔｎ）／Ａ
となる。ここで、Ａは差動増幅器１００のＤＣゲインを表す。φ１の終了時には、正側入力端子Ｖｉｎｐには、下の（３）式で得られる電荷Ｑｉｎ２が蓄積される。
　Ｑｉｎ２＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｐ×（Ｃ１０１＋Ｃ１０１ｐ）
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　…（３）
ここで、Ｃｉｎはトランジスタの入力容量（ゲートドレイン間、ゲートソース間、ゲート基板間含む）であり、Ｃｐは入力トランジスタのゲートの配線寄生容量、Ｃ１０１は容量デバイス１０１の容量値、Ｃ１０１ｐは容量デバイス１０１の配線寄生容量を表す。同様に、負側入力端子Ｖｉｎｎには、
　Ｑｉｎ３＝Ｖｉｎｎ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｎ×（Ｃ１０２＋Ｃ１０２ｐ）
の電荷が蓄積される。Ｃ１０２は容量デバイス１０２の容量値、Ｃ１０２ｐは容量デバイス１０２の配線寄生容量を表す。
　［φ２の動作］
　φ２では、逆にスイッチｓｗ１ａがオンになり、チャネル１５ａ側のスイッチ群がホールドフェーズになり、チャネル１５ｂ側のスイッチ群がサンプリングフェーズになる。差動増幅器１００において、スイッチＳ１，Ｓ３がオフになり、スイッチＳ２，Ｓ４がオンになる。これによりφ１とは逆に、正側入力端子Ｖｉｎｐに容量デバイス１０２が接続され、負側入力端子Ｖｉｎｎに容量デバイス１０１が接続される。
　入力トランジスタ２，３と容量デバイス１０１，１０２に蓄積された電荷量は、φ１から保存されるため、φ２に移行した際の正側入力端子Ｖｉｎｐの電荷量Ｑｉｎ２’は、容量デバイスに蓄積された電荷の項だけ入れ替わり、
　Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｎ×（Ｃ１０２＋Ｃ１０２ｐ）
となる。
　Ｖｉｎｎ＝－Ｖｉｎｐ
であることから、
　Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ－Ｃ１０２＋Ｃｐ－Ｃ１０２ｐ）
となる。
　Ｃｉｎ＝Ｃ１０２＝Ｃ１０１、Ｃｐ＝Ｃ１０２ｐ＝Ｃ１０１ｐ
になるように容量デバイスとその配線寄生容量を設定すれば、位相φ１に蓄積された電荷を打ち消すことができる。
　負側入力端子Ｖｉｎｎについても同様に、φ２に移行した際の電荷量Ｑｉｎ３’は、
　Ｑｉｎ３’＝Ｖｉｎｎ×（Ｃｉｎ－Ｃ１０１＋Ｃｐ－Ｃ１０１ｐ）
となり、電荷を打ち消すことができる。これにより、正負入力端子にφ１演算結果から蓄積された電荷について打ち消すことができ、φ２に移行した際もチャネル１５ｂ側の演算結果に履歴効果として干渉しない。
　このため、上述の式（２）中の履歴項を低減して、差動増幅器１００を時分割共有する場合でも、ゲインステージにおいて、精度劣化を招くことなく演算を行うことが可能である。また、本実施形態では、上述の特許文献２にように演算のセトリング特性の劣化を招くことなく、残留電荷の履歴効果を低減することが可能である。
　このように本実施形態によると、差動増幅器の入力端子に容量デバイスを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を得ることができる。
　（実施形態２）
　図２は実施形態２に係る差動増幅器の構成図を示す。図２の差動増幅器１００は、図１の構成において、容量デバイスをダミートランジスタによって構成したものである。すなわち、図２の差動増幅器１００は、差動入力が与えられる第１および第２の入力端子としての正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎと、第１および第２の入力トランジスタとしてのＮｃｈトランジスタ２，３と電流源０とを有する差動入力部１と、トランジスタ２，３のソース（電流源０に共通に接続されている）に、ソースがそれぞれ接続された第１および第２のダミートランジスタ１０３，１０４と、第１および第２のダミートランジスタ１０３，１０４のゲートと正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間の接続を位相毎に切り替えるスイッチ部２０とを備えている。なお、ダミートランジスタ１０３、１０４は、入力トランジスタ２，３と同型のトランジスタに限定されるものではないが、ここでは同型のＮｃｈトランジスタを用いるものとしている。
　スイッチ部２０は、第１～第４のスイッチとしてのスイッチＳ１，Ｓ２，Ｓ３，Ｓ４を備えている。スイッチＳ１，Ｓ２は第１のダミートランジスタ１０３のゲートと、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間にそれぞれ設けられている。また、スイッチＳ３，Ｓ４は第２のダミートランジスタ１０４のゲートと、負側入力端子Ｖｉｎｎおよび正側入力端子Ｖｉｎｐとの間にそれぞれ設けられている。実施形態１と同様に、スイッチＳ１，Ｓ３は同じ位相φ１でオンになり、スイッチＳ２，Ｓ４はその逆の位相φ２でオンになる。
　なお、図２の構成では、第１および第２のダミートランジスタ１０３，１０４のドレインは、ソースと短絡されているが、このドレインについては、未接続状態としてもよい。
　位相φ１終了時での正側入力端子Ｖｉｎｐに蓄積された電荷は、実施形態１で示した式（３）と同様に、下の式（４）で表わされる。
　Ｑｉｎ２＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｐ×（Ｃｄｕｍｉｎ＋Ｃｄｕｍｐ）
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　…（４）
ここで、Ｃｄｕｍｉｎはダミートランジスタの入力容量、Ｃｄｕｍｐはダミートランジスタのゲートの配線寄生容量を示している。入力トランジスタの入力容量Ｃｉｎは、ゲートソース間容量Ｃｇｓ、ゲートドレイン間容量Ｃｇｄおよびゲート基板間容量Ｃｇｂで構成され、以下では、入力トランジスタと同サイズのトランジスタの入力容量はＣｇｓ、Ｃｇｄ、Ｃｇｂで表記することとする。また、Ｃｄｕｍｉｎも同様に分けることができ、ドレインソース端子を短絡した場合はＣｇｄ＝Ｃｇｓとなる。
　位相φ２に移行した際、正側入力端子Ｖｉｎｐに蓄積された電荷Ｑｉｎ２’は、ダミートランジスタの電荷量の項が入れ替わり、
　Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ－Ｃｄｕｍｉｎ＋Ｃｐ－Ｃｄｕｍｐ）
となる。例えば、ダミートランジスタのサイズＷを入力トランジスタ２のサイズＷと等しく設定すると、入力トランジスタの入力容量
　Ｃｉｎ＝Ｃｇｓ＋Ｃｇｄ＋Ｃｇｂ
に対し、ダミートランジスタの入力容量は、
　Ｃｄｕｍｉｎ＝２＊Ｃｇｓ＋Ｃｇｂ
となるため、
　Ｃｉｎ－Ｃｄｕｍｉｎ＝Ｃｇｄ－Ｃｇｓ
となり、電荷量を大きく低減することができる。また入力トランジスタとダミートランジスタの配線寄生容量を揃えることにより、Ｑｉｎ２’をさらに低減することができる。
　このように本実施形態によると、差動増幅器の正負入力端子のそれぞれにダミートランジスタを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を得ることができる。
　（実施形態３）
　図３は実施形態３に係る差動増幅器の構成図を示す。図３の差動増幅器１００は、差動入力が与えられる第１および第２の入力端子としての正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎと、第１および第２の入力トランジスタとしてのＮｃｈトランジスタ２，３と電流源０とを有する差動入力部１と、第１および第２の容量デバイス１０１，１０２と、第１および第２の容量デバイス１０１，１０２の一端と入力トランジスタ２，３のドレインとの間の接続を位相毎に切り替える第１のスイッチ部３１と、第１および第２の容量デバイス１０１，１０２の他端と正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間の接続を位相毎に切り替える第２のスイッチ部３２とを備えている。
　第１のスイッチ部３１は、第１～第４のスイッチとしてのスイッチＳ９，Ｓ１０，Ｓ１１，Ｓ１２を備えている。スイッチＳ９，Ｓ１０は第１の容量デバイス１０１の一端と、入力トランジスタ２，３のドレインとの間にそれぞれ設けられている。また、スイッチＳ１１，Ｓ１２は第２の容量デバイス１０２の一端と、入力トランジスタ３，２のドレインとの間にそれぞれ設けられている。
　第２のスイッチ部３２は、第５～第８のスイッチとしてのスイッチＳ５，Ｓ６，Ｓ７，Ｓ８を備えている。スイッチＳ５，Ｓ６は第１の容量デバイス１０１の他端と、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間にそれぞれ設けられている。また、スイッチＳ７，Ｓ８は第２の容量デバイス１０２の他端と、負側入力端子Ｖｉｎｎおよび正側入力端子Ｖｉｎｐとの間にそれぞれ設けられている。
　スイッチＳ５，Ｓ７，Ｓ９，Ｓ１１は同じ位相φ１でオンになり、スイッチＳ６，Ｓ８，Ｓ１０，Ｓ１２はその逆の位相φ２でオンになる。
　各位相φ１，φ２の動作について説明する。
　［φ１の動作］
　φ１では、スイッチＳ５，Ｓ７，Ｓ９，Ｓ１１がオンになり、スイッチＳ６，Ｓ８，Ｓ１０，Ｓ１２がオフになる。この結果、第１の容量デバイス１０１はスイッチＳ５，Ｓ９を介して正側入力端子Ｖｉｎｐと入力トランジスタ２のドレインとに接続され、第２の容量デバイス１０２はスイッチＳ７，Ｓ１１を介して負側入力端子Ｖｉｎｎと入力トランジスタ３のドレインとに接続された状態（図示した接続状態）になる。
　φ１での演算が収束した結果、差動増幅器１００の入力端子間電位差は、
　Ｖｉｎｐ－Ｖｉｎｎ＝（Ｖｏｕｔｐ－Ｖｏｕｔｎ）／Ａ
となる。φ１の終了時には、正側入力端子Ｖｉｎｐには、下の実施形態１で示した式（３）で得られる電荷Ｑｉｎ２が蓄積される。
　Ｑｉｎ２＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｐ×（Ｃ１０１＋Ｃ１０１ｐ）
同様に、負側入力端子Ｖｉｎｎには、
　Ｑｉｎ３＝Ｖｉｎｎ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｎ×（Ｃ１０２＋Ｃ１０２ｐ）
の電荷が蓄積される。
　［φ２の動作］
　φ２では、スイッチＳ５，Ｓ７，Ｓ９，Ｓ１１がオフになり、スイッチＳ６，Ｓ８，Ｓ１０，Ｓ１２がオンになる。これによりφ１とは逆に、第１の容量デバイス１０１はスイッチＳ６，Ｓ１０を介して負側入力端子Ｖｉｎｎと入力トランジスタ３のドレインとに接続され、第２の容量デバイス１０２はスイッチＳ８，Ｓ１２を介して正側入力端子Ｖｉｎｐと入力トランジスタ２のドレインとに接続される。
　入力トランジスタ２，３と容量デバイス１０１，１０２に蓄積された電荷量は、φ１から保存されるため、φ２に移行した際の正側入力端子Ｖｉｎｐの電荷量Ｑｉｎ２’は、
　Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ－Ｃ１０２＋Ｃｐ－Ｃ１０２ｐ）
となり、Ｃｉｎ＝Ｃ１０２＝Ｃ１０１、Ｃｐ＝Ｃ１０２ｐ＝Ｃ１０１ｐになるように設定すれば、位相φ１に蓄積された電荷を打ち消すことができる。
　負側入力端子Ｖｉｎｎについても同様に、
　Ｑ３’＝　Ｖｉｎｎ×（Ｃｉｎ－Ｃ１０１＋Ｃｐ－Ｃ１０１ｐ）
となり、電荷を打ち消すことができる。これにより、本実施形態では、入力端子に残る電荷の干渉による履歴効果を低減することが可能である。
　このように本実施形態によると、差動増幅器の入力端子に容量デバイスを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を得ることができる。
　（実施形態４）
　図４は実施形態４に係る差動増幅器の構成図を示す。図４の差動増幅器１００は、図３の構成において、容量デバイスをダミートランジスタによって構成したものである。すなわち、図４の差動増幅器１００は、差動入力が与えられる第１および第２の入力端子としての正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎと、第１および第２の入力トランジスタとしてのＮｃｈトランジスタ２，３と電流源０とを有する差動入力部１と、第１および第２のダミートランジスタ１０５，１０６と、第１および第２のダミートランジスタ１０５，１０６のドレインと入力トランジスタ２，３のドレインとの間の接続を位相毎に切り替える第１のスイッチ部３１と、第１および第２のダミートランジスタ１０５，１０６のゲートと正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間の接続を位相毎に切り替える第２のスイッチ部３２とを備えている。なお、実施形態２と同様に、ダミートランジスタ１０５，１０６は、入力トランジスタ２，３と同型のトランジスタに限定されるものではないが、ここでは同型のＮｃｈトランジスタを用いるものとしている。
　第１のスイッチ部３１は、第１～第４のスイッチとしてのスイッチＳ９，Ｓ１０，Ｓ１１，Ｓ１２を備えている。スイッチＳ９，Ｓ１０は第１のダミートランジスタ１０５のドレインと、入力トランジスタ２，３のドレインとの間にそれぞれ設けられている。また、スイッチＳ１１，Ｓ１２は第２のダミートランジスタ１０６のドレインと、入力トランジスタ３，２のドレインとの間にそれぞれ設けられている。
　第２のスイッチ部３２は、第５～第８のスイッチとしてのスイッチＳ５，Ｓ６，Ｓ７，Ｓ８を備えている。スイッチＳ５，Ｓ６は第１のダミートランジスタ１０５のゲートと、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎとの間にそれぞれ設けられている。また、スイッチＳ７，Ｓ８は第２のダミートランジスタ１０６のゲートと、負側入力端子Ｖｉｎｎおよび正側入力端子Ｖｉｎｐとの間にそれぞれ設けられている。
　スイッチＳ５，Ｓ７，Ｓ９，Ｓ１１は同じ位相φ１でオンになり（図４に示した接続状態）、スイッチＳ６，Ｓ８，Ｓ１０，Ｓ１２はその逆の位相φ２でオンになる。
　なお、図４の構成では、第１および第２のダミートランジスタ１０５，１０６のソースは、ドレインと短絡されているが、このソースについては、未接続状態としてもよい。
　位相φ１終了時での正側入力端子Ｖｉｎｐに蓄積された電荷Ｑｉｎ２は、実施形態２で示した式（４）と同様に、
　Ｑｉｎ２＝Ｖｉｎｐ×（Ｃｉｎ＋Ｃｐ）＋Ｖｉｎｐ×（Ｃｄｕｍｉｎ＋Ｃｄｕｍｐ）
と表わされる。
　位相φ２に移行した際、正側入力端子Ｖｉｎｐに蓄積された電荷Ｑｉｎ２’は、
　Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｉｎ－Ｃｄｕｍｉｎ＋Ｃｐ－Ｃｄｕｍｐ）
となる。よって実施形態２と同様に、例えばダミートランジスタのサイズＷを入力トランジスタ２のサイズＷと等しく設定すると、入力トランジスタの入力容量
　Ｃｉｎ＝Ｃｇｓ＋Ｃｇｄ＋Ｃｇｂ
に対し、ダミートランジスタの入力容量は、
　Ｃｄｕｍｉｎ＝２＊Ｃｇｄ＋Ｃｇｂ
となる。これにより、
Ｃｉｎ－Ｃｄｕｍｉｎ＝Ｃｇｓ－Ｃｇｄ
となり、電荷量を大きく低減することができる。実施形態２と同様に、ＣｇｄとＣｇｓを比較して考えた場合、入力トランジスタのトランスコンダクタンスｇｍと入力トランジスタのドレイン側負荷抵抗によるミラー効果によりＣｇｄの成分の効果が大きく、これに応じたダミートランジスタのサイズ調整が必要になる。
　このように本実施形態によると、差動増幅器の正負入力端子のそれぞれにダミートランジスタを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を図ることができる。
　（実施形態５）
　図５は実施形態５に係る差動増幅器の構成図を示す。図５の差動増幅器１００は、差動入力部１と、図２に示したダミートランジスタ１０３，１０４およびスイッチ部２０と、図４に示したダミートランジスタ１０５，１０６並びに第１および第２のスイッチ部３１，３２とを備えている。そして、その動作は実施形態２，４と同様であり、位相φ１とφ２において実施形態２，４に示したようにスイッチ制御を行う。
　なお、図５の構成では、ダミートランジスタ１０３，１０４，１０５，１０６はドレインとソースが短絡されているが、ダミートランジスタ１０３，１０４は少なくともソースが接続されておればよく、ダミートランジスタ１０５，１０６は少なくともドレインが接続されていればよい。
　ダミートランジスタ１０３，１０４，１０５，１０６のサイズＷが、入力トランジスタ２，３の半分のサイズに設定されているものとする。この場合、ダミートランジスタ１０３のゲートドレイン容量はゲートソース容量と等しく、入力トランジスタの半分のサイズのため、入力容量は、
　２＊（１／２）＊Ｃｇｓ
となる。また、ダミートランジスタ１０５のゲートソース容量はゲートドレイン容量と等しく、入力トランジスタの半分のサイズのため、入力容量は
　２＊（１／２）＊Ｃｇｄ
となる。これにより、位相φ１が終了し位相φ２が開始した時点の正側入力端子Ｖｉｎｐの電荷Ｑｉｎ２’は、入力トランジスタのゲートドレイン間容量、ゲートソース間容量、ゲート基板間容量が、それぞれ、２個のダミートランジスタの合計値と等しくなるため、
　Ｑｉｎ２’＝Ｖｉｎｐ×（Ｃｇｓ＋Ｃｇｄ＋Ｃｇｂ＋Ｃｐ）
　　　　　－Ｖｉｎｐ×｛Ｃｇｓ＋Ｃｇｄ＋２＊（１／２）＊Ｃｇｂ＋２＊Ｃｄｕｍｐ｝
　　　　　　＝Ｖｉｎｐ（Ｃｐ－２＊Ｃｄｕｍｐ）
となる。入力トランジスタの配線寄生容量に対し、ダミートランジスタの配線寄生容量を調整することによって、電荷を完全にキャンセルすることができる。
　ここで、差動増幅器のＤＣゲインＡを４０ｄＢに設計し、参照電圧Ｖｒｅｆを０．５Ｖとし、サンプリング容量Ｃｓ，Ｃｆと寄生容量Ｃｐとが等しい（Ｃｓ＝Ｃｆ＝Ｃｐ）としてシミュレーションを行った。このシミュレーションの結果、従来技術の場合は５．１ｍＶの履歴効果による誤差が生じたのに対して、本実施形態のようにダミートランジスタを追加したことによって、履歴効果による誤差が０．３ｍＶまで削減されるという効果が確認された。
　このように本実施形態によると、差動増幅器の正負入力端子のそれぞれにダミートランジスタを接続し、各位相で正負端子への接続を入れ替えることによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を得ることができる。
　（実施形態６）
　図６は実施形態６に係る差動増幅器の周辺回路構成図であり、図７は図６におけるスイッチ制御を示すタイミングチャートである。
　図６に示すスイッチｓｗ１ａ，ｓｗ１ｂは、図９に示した、ゲインステージにおいて差動増幅器１００の差動入力をチャネル１５ａ，１５ｂ間で切り替えるためのスイッチｓｗ１ａ，ｓｗ１ｂに対応している。なお、ここでは、差動増幅器１００として、実施形態２に係るスイッチＳ１，Ｓ２，Ｓ３，Ｓ４を含む構成を図示している（他の構成要素は図示を省略）。ただし、図６の差動増幅器１００はこの限りではなく、上述の実施形態１～５に係るいずれかの差動増幅器で実現できる。
　図７のタイミングチャートは図６におけるスイッチ動作と対応しており、φ１ｐはφ１よりも立下りが早いクロックであり、同様にφ２ｐはφ２よりも立下りが早いクロックである。位相φ１，φ１ｐの立上りでスイッチｓｗ１ｂとスイッチＳ１，Ｓ３がオンになり、φ１ｐの立下りでスイッチｓｗ１ｂがオフ、φ１の立下りでスイッチＳ１，Ｓ３がオフになる。これにより、スイッチｓｗ１ｂがオフする際にスイッチｓｗ１ｂから流入するチャージインジェクションなどの電荷が、スイッチＳ１，Ｓ３がオンであることにより、正側入力端子Ｖｉｎｐおよび負側入力端子Ｖｉｎｎにそれぞれ接続されている、上述した入力トランジスタとダミートランジスタのゲート容量に、電荷として保持される。
　スイッチｓｗ１ｂとスイッチＳ１，Ｓ３とが同時にオフする場合、微小なタイミングずれやクロックスルーの違いにより、スイッチｓｗ１ｂからの流入電荷量を確定することができず、ダミートランジスタに蓄積される電荷と入力トランジスタに蓄積される電荷に誤差が生じる。ところが本実施形態のように、スイッチｓｗ１ｂを先にオフすることによって、ダミートランジスタと入力トランジスタに蓄積される電荷量を一定にすることが可能である。位相φ２，φ２ｐによって制御されるスイッチｓｗ１ａとスイッチＳ２，Ｓ４についても同様のことが言える。
　このように本実施形態では、ゲインステージ内の差動増幅器の差動入力を入れ替えるためのスイッチをオフするタイミングを、差動増幅器におけるスイッチ制御よりも先に設定することによって、前位相において入力端子の容量に蓄積された電荷を低減し、時分割で差動増幅器を共有した場合の入力端子に残る電荷による履歴効果の低減を図ることができる。
　本発明の差動増幅器では、差動入力トランジスタに蓄積された電荷による履歴効果の低減が可能になるので、例えば、高速動作するパイプラインＡＤ変換器の特性劣化を抑制するのに有用である。
２　第１の入力トランジスタ
３　第２の入力トランジスタ
１０　パイプラインＡＤ変換器
１１　ゲインステージ
２０　スイッチ部
３１　第１のスイッチ部
３２　第２のスイッチ部
１００　差動増幅器
１０１　第１の容量デバイス
１０２　第２の容量デバイス
１０３　第１のダミートランジスタ
１０４　第２のダミートランジスタ
１０５　第１のダミートランジスタ
１０６　第２のダミートランジスタ
Ｖｉｎｐ　正側入力端子（第１の入力端子）
Ｖｉｎｎ　負側入力端子（第２の入力端子）
Ｓ１～Ｓ４　第１～第４のスイッチ
Ｓ５～Ｓ８　第５～第８のスイッチ
Ｓ９～Ｓ１２　第１～第４のスイッチ

Claims (14)

  1. 　差動入力が与えられる第１および第２の入力端子と、
    　前記第１および第２の入力端子と、ゲートがそれぞれ接続された第１および第２の入力トランジスタと、
    　前記第１および第２の入力トランジスタのソースに、一端がそれぞれ接続された第１および第２の容量デバイスと、
    　前記第１および第２の容量デバイスの他端と前記第１および第２の入力端子との間の接続を、制御クロックに応じて、位相毎に、切り替えるスイッチ部とを備えた
    ことを特徴とする差動増幅器。
  2. 　請求項１において、
    　前記スイッチ部は、
    　前記第１の容量デバイスの他端と、前記第１および第２の入力端子との間にそれぞれ設けられた第１および第２のスイッチと、
    　前記第２の容量デバイスの他端と、前記第２および第１の入力端子との間にそれぞれ設けられた第３および第４のスイッチとを備えたものである
    ことを特徴とする差動増幅器。
  3. 　請求項１において、
    　前記スイッチ部は、第１の位相において、前記第１の容量デバイスの他端と前記第１の入力端子とを接続するとともに、前記第２の容量デバイスの他端と前記第２の入力端子とを接続し、第２の位相において、前記第２の容量デバイスの他端と前記第１の入力端子とを接続するとともに、前記第１の容量デバイスの他端と前記第２の入力端子とを接続するものである
    ことを特徴とする差動増幅器。
  4. 　請求項１において、
    　パイプラインＡＤ変換器における２つのゲインステージ間で、時分割で共有される
    ことを特徴とする差動増幅器。
  5. 　請求項１において、
    　前記第１および第２の容量デバイスは、それぞれ、第１および第２のダミートランジスタによって構成されており、
    　前記第１および第２のダミートランジスタは、ソースが、前記第１および第２の入力トランジスタのソースに接続されており、ゲートが、前記スイッチ部に接続されている
    ことを特徴とする差動増幅器。
  6. 　請求項５において、
    　前記スイッチ部は、
    　前記第１のダミートランジスタのゲートと、前記第１および第２の入力端子との間にそれぞれ設けられた第１および第２のスイッチと、
    　前記第２のダミートランジスタのゲートと、前記第２および第１の入力端子との間にそれぞれ設けられた第３および第４のスイッチとを備えたものである
    ことを特徴とする差動増幅器。
  7. 　差動入力が与えられる第１および第２の入力端子と、
    　前記第１および第２の入力端子と、ゲートがそれぞれ接続された第１および第２の入力トランジスタと、
    　第１および第２の容量デバイスと、
    　前記第１および第２の容量デバイスの一端と前記第１および第２の入力トランジスタのドレインとの間の接続を、制御クロックに応じて、位相毎に、切り替える第１のスイッチ部と、
    　前記第１および第２の容量デバイスの他端と前記第１および第２の入力端子との間の接続を、制御クロックに応じて、位相毎に、切り替える第２のスイッチ部とを備えた
    ことを特徴とする差動増幅器。
  8. 　請求項７において、
    　前記第１のスイッチ部は、
    　前記第１の容量デバイスの一端と、前記第１および第２の入力トランジスタのドレインとの間にそれぞれ設けられた第１および第２のスイッチと、
    　前記第２の容量デバイスの一端と、前記第１および第２の入力トランジスタのドレインとの間にそれぞれ設けられた第３および第４のスイッチとを備えたものであり、
    　前記第２のスイッチ部は、
    　前記第１の容量デバイスの他端と、前記第１および第２の入力端子との間にそれぞれ設けられた第５および第６のスイッチと、
    　前記第２の容量デバイスの他端と、前記第１および第２の入力端子との間にそれぞれ設けられた第７および第８のスイッチとを備えたものである
    ことを特徴とする差動増幅器。
  9. 　請求項７において、
    　前記第１のスイッチ部は、第１の位相において、前記第１の容量デバイスの一端と前記第１の入力トランジスタのドレインとを接続するとともに、前記第２の容量デバイスの一端と前記第２の入力トランジスタのドレインとを接続し、第２の位相において、前記第２の容量デバイスの一端と前記第１の入力トランジスタのドレインとを接続するとともに、前記第１の容量デバイスの一端と前記第２の入力トランジスタのドレインとを接続するものであり、
    　前記第２のスイッチ部は、前記第１の位相において、前記第１の容量デバイスの他端と前記第１の入力端子とを接続するとともに、前記第２の容量デバイスの他端と前記第２の入力端子とを接続し、前記第２の位相において、前記第２の容量デバイスの他端と前記第１の入力端子とを接続するとともに、前記第１の容量デバイスの他端と前記第２の入力端子とを接続するものである
    ことを特徴とする差動増幅器。
  10. 　請求項７において、
    　パイプラインＡＤ変換器における２つのゲインステージ間で、時分割で共有される
    ことを特徴とする差動増幅器。
  11. 　請求項７において、
    　前記第１および第２の容量デバイスは、それぞれ、第１および第２のダミートランジスタによって構成されており、
    　前記第１および第２のダミートランジスタは、ドレインが、前記第１のスイッチ部に接続されており、ゲートが、前記第２のスイッチ部に接続されている
    ことを特徴とする差動増幅器。
  12. 　請求項１１において、
    　前記第１のスイッチ部は、
    　前記第１のダミートランジスタのドレインと、前記第１および第２の入力トランジスタのドレインとの間にそれぞれ設けられた第１および第２のスイッチと、
    　前記第２のダミートランジスタのドレインと、前記第１および第２の入力トランジスタのドレインとの間にそれぞれ設けられた第３および第４のスイッチとを備えたものであり、
    　前記第２のスイッチ部は、
    　前記第１のダミートランジスタのゲートと、前記第１および第２の入力端子との間にそれぞれ設けられた第５および第６のスイッチと、
    　前記第２のダミートランジスタのゲートと、前記第１および第２の入力端子との間にそれぞれ設けられた第７および第８のスイッチとを備えたものである
    ことを特徴とする差動増幅器。
  13. 　ゲインステージを備えたパイプラインＡＤ変換器であって、
    　前記ゲインステージは、
    　請求項１記載の差動増幅器と、
    　サンプリング容量デバイスと、
    　前記差動増幅器の前記第１および第２の入力端子と、前記サンプリング容量デバイスとの間に設けられたスイッチとを備え、
    　前記スイッチをオフする制御タイミングが、前記差動増幅器の前記スイッチ部をオフする制御タイミングよりも早く設定されている
    ことを特徴とするパイプラインＡＤ変換器。
  14. 　ゲインステージを備えたパイプラインＡＤ変換器であって、
    　前記ゲインステージは、
    　請求項７記載の差動増幅器と、
    　サンプリング容量デバイスと、
    　前記差動増幅器の前記第１および第２の入力端子と、前記サンプリング容量デバイスとの間に設けられたスイッチとを備え、
    　前記スイッチをオフする制御タイミングが、前記差動増幅器の前記第１および第２のスイッチ部をオフする制御タイミングよりも早く設定されている
    ことを特徴とするパイプラインＡＤ変換器。
PCT/JP2009/004654 2009-03-09 2009-09-16 差動増幅器およびそれを用いたパイプラインａｄ変換器 WO2010103582A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011503569A JPWO2010103582A1 (ja) 2009-03-09 2009-09-16 差動増幅器およびそれを用いたパイプラインａｄ変換器
CN200980157593XA CN102334280A (zh) 2009-03-09 2009-09-16 差动放大器及使用了该差动放大器的流水线ad变换器
US13/205,399 US20110291873A1 (en) 2009-03-09 2011-08-08 Differential amplifier and pipeline a/d converter using the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-055175 2009-03-09
JP2009055175 2009-03-09

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/205,399 Continuation US20110291873A1 (en) 2009-03-09 2011-08-08 Differential amplifier and pipeline a/d converter using the same

Publications (1)

Publication Number Publication Date
WO2010103582A1 true WO2010103582A1 (ja) 2010-09-16

Family

ID=42727891

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/004654 WO2010103582A1 (ja) 2009-03-09 2009-09-16 差動増幅器およびそれを用いたパイプラインａｄ変換器

Country Status (4)

Country Link
US (1) US20110291873A1 (ja)
JP (1) JPWO2010103582A1 (ja)
CN (1) CN102334280A (ja)
WO (1) WO2010103582A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015536093A (ja) * 2012-09-27 2015-12-17 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ アンプの入力における寄生不一致の影響の軽減
JP2021051094A (ja) * 2015-11-04 2021-04-01 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 信号処理装置及び信号処理方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012213172B4 (de) * 2012-04-30 2018-01-04 Rohde & Schwarz Gmbh & Co. Kg Optisch getakteter Digital/Analog-Wandler und DDS-Einheit mit solchem Wandler
US9968927B2 (en) 2015-05-22 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Optical biosensor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01105605A (ja) * 1987-07-24 1989-04-24 Nippon Telegr & Teleph Corp <Ntt> 広帯域増幅器
JPH11112305A (ja) * 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 電圧比較器、演算増幅器、アナログ−デジタル変換器およびアナログ−デジタル変換回路
US6166675A (en) * 1997-09-03 2000-12-26 Texas Instruments Incorporated Pipeline analog-to-digital conversion system using double sampling and method of operation
US7304598B1 (en) * 2006-08-30 2007-12-04 Infineon Technologies Ag Shared amplifier circuit
JP2008109633A (ja) * 2006-09-29 2008-05-08 Sanyo Electric Co Ltd 差動増幅器およびそれを用いたスイッチドキャパシタ回路
JP2008306580A (ja) * 2007-06-08 2008-12-18 Nec Electronics Corp 増幅回路、デジタルアナログ変換回路及び表示装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7124221B1 (en) * 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
JP2007208424A (ja) * 2006-01-31 2007-08-16 Sanyo Electric Co Ltd アナログデジタル変換器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01105605A (ja) * 1987-07-24 1989-04-24 Nippon Telegr & Teleph Corp <Ntt> 広帯域増幅器
US6166675A (en) * 1997-09-03 2000-12-26 Texas Instruments Incorporated Pipeline analog-to-digital conversion system using double sampling and method of operation
JPH11112305A (ja) * 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 電圧比較器、演算増幅器、アナログ−デジタル変換器およびアナログ−デジタル変換回路
US7304598B1 (en) * 2006-08-30 2007-12-04 Infineon Technologies Ag Shared amplifier circuit
JP2008109633A (ja) * 2006-09-29 2008-05-08 Sanyo Electric Co Ltd 差動増幅器およびそれを用いたスイッチドキャパシタ回路
JP2008306580A (ja) * 2007-06-08 2008-12-18 Nec Electronics Corp 増幅回路、デジタルアナログ変換回路及び表示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015536093A (ja) * 2012-09-27 2015-12-17 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ アンプの入力における寄生不一致の影響の軽減
JP2021051094A (ja) * 2015-11-04 2021-04-01 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 信号処理装置及び信号処理方法
JP7130071B2 (ja) 2015-11-04 2022-09-02 三星電子株式会社 信号処理装置及び信号処理方法

Also Published As

Publication number Publication date
US20110291873A1 (en) 2011-12-01
JPWO2010103582A1 (ja) 2012-09-10
CN102334280A (zh) 2012-01-25

Similar Documents

Publication Publication Date Title
KR100799955B1 (ko) 스위치드 커패시터 회로 및 파이프라인 ａ／ｄ 변환 회로
JP2002074976A (ja) サンプルホールド増幅回路とそれを用いたパイプライン型ａｄ変換器およびパイプライン型ｄａ変換器
US20090201051A1 (en) Sample-and-Hold Circuit and Pipeline Ad Converter Using Same
JP2002271201A (ja) Ａ／ｄ変換器
US7525383B2 (en) Differential amplifier
JP2010074636A (ja) 差動演算増幅回路とそれを用いたパイプライン型ａ／ｄ変換装置
JP2006115003A (ja) サンプルホールド回路およびそれを用いたパイプラインａｄ変換器
JP2011015057A (ja) スイッチトキャパシタ回路、およびアナログデジタル変換器
US7248199B2 (en) Analog-to-digital converter
US6954169B1 (en) 1/f noise, offset-voltage charge injection induced error cancelled op-amp sharing technique
WO2010103582A1 (ja) 差動増幅器およびそれを用いたパイプラインａｄ変換器
US6756928B2 (en) Pseudo-differential amplifier and analog-to-digital converter using the same
JPH08321777A (ja) パイプライン型ａ／ｄコンバータ
WO2011021260A1 (ja) パイプライン型ａｄ変換器およびその出力補正方法
US8803721B1 (en) System and method for improving speed and power in a switched-capacitor amplifier
JP2009027281A (ja) サンプルホールド回路およびパイプラインａｄ変換器
JP2011166278A (ja) 差動増幅回路、２段増幅回路およびそれらを用いたａ／ｄ変換回路
Chandrashekar et al. A 20-MS/s to 40-MS/s reconfigurable pipeline ADC implemented with parallel OTA scaling
US8471753B1 (en) Pipelined analog-to-digital converter and method for converting analog signal to digital signal
US11750160B1 (en) Gain-boosted class-AB differential residue amplifier in a pipelined Analog-to-Digital Converter (ADC) using switched-capacitor common-mode feedback to eliminate tail current sources
US11855651B2 (en) Discrete-time offset correction circuit embedded in a residue amplifier in a pipelined analog-to-digital converter (ADC)
Mulder et al. A 21mW 8b 125MS/s ADC occupying 0.09 mm/sup 2/in 0.13/spl mu/m CMOS
Kim et al. A 10-b 120-MS/s 45ánm CMOS ADC using a re-configurable three-stage switched amplifier
JP4961159B2 (ja) 増幅回路及びその応用回路
Zahrai et al. A 12b 100ms/s highly power efficient pipelined adc for communication applications

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980157593.X

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09841414

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011503569

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09841414

Country of ref document: EP

Kind code of ref document: A1