JP2009027281A - サンプルホールド回路およびパイプラインａｄ変換器 - Google Patents

Abstract

【課題】低電圧動作の初段増幅器の出力端子の一端がグランドに接続されたオペアンプを有するサンプルホールド回路のスイッチのリーク電流の発生または耐圧オーバーを回避する。
【解決手段】第１のクロックが入力したとき、上記増幅器の出力をリセット容量を介して入力に供給すると共に入力信号と基準電圧との差を入力容量に充電し、第２のクロックが入力したときリセット容量が増幅器から分離されて該リセット容量に基準電圧と出力基準電圧が充電されると共に、回路の動作点を決める参照電圧がスイッチを介して入力容量に入力され、入力容量に充電された入力電圧と参照電圧との差の電荷が上記フィードバック容量に転送され、入力信号が入力容量とフィードバック容量との比によって増幅される。
【選択図】図１

Description

本発明は、スイッチトキャパシタを用いたサンプルホールド回路およびそれを用いたパイプラインＡＤ変換器に関する。

図１１に、基本的なサンプルホールド回路５００の回路構成を示す。サンプルホールド回路５００は、オペアンプ（増幅器）ＯＰ１とスイッチＳＷ１ａ〜ＳＷ５ａ，ＳＷ１ｂ〜ＳＷ５ｂと入力（サンプリング）容量Ｃｓａ，Ｃｓｂと帰還（フィードバック）容量Ｃｆａ，Ｃｆｂで構成される。
ＶｄｐとＶｄｎは参照電圧を表し、ＶｐｉｎとＶｎｉｎはアナログ入力信号（電圧）を表し、Ｖｃｍ（コモン電圧または出力基準電圧）はオペアンプＯＰ１の出力電圧の基準を表す。スイッチＳＷ２ａ，ＳＷ３ａ，ＳＷ２ｂ，ＳＷ３ｂはクロックφ１で駆動され、ＳＷ１ａ，ＳＷ４ａ，ＳＷ１ｂ，ＳＷ４ｂはクロックφ２で駆動される。またスイッチＳＷ５ａ，ＳＷ５ｂはクロックφ１Ａで駆動される。なお、クロックφ１Ａはクロックφ１より位相が所定量進んでいる。

図１２にサンプルホールド回路５００の各スイッチを駆動するためのクロックφ１，φ２，φ１Ａに関するタイミングチャートを示す。クロックφ１，φ２の波形は図１２に示すようにお互いオーバーラップしないが、φ１Ａはφ１より位相が所定量進んでいて、１周期の期間において一部オーバーラップしている。

図１２に示すように、各スイッチＳＷ１ａ〜ＳＷ５ａ，ＳＷ１ｂ〜ＳＷ５ｂは、２相のノンオーバーラップのクロックで制御され、サンプルホールド回路５００は、リセット(Ｒｅｓｅｔ；サンプル)モードとアンプ(ＡＭＰ；ホールド)モードの２フェイズ（位相）で動作する。

次に、図１１に示すサンプルホールド回路５００の動作について説明する。このサンプルホールド回路５００は、オペアンプＯＰ１の入出力に対して、対称な回路構成となっているので、片側の回路について説明する。
クロックφ１とφ１ＡでスイッチＳＷ２ａ，ＳＷ３ａ，ＳＷ５ａが駆動されショート（導通）する。すなわち、リセットモードでオペアンプＯＰ１の入出力はショートされ、オペアンプＯＰ１の最も利得の高い動作点(Ｖａｚ；最高利得動作点電圧)にバイアスされる。アナログ入力電圧(Ｖｐｉｎ，Ｖｎｉｎ)は、最高利得動作点電圧Ｖａｚに対し入力（サンプリング）容量Ｃｓにチャージされる。この時のそれぞれの容量Ｃｓ，Ｃｆにチャージされる電荷量は(片側のみの変化に着目)以下のようになる。ここで、入力（サンプリング）容量ＣｓはＣｓａ，Ｃｓｂに、またフィードバック容量ＣｆはＣｆａ，Ｃｆｂに相当する。

Q_Cs=Cs(Vpin-Vaz) ・・・（１）
Q_Cf=Cf(Vcm-Vaz) ・・・（２）

一方、クロックφ２でスイッチＳＷ１ａ，ＳＷ４ａが駆動されショートする。すなわち、アンプモードではオペアンプＯＰ１の入出力ショート用のスイッチＳＷ５ａはオフし容量帰還型のアンプとなる。さらに入力のスイッチＳＷ１ａは切り替えられショートしているので、このスイッチＳＷ１ａを介して参照電圧Ｖｄｐが入力容量Ｃｓに入力される。この時のそれぞれの容量Ｃｓ，Ｃｆ（Ｃｓａ，Ｃｆａに対応する）にチャージされる電荷量は下記のようになる。

Q_Cs=Cs(Vdp-Vaz) ・・・（３）
Q_Cf=Cf(Vop-Vaz) ・・・（４）

リセットモードとアンプモードでトータル電荷量は一定なので、出力電圧Ｖｐｏｕｔは下記の式（５）に導かれる。

Ｖｐｏｕｔ＝（Ｃｓ／Ｃｆ）＊（Ｖｐｉｎ−Ｖｎｉｎ）＋Ｖｃｍ・・・（５）

この式（５）から出力電圧Ｖｐｏｕｔは、コモン電圧Ｖｃｍを基準にアナログ入力電圧Ｖｐｉｎ，Ｖｐｉｎが入力容量とフィードバック容量の容量比（Ｃｓ／Ｃｆ）倍されて出力される。

特開２００６−１１５００３号公報 特開２００６−１２１４８０号公報 「A 10-b 30-MS/s Low-Power Pipelined CMOS A/D Converter Using a Pseudo Differential Architecture」（IEEE Journal of Solid-State Circuits, Vol.38, No.2, Feb. 2003）

このようなスイッチトキャパシタタイプのオペアンプＯＰ１において、入力段の増幅器に、図１３に示すようなソースカップルペア入力の高利得オペアンプ６００を用いるのが一般的である。
一方、昨今の低電圧化に伴い、図１３に示す複数のトランジスタを縦積みにする回路構成は非常に困難になってきている。トランジスタの縦積みは出力抵抗を大きくするメリットがある反面、オペアンプＯＰ１（６００）の出力線形範囲を犠牲にする傾向にある。このため折り返し構成が採用されるケースがあるが、トータルの電流効率としては悪くなる欠点を有する。なお、Ｑ１〜Ｑ９はＭＯＳトランジスタである。
これに対し、図１４に示すように、非特許文献１にはソース接地タイプの入力段を有するオペアンプＯＰ１（７００）を用いて低電圧化に適したサンプルホールド回路が開示してある。なお、Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４はＭＯＳトランジスタである。

しかしながら図１４に示すソース接地を用いたオペアンプＯＰ１は、基準（リセット）電圧が低いので、図１５，１６と図１７，１８に図示するように下記の２点の欠点を有する。
第１に、リセットモード（図１５参照）からアンプモードに移行した直後、オペアンプＯＰ１の出力ノードの寄生容量Ｃｓｔによって出力電圧Ｖｐｏｕｔが基準電圧となり、ＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒ；電圧電流変換回路、またはオペアンプＯＰ１）の入力電圧（Ｖｉｎ：ＯＴＡ入力電圧）は参照電圧Ｖｄｐ（Ｖｄｎ）から、リセットモード時にフィードバック容量（帰還容量Ｃｆａ）に充電された電圧を減算した値に変化する。例えば図１６（ａ）において、出力電圧Ｖｐｏｕｔの電圧が＋５００ｍＶ、フィードバック容量Ｃｆａの両端の電圧は１．０Ｖであるので、オペアンプＯＰ１の入力端子の電圧は−５００ｍＶとなる。その結果、オペアンプＯＰ１（ＯＴＡ）の入力電圧（Ｖｉｎ：ＯＴＡ入力電圧）がＧＮＤ（グランド）以下で、かつスイッチＳＷ５ａの一方の端子が−５００ｍＶになる。このスイッチＳＷ５ａが例えばＭＯＳトランジスタで構成されている場合、ゲート電圧を０．０Ｖとするとソース電圧が−５００ｍＶとなるので、ドレイン−ソース間にリーク電流が生じる場合がある（図１６（ｂ）参照）。
第２に、アンプモード（図１７参照）からリセットモードに移行した直後、フィードバック容量Ｃｆａのフィードバック側（スイッチＳＷ４ａとの接続端子側）の電圧が、オペアンプＯＰ１（ＯＴＡ）のアンプモード終了時に寄生容量Ｃｓｔに保持された出力電圧Ｖｐｏｕｔとアンプモード時のフィードバック容量Ｃｆａに充電された差電圧を加算した値になる。
例えば、図１８（ａ）に示すように、寄生容量Ｃｓｔに保持された出力電圧Ｖｐｏｕｔを＋２．０Ｖとすると、この電圧にフィードバック容量Ｃｆａの両端の差電圧１．５Ｖが加算されてスイッチＳＷ４ａの入力側の電圧は＋３．５Ｖとなり、スイッチＳＷ４ａを構成するＭＯＳトランジスタのソースに＋３．５Ｖの電圧が供給される。その結果、ゲート電圧を０．０Ｖとすると、オフになったこのＭＯＳトランジスタのＶｇｓ（ゲート−ソース間電圧）（または、Ｖｇｄ；ゲート−ドレイン間電圧）で耐圧オーバーを起こす可能性が高い（図１８（ｂ）参照）。

また上記以外に、半導体プロセスの微細化や低電圧化にともなうトランジスタのＶｔｈ（閾値）電圧の低下や、高温時におけるトランジスタのＶｔｈ電圧の低下によって、オペアンプの入力端子の基準電圧は低下する。よって、プロセスの世代が進み、高温での使用時において、図１４のソース接地オペアンプ７００に限らず、図１３のソースカップルペアの高利得オペアンプ６００においても上記の耐圧オーバーを起こす可能性がある。
本発明は上記問題点に鑑み、その目的とするところは、ソース接地（またはエミッタ接地）入力のような基準電位の低いオペアンプを用いたサンプルホールド回路およびこれを用いたパイプラインＡＤ変換器を提供することである。

本発明のサンプルホールド回路は、増幅器と、上記入力信号をサンプリングする入力容量と、上記サンプリングされた上記入力信号を充電するフィードバック容量と、上記入力容量の出力部と上記フィードバック容量の出力部との共通接続部に基準電圧を供給する基準電位発生回路と、上記基準電圧と上記サンプルホールド回路の出力電圧の基準電圧を出力する端子から供給された出力基準電圧との差電圧を充電し、上記増幅器の出力電圧を該充電された電圧でレベルシフトして上記増幅器の入力部に帰還するリセット容量と、上記入力容量の入力部に接続され、上記第１のクロックが入力したとき導通し、上記入力信号を上記入力容量の入力部へ供給する第１のスイッチと、上記出力基準電圧が供給される端子と上記フィードバック容量の入力部に接続され、上記第１のクロックが入力したとき導通し、上記出力基準電圧を上記フィードバック容量へ供給する第２のスイッチと、上記入力容量の出力部と上記フィードバック容量の出力部との共通接続部と基準電位発生回路の出力部との間に接続され、上記第１のクロックが入力したとき導通し、上記入力信号をサンプリングする際、上記基準電位発生回路の出力部から上記サンプリングのための基準電圧を上記入力容量の出力部へ供給する第３のスイッチと、上記リセット容量と上記増幅器の入出力部との間に接続され、上記第１のクロックが入力したとき導通し、上記増幅器の出力を上記リセット容量を介して該増幅器の入力部に帰還する第４のスイッチと、上記入力容量の入力部に接続され、上記第２のクロックが入力したとき導通し、上記入力信号をサンプリングするための参照電圧を上記入力容量へ供給する第５のスイッチと、上記フィードバック容量の出力部と上記増幅器の出力部との間に接続され、上記第２のクロックが入力したとき導通し、上記増幅器の出力部と上記フィードバック容量を接続する第６のスイッチとを有する。

本発明のパイプラインＡＤ変換器は、アナログ信号をデジタルコードに変換するＡＤ変換器と、上記ＡＤ変換器の出力するデジタルコードをアナログ値に変換するＤＡ変換器と、上記ＡＤ変換器に供給しているアナログ信号と上記ＤＡ変換器から出力されるアナログ信号との差分を2^(a-1)[a:ＡＤ変換器の分解能]倍して出力するサンプルホールド回路と、で構成されるＡＤ変換サブブロックを複数個縦続接続したパイプラインＡＤ変換器において、上記サンプルホールド回路は、位相が異なる第１と第２クロックを用いて入力信号をサンプルホールドするサンプルホールド回路であって、増幅器と、上記入力信号をサンプリングする入力容量と、上記サンプリングされた上記入力信号を充電するフィードバック容量と、上記入力容量の出力部と上記フィードバック容量の出力部との共通接続部に基準電圧を供給する基準電位発生回路と、上記基準電圧と上記サンプルホールド回路の出力電圧の基準電圧を出力する端子から供給された出力基準電圧との差電圧を充電し、上記増幅器の出力電圧を該充電された電圧でレベルシフトして上記増幅器の入力部に帰還するリセット容量と、上記入力容量の入力部に接続され、上記第１のクロックが入力したとき導通し、上記入力信号を上記入力容量の入力部へ供給する第１のスイッチと、上記出力基準電圧が供給される端子と上記フィードバック容量の入力部に接続され、上記第１のクロックが入力したとき導通し、上記出力基準電圧を上記フィードバック容量へ供給する第２のスイッチと、上記入力容量の出力部と上記フィードバック容量の出力部との共通接続部と基準電位発生回路の出力部との間に接続され、上記第１のクロックが入力したとき導通し、上記入力信号をサンプリングする際、上記基準電位発生回路の出力部から上記サンプリングのための基準電圧を上記入力容量の出力部へ供給する第３のスイッチと、上記リセット容量と上記増幅器の入出力部との間に接続され、上記第１のクロックが入力したとき導通し、上記増幅器の出力を上記リセット容量を介して該増幅器の入力部に帰還する第４のスイッチと、上記入力容量の入力部に接続され、上記第２のクロックが入力したとき導通し、上記入力信号をサンプリングするための参照電圧を上記入力容量へ供給する第５のスイッチと、上記フィードバック容量の出力部と上記増幅器の出力部との間に接続され、上記第２のクロックが入力したとき導通し、上記増幅器の出力部と上記フィードバック容量を接続する第６のスイッチとを有する。

このように、本発明のサンプルホールド回路およびこれを用いたパイプラインＡＤ変換器は、アンプモードのとき、リセット容量に基準電圧と出力基準電圧を供給し、サンプルモードのとき、リセット容量をサンプルホールドのオペアンプの入出力を接続して、オペアンプの入力電圧を低くし、このオペアンプの入力電圧の変動を小さくする。またサンプルホールド回路のスイッチに供給される電圧を所望の値に設定する。

本発明のサンプルホールド回路およびこのサンプルホールド回路を用いたパイプラインＡＤ変換器は、サンプルモードのときオペアンプの入力−出力間をリセット容量で接続することにより、オペアンプの入出力端子をショートすることなくリセットできる。オペアンプの入力端子の電位を、低い電位に抑えることができスイッチを構成するトランジスタのリーク電流の発生や耐圧オーバーを回避することができる。

図１に本発明の実施形態に係るサンプルホールド回路１００の回路構成を示す。
サンプルホールド回路１００は、サンプリング（入力）容量Ｃｓａ，Ｃｓｂ、フィードバック容量Ｃｆａ，Ｃｆｂ、リセット容量Ｃｒａ，Ｃｒｂ、オペアンプＯＰ１（またはＯＴＡ）、基準電位発生回路１０とスイッチＳＷ１ａ〜ＳＷ１０ａ，ＳＷ１ｂ〜ＳＷ１０ｂで構成される。
さらに、端子Ｔ４ａとグランド間に寄生容量（Ｃｓｔ）が存在する。なお以後、ＳＷ１ａ，ＳＷ２ａ（ＳＷ１ｂ，ＳＷ２ｂ）を入力（サンプリング）スイッチ、ＳＷ３ａ，ＳＷ６ａ（ＳＷ３ｂ，ＳＷ６ｂ）をプリチャージスイッチ、ＳＷ４ａ（ＳＷ４ｂ）を出力スイッチ、ＳＷ５ａ，ＳＷ１０ａ（ＳＷ５ｂ，ＳＷ１０ｂ）をリセットスイッチ、ＳＷ７ａ，ＳＷ８ａ，ＳＷ９ａ（ＳＷ７ｂ，ＳＷ８ｂ，ＳＷ９ｂ）を基準電圧供給スイッチとも称する。

以下図面を参照して本発明の実施形態について説明する。
なお、実施形態を説明するための各回路図において、同一機能または同一素子については同一符号を付与する。図１に示すように、サンプルホールド回路１００は、第１の入出力端子間（Ｔ１ａ，Ｔ２ａ−Ｔ４ａ）の回路構成と第２の入出力端子間（Ｔ１ｂ，Ｔ２ｂ−Ｔ４ｂ）の回路構成は対称となっている。

まず、サンプルホールド回路１００の第１の入出力端子間の接続について述べる。
端子Ｔ２ａはスイッチＳＷ２ａの一方に端子に接続され、スイッチＳＷ２ａの他方の端子はサンプリング容量Ｃｓａの一方の端子に接続される。端子Ｔ１ａはスイッチＳＷ１ａの一方の端子に接続され、スイッチＳＷ１ａの他方の端子はサンプリング容量Ｃｓａの一方の端子に接続される。
サンプリング容量Ｃｓａの他方の端子はフィードバック容量Ｃｆａの一方の端子（出力（部）とも称する）に接続され、またスイッチＳＷ７ａ，ＳＷ９ａの一方の端子に接続される。スイッチＳＷ７ａの他方の端子はスイッチＳＷ８ａの一方の端子と基準電位発生回路１０の出力に接続され、スイッチＳＷ９ａの他方の端子はスイッチＳＷ１０ａの一方の端子に接続されると共にオペアンプＯＰ１の第１の入力端子に接続される。なお、オペアンプＯＰ１は例えば図１４に示す回路で構成され、第１の入力端子は図１４に示すＭＯＳトランジスタＱ２１のゲートに対応する。
スイッチＳＷ８ａとＳＷ１０ａの他方の端子はリセット容量Ｃｒａの一方の端子に接続され、リセット容量Ｃｒａの他方の端子はスイッチＳＷ５ａとＳＷ６ａの一方の端子に接続される。コモン電圧（出力基準電圧）が入力される端子Ｔ３ａはスイッチＳＷ３ａとＳＷ６ａの他方の端子に接続される。フィードバック容量Ｃｆａの他方の端子（入力（部）とも称する）はスイッチＳＷ３ａ，ＳＷ４ａの一方の端子に接続される。オペアンプＯＰ１の第１の出力はスイッチＳＷ４ａとＳＷ５ａの他方の端子と端子Ｔ４ａに接続される。

次に、サンプルホールド回路１００の第２の入出力端子間の接続について述べる。回路構成は第１の入出力端子間の構成と同じである。
端子Ｔ２ｂはスイッチＳＷ２ｂの一方の端子に接続され、スイッチＳＷ２ｂの他方の端子はサンプリング容量Ｃｓｂの一方の端子に接続される。端子Ｔ１ｂはスイッチＳＷ１ｂの一方の端子に接続され、スイッチＳＷ１ｂの他方の端子はサンプリング容量Ｃｓｂの一方の端子に接続される。
サンプリング容量Ｃｓｂの他方の端子はフィードバック容量Ｃｆｂの一方の端子に接続され、またスイッチＳＷ７ｂ，ＳＷ９ｂの一方の端子に接続される。スイッチＳＷ７ｂの他方の端子はスイッチＳＷ８ｂの一方の端子と基準電位発生回路１０の出力に接続され、スイッチＳＷ９ｂの他方の端子はスイッチＳＷ１０ｂの一方の端子に接続されると共にオペアンプＯＰ１の第２の入力端子に接続される。スイッチＳＷ７ｂとＳＷ８ｂの共通接続点（部）は基準電位発生回路１０の出力に接続される。なお、第２の入力端子は図１４に示すＭＯＳトランジスタＱ３１のゲートに対応する。
スイッチＳＷ８ｂとＳＷ１０ｂの他方の端子はリセット容量Ｃｒｂの一方の端子に接続され、リセット容量Ｃｒｂの他方の端子はスイッチＳＷ５ｂとＳＷ６ｂの一方の端子に接続される。端子Ｔ３ｂはスイッチＳＷ３ｂとＳＷ６ｂの他方の端子に接続される。フィードバック容量Ｃｆｂの他方の端子はスイッチＳＷ３ｂ，ＳＷ４ｂの一方の端子に接続される。オペアンプＯＰ１の第２の出力はスイッチＳＷ４ｂとＳＷ５ｂの他方の端子と端子Ｔ４ｂに接続される。

このように、オペアンプＯＰ１の第２の入出力端子間（Ｔ１ｂ，Ｔ２ｂ−Ｔ４ｂ）の回路構成は上述した第１の入出力端子間の回路構成と同じであるが、端子Ｔ１ｂとＴ２ｂに供給されるアナログ入力電圧Ｖｎｉｎと参照電圧Ｖｄｎが異なる。

図２に図１で示した基準電位発生回路１０の回路構成例を示す。基準電位発生回路１０は定電流源２０とＭＯＳトランジスタ２１で構成される。定電流源２０の一方の端子は電源ＶＤＤに接続され、他方の端子はＭＯＳトランジスタ２１のドレインとゲートに接続され、ＭＯＳトランジスタ２１のソースはグランドに接続される。ＭＯＳトランジスタ２１はドレインとゲートが接続されてＭＯＳダイオードが構成され、このＭＯＳダイオード（２１）のアノード（ドレインとゲートの共通接続点（部））から基準電圧Ｖｒが出力される。
定電流源２０の電流はＩ０／Ｎ（ここでＮは正の整数）で表される。一方、ＭＯＳダイオード（２１）のアノード電圧（基準電圧Ｖｒ）はゲート幅Ｗ、ゲート長Ｌ、電流Ｉ０と整数Ｎにより決定される。

次に、図３に、図１に示したオペアンプＯＰ１の入力部の回路構成例を示す。入力部はたとえばソース接地型の増幅器で構成され、定電流源３１，３２とＭＯＳトランジスタ３３，３４で構成される。
定電流源３１の一方の端子は電源ＶＤＤに接続され、他方の端子はＭＯＳトランジスタ３３のドレインに接続される。ＭＯＳトランジスタ３３のゲートにサンプリング容量Ｃｓａの出力電圧やリセット容量Ｃｒａからの帰還電圧が供給され、ソースはグランドに接続される。
また同様に、定電流源３２の一方の端子は電源ＶＤＤに接続され、他方の端子はＭＯＳトランジスタ３４のドレインに接続される。ＭＯＳトランジスタ３４のゲートにサンプリング容量Ｃｓｂの出力電圧やリセット容量Ｃｒｂからの帰還電圧が供給され、ソースはグランドに接続される。
この入力部の回路はソース接地アンプを構成する。ここで、Ｗはゲート幅を表し、Ｌはゲート長を表す。このゲート幅Ｗとゲート長Ｌにより、コンダクタンスｇｍが決まる。

図３に示すように、ＭＯＳトランジスタを用いたサンプルホールド回路１００のオペアンプＯＰ１の構成について説明したが、本発明は、入力部にＭＯＳトランジスタに限定することなく、化合物半導体やＴＦＴなどの電界効果トランジスタを用いたソース接地型増幅回路でも良く、その他、バイポーラトランジスタを用いたエミッタ接地型増幅回路でも良い。

次に図１に示したサンプルホールド回路１００の動作について、図４，５，１２を用いて説明する。なお、第１の入出力端子間と第２の入出力端子間の回路は、アナログ入力電圧（Ｖｐｉｎ，Ｖｎｉｎ）と参照電圧（Ｖｄｐ，Ｖｄｎ）が異なるだけであり、第１と第２の入出力端子間の回路の動作は同様であるので、ここでは第１の入出力端子間の動作について説明する。
サンプルホールド回路１００は図１２に示すクロックを用いてスイッチを切り替えて動作モードを設定する。動作モードは、例えばリセットモード（Ｒｅｓｅｔ Ｍｏｄｅ；サンプルモード）、アンプモード（ＡＭＰ Ｍｏｄｅ）がある。ここでクロックφ１Ａはクロックφ１より位相は進み、一部オーバーラップする。しかし、クロックφ１Ａとφ１はクロックφ２とオーバーラップしない。

リセットモード（Ｒｅｓｅｔ Ｍｏｄｅ）の動作について説明する。
図４にリセットモードにおけるサンプルホールド回路１００の接続構成を示す。リセットモードのとき、まずクロックφ１ＡによりスイッチＳＷ５ａ，ＳＷ７ａ，ＳＷ１０ａが駆動されショートし、次にクロックφ１によりスイッチＳＷ２ａ，ＳＷ３ａが駆動されショートする。
クロックφ１Ａが供給されると、リセット容量Ｃｒａの両端に接続されているスイッチＳＷ５ａ，ＳＷ１０ａがショートし、オぺアンプＯＰ１の第１の入出力端子間はリセット容量Ｃｒａで接続される。またサンプリング容量Ｃｓａの他方の端子とフィードバック容量Ｃｆａの一方の端子には基準電位発生回路１０からスイッチＳＷ７ａを介して例えば＋５００ｍＶの基準電圧Ｖｒが供給される。
次に、クロックφ１が供給されると、アナログ入力電圧Ｖｐｉｎが端子Ｔ２ａからスイッチＳＷ２ａを介してサンプリング容量Ｃｓａの一方の端子に供給される。フィードバック容量Ｃｆａには端子Ｔ３ａからスイッチＳＷ３ａを介して、例えば＋１．５Ｖのコモン電圧（プリチャージ電圧または出力基準電圧）Ｖｃｍが供給される。
このように、クロックφ１でアナログ入力電圧Ｖｐｉｎがサンプリング容量Ｃｓａに供給され、基準電位発生回路１０から供給された基準電圧Ｖｒとの差電圧（電荷）が蓄積され、また、フィードバック容量Ｃｆａの両端には１Ｖの差電圧が充電される。
上述したように、リセットモードの時にアナログ入力電圧Ｖｐｉｎがサンプリングされるが、オペアンプＯＰ１はサンプリング容量Ｃｓａとフィードバック容量Ｃｆａから切り離される。また、オペアンプＯＰ１は、入出力を直接接続しないで、リセット容量Ｃｒａを介して接続した容量帰還回路を構成する。このとき、端子Ｔ４ａの出力電圧Ｖｐｏｕｔ（＋１．５Ｖ）が寄生容量Ｃｓｔに保持されていると、リセット容量Ｃｒａの差電圧を減算した電圧の＋５００ｍＶがオペアンプＯＰ１の入力端子にＯＴＡ入力電圧Ｖｉｎとして供給される。

次に図５に示すアンプモード（ＡＭＰ Ｍｏｄｅ）の動作について説明する。
図５（ａ）に示すようにアンプモードになると、クロックφ２によりスイッチＳＷ１ａ，ＳＷ４ａ，ＳＷ６ａ，ＳＷ８ａ，ＳＷ９ａが駆動されてショートする。
端子Ｔ１ａから入力された参照電圧ＶｐｄがスイッチＳＷ１ａを介してサンプリング容量Ｃｓａに供給される。サンプリング容量Ｃｓａの出力はスイッチＳＷ９ａを介してオペアンプＯＰ１の入力に接続され、フィードバック容量Ｃｆａの出力はスイッチＳＷ４ａを介してオペアンプＯＰ１の出力と端子Ｔ４ａに接続されるので、オペアンプＯＰ１は、容量帰還（フィードバック）型のアンプを構成する。その結果、サンプリング容量Ｃｓａの電荷はフィードバック容量Ｃｆａに転送され充電される。換言すると、アナログ入力電圧Ｖｐｉｎが、サンプリング容量Ｃｓａとフィードバック容量Ｃｆａの比（Ｃｓａ／Ｃｆａ）で決まる値で増幅されて、オペアンプＯＰ１の出力端子から端子Ｔ４ａに出力される。
一方、スイッチＳＷ６ａ，ＳＷ８ａはショートしているので、リセット容量Ｃｒａの両端は基準電位発生回路１０と端子Ｔ３ａにそれぞれ接続される。このとき、リセット容量Ｃｒａの一方の端子には＋５００ｍＶの電圧が供給され、他方の端子には＋１．５Ｖのコモン電圧Ｖｃｍが供給される。その結果、リセット容量Ｃｒａの両端には１．０Ｖの差電圧が充電される。

次に、サンプルホールド回路１００のリーク電流の発生を回避する動作について図４と図５（ａ）を用いて説明する。図４に示すように、リセット（サンプル）モードの時に、オペアンプＯＰ１はサンプリング容量Ｃｓａとフィードバック容量Ｃｆａから切り離され、リセット容量Ｃｒａで入出力間が容量接続された増幅器が構成される。オペアンプＯＰ１の出力は端子Ｔ４ａに接続され、この端子に寄生容量Ｃｓｔが存在するので、アンプモード直前の出力電圧Ｖｐｏｕｔが保持される。また、これと同時に、サンプリング容量Ｃｓａとフィードバック容量Ｃｆａの共通接続点（部）に基準電位発生回路１０から基準電圧Ｖｒが供給される。
次に、サンプリング容量Ｃｓａにはアナログ入力信号（電圧）Ｖｐｉｎが供給され、フィードバック容量Ｃｆａにはコモン電圧Ｖｃｍが供給される。
その結果、アナログ入力電圧Ｖｐｉｎがサンプリングされ、またオペアンプＯＰ１の入力端子の電圧は、端子Ｔ４ａの電圧からリセット容量Ｃｒａで発生する差電圧だけ低下した電圧、例えば＋５００ｍＶの低電圧（電位）に設定される。

アンプモードの時に、図５（ａ）に示すように、基準電位発生回路１０の基準電圧Ｖｒとコモン電圧Ｖｃｍを使用して、リセット容量Ｃｒａに電圧を充電してプリセットする。これに加えて、従来のサンプルホールド回路５００と同様に、オペアンプＯＰ１を使用してリセットモード時にサンプリング容量Ｃｓａに蓄えた電荷をフィードバック容量Ｃｆａに転送する。
この時のオペアンプＯＰ１の入力端子の電圧（Ｖｉｎ：ＯＴＡ入力電圧）は基準電位発生回路１０から供給される基準電圧Ｖｒ（＋５００ｍＶ）付近になる。
また、リセット容量ＣｒａとスイッチＳＷ５ａの共通接続点（部）に端子Ｔ３ａからコモン電圧Ｖｃｍの＋１．５Ｖが供給されるので、スイッチＳＷ５ａを構成するＭＯＳトランジスタのソースは、図１６（ｂ）に示した時の電圧（−５００ｍＶ）に比べて高くなり、ゲート電圧を０．０Ｖとすると、Ｖｇｓ（ゲート−ソース）電圧が閾値電圧以下の逆バイアス状態となるので、リーク電流は発生しない（図５（ｂ）参照）。
このように、基準電位発生回路１０とリセット容量Ｃｒａを用いてサンプリングすれば、オペアンプＯＰ１の入出力端子をショートすることなくリセットできるので、オペアンプＯＰ１の入力端子は、ほぼ一定の低電圧に設定される。さらにアンプモード時に、リーク電流の発生を防止することができる。

次に、サンプルホールド回路１００のリセット直後の耐圧オーバーを回避する動作について図６，図７を用いて説明する。
図６にサンプルホールド回路１００のアンプモード時における回路接続を示す。クロックφ２によりスイッチＳＷ１ａ，ＳＷ４ａ，ＳＷ６ａ，ＳＷ８ａ，ＳＷ９ａが駆動されてショートする。サンプルホールド回路１００はフィードバック容量Ｃｆａによりフィードバック回路が形成され、容量帰還型の増幅器を構成する。端子Ｔ４ａに寄生容量Ｃｓｔが存在するので、＋２．０Ｖの出力電圧Ｖｐｏｕｔが保持される。このとき、オペアンプＯＰ１（ＯＴＡ）の入力電圧（Ｖｉｎ：ＯＴＡ入力電圧）は＋５００ｍＶ、フィードバック容量Ｃｆａの両端の差電圧は１．５Ｖとなる。
一方、リセット容量Ｃｒａの一方の端子には基準電位発生回路１０から＋５００ｍＶの基準電圧Ｖｒが供給され、また他方の端子には、端子Ｔ３ａから＋１．５Ｖのコモン電圧Ｖｃｍが供給される。その結果、リセット容量Ｃｒａには１．０Ｖの差電圧が充電される。

次に、図７にリセットモード直後のサンプルホールド回路１００の回路構成を示す。
図７（ａ）に示すように、リセット直後にクロックφ１Ａがφ１より先にハイレベル（高電圧）となり（図１２参照）、スイッチＳＷ５ａ，ＳＷ７ａ，ＳＷ１０ａが駆動されショートする。この状態でスイッチＳＷ２ａ，ＳＷ３ａはまた駆動されずオフ状態である。
またリセットモード直後において、フィードバック容量Ｃｆａの出力と端子Ｔ４ａ間に接続されたスイッチＳＷ４ａがオフ状態である。端子Ｔ４ａには、アンプモード時における出力電圧Ｖｐｏｕｔ（＋２．０Ｖ）が寄生容量Ｃｓｔに保持されている。
一方、基準電位発生回路１０の基準電圧Ｖｒ（＋５００ｍＶ）がスイッチＳＷ７ａを介してフィードバック容量Ｃｆａに供給されるので、フィードバック容量ＣｆａとスイッチＳＷ４ａの共通接続点（部）の電圧はフィードバック容量Ｃｆａの差電圧の１．５Ｖが加算されて＋２．０Ｖとなる。
したがって、スイッチＳＷ４ａを構成するＭＯＳトランジスタのソース電圧が＋２．０Ｖとなり、従来例のサンプルホールド回路５００の場合の＋３．５Ｖと比較して低くなる（図７（ｂ）参照）。すなわち、スイッチＳＷ４ａを構成するＭＯＳトランジスタのゲート−ソース間の電圧は従来の電圧より下がるので、ＭＯＳトランジスタのゲート酸化膜間にかかる電圧が下がり、酸化膜の破壊を防止することができる。これは半導体プロセスが微細化するに伴い酸化膜厚が薄くなった時に効果が大きくなる。

次に、本発明の他の実施形態に係るパイプラインＡＤ変換器（ＡＤＣ）２００について説明する。
図８に本発明のサンプルホールド回路１００を用いたパイプラインＡＤ変換器２００を示す。パイプラインＡＤ変換器２００の初段には本発明のサンプルホールド回路（Ｓ／Ｈ）２０１が備えられ、その後n-bit/stageのビットブロック２１１（ｎ１ｂ）〜２１４（ｎ４ｂ），・・・が分解能に応じて縦続接続される。各ビットブロック２１１〜２１４，・・・からのディジタルデータはエラー訂正回路２２０で加算されエラーコレクションが行われた後出力される。
なお、サンプルホールド（Ｓ／Ｈ）回路２０１とビットブロック２１１〜２１４，・・・のサンプルホールド（Ｓ／Ｈ）回路に本発明のサンプルホールド回路１００を適用できる。

図９にn-bit/stage（ビットブロック）２１１〜２１４，・・・の構成例を示す。n-bit/stage２１１〜２１４，・・・の構成は、n-bitのＡＤ変換器３０１、ＤＡ（ディジタル−アナログ）変換器３０２、減算器３０３、そしてアナログ電圧とＤＡ変換器３０２から再生される出力電圧との差を２^(n-1)倍に増幅するサンプルホールド（Ｓ／Ｈ）回路３０４などで構成される（ｎは１より大きい正の整数）。なお、ＤＡ変換、減算、増幅、ホールド動作はＭＤＡＣ(Multiplying DAC)３１０と呼ばれる回路一つで実現することができ、パイプラインＡＤ変換器には多用される。このＭＤＡＣ３１０に本発明のサンプルホールド回路１００を適用した例については後述する。

以下、本発明のサンプルホールド回路１００を用いたパイプラインＡＤ変換器２００の動作について説明する。アナログ入力信号（電圧）（Ａｎａｌｏｇ Ｉｎ）がサンプルホールド（Ｓ／Ｈ）回路２０１に入力されると、サンプリング期間、サンプリングクロックに同期してアナログ信号をサンプリングする。次のタイミング（クロック）でサンプリングされたアナログ信号をホールドする。

Ｓ／Ｈ回路２０１でホールドされた信号はビットブロック２１１に入力され、所定の精度（ビット）でアナログ信号がディジタル信号に変換される。なお、ビットブロック２１１のＡＤ変換器３０１のビット精度として、１．５ビット、２，３または４ビットなどがあり、各ビットブロックで精度を使い分ける。
例えばビットブロック２１１のＡＤ変換器３０１の構成はフラッシュ型構成が用いられ、パイプライン動作ができるように高速動作させている。そのため、比較器がビット数の２のべき乗に比例するので、できるだけビット数は少なくする。１．５ビットのとき２個、２ビットのとき３個、３ビットのとき７個、・・・となり、比較器の数が多くなるとチップ面積が大きくなるので、ビットブロックの段数とビット精度を考慮して決める。

ＡＤ変換器３０１でＳ／Ｈ（サンプルホード）回路２０１から供給されたホールド信号がディジタル信号に変換され、このディジタルデータは図８に示したエラー訂正回路２２０に供給され、ディジタルデータと制御信号がＭＤＡＣ３１０を構成するＤＡ変換器３０２とＳ／Ｈ回路３０４に供給される。
ＤＡ変換器３０２でディジタル信号がアナログ信号に変換され減算器３０３に供給されて、ホールドされた入力アナログ信号と減算処理が行われる。すなわち、この減算器３０３から出力される信号は、入力アナログ信号から上位のアナログ信号を引いた差信号が出力される。この差信号はＳ／Ｈ（サンプルホールド）回路３０４に供給され、そこで２の（ｎ１−１）べき乗のゲイン倍してかつこの増幅した信号をホールドする（ｎ１は１より大きい正の整数）。
次に、ビットブロック２１１のＳ／Ｈ回路３０４でホールドされたアナログ信号を、次段のビットブロック２１２に供給し、ビットブロック２１１で説明した同じ動作をし、さらに細かい量子化を行う。以下、この動作をエラー訂正回路２２０に構成される不図示のクロック発生回路から出力されるクロックタイミングにしたがって繰り返す。

上述した、各ビットブロック２１１〜２１４，・・・はサンプルホールド機能を持つので、時間的に順次続く入力信号に対して、各ビットブロック２１１〜２１４，・・・が順次変換を行っており、高速な変換動作が可能になる。すなわち、たとえばビットブロック２１１がＡＤ変換動作を行っているとき、次段のビットブロック２１２はビットブロック２１１がＡＤ変換している信号の１つ前にサンプリングされたアナログ信号をＡＤ変換していることになる。
このように、構成されたビットブロックの段数の数だけの時系列にサンプリングされたアナログ信号を同時にＡＤ変換し、そのＡＤ変換されたデータをクロックタイミングにしたがって、逐次ディジタルデータとしてエラー訂正回路２２０から取り出すことができる。

次に、図１０にＭＤＡＣ３１０の回路構成例を示す。ＭＤＡＣ３１０はオペアンプＯＰ１の２入力―２出力端子間に、対称な回路が構成されるので、図１０にはＭＤＡＣ３１０の片側の回路構成のみを示す。
また、このＭＤＡＣ３１０の回路構成は、入力回路４０１−１，・・・，４０１−（ｎ−１），４０１−ｎ以外は、図１のサンプルホールド回路１００と同じ回路構成である。したがって、ここでは図１と異なる構成について主に説明する。なお図１０において、図１と同一素子と同一機能について同一の番号を付与する。

入力回路４０１−１，・・・，４０１−（ｎ−１），４０１−ｎは、それぞれ、サンプリング容量Ｃｓａ１とスイッチＳＷ１ａ１−１，ＳＷ１ａ１−２，ＳＷ２ａ１−１、・・・、Ｃｓａ（ｎ−１）とスイッチＳＷ１ａ（ｎ−１）−１，ＳＷ１ａ（ｎ−１）−２，ＳＷ２ａ（ｎ−１）−１、ＣｓａｎとスイッチＳＷ１ａｎ−１，ＳＷ１ａｎ−２，ＳＷ２ａｎ−１で構成される。
例えば、入力回路４０１−１において、スイッチＳＷ１ａ１−１の一方の端子は参照電圧ＶＲＴを供給する端子Ｔ１ａ−１に接続され他方の端子はサンプリング容量Ｃｓａ１の一方の端子に接続され、また、入力ＳＷ１ａ１−２の一方の端子は参照電圧ＶＲＢを供給する端子Ｔ１ａ−２に接続され他方の端子はサンプリング容量Ｃｓａ１の一方の端子に接続される。
スイッチＳＷ２ａ１−１の一方の端子はアナログ入力電圧Ｖｐｉｎが供給される端子Ｔ２ａに接続され、他方の端子はサンプリング容量Ｃｓａ１の一方の端子に接続される。サンプリング容量Ｃｓａ１の他方の端子は、フィードバック容量Ｃｆａと基準電位発生回路１０、スイッチＳＷ７ａ，ＳＷ９ａの一方の端子に接続される。これ以外の回路接続は図１と同様である。
以下同様に、入力回路４０１−ｎまで同様な回路構成が繰り返される。
なお、入力回路４０１−１，・・・，４０１−（ｎ−１），４０１−ｎにおいて、スイッチＳＷ１ａ１−１，ＳＷ１ａ１−２（、・・・、ＳＷ１ａ（ｎ−１）−１，ＳＷ１ａ（ｎ−１）−２、ＳＷ１ａｎ−１，ＳＷ１ａｎ−２）はクロックφ２で駆動され、スイッチＳＷ２ａ１−１（、・・・、ＳＷ２ａ（ｎ−１）―１，ＳＷ２ａｎ―１）はクロックφ１で駆動される。

ＭＤＡＣ３１０において、入力回路４０１−１，・・・，４０１−（ｎ−１），４０１−ｎに設けられたサンプリング容量Ｃｓａ１（，・・・，Ｃｓａ（ｎ−１），Ｃｓａｎ）の容量値はビットブロックのＡＤの分解能に応じて設けられ、ビットブロックのＡＤ変換器（３０１）のサーモメータコード出力に従って参照電圧ＶＲＴ，ＶＲＢに接続される。
入力回路４０１−１，・・・，４０１−（ｎ−１），４０１−ｎに接続される後段の回路構成は図１に示したサンプルホールド回路１００と同じ構成であるので、ここではその説明は省略する。

次に、ＭＤＡＣ３１０の動作について説明する。
リセットモードのとき、クロックφ１Ａ，φ１により各スイッチが駆動され、スイッチＳＷ２ａ１−１（，・・・，ＳＷ２ａ（ｎ−１）−１，ＳＷ２ａｎ−１）とスイッチＳＷ３ａ，ＳＷ５ａ，ＳＷ７ａ，ＳＷ１０ａが駆動されショートする。これにより、サンプリング容量Ｃｓａ１，・・・，Ｃｓａ（ｎ−１），Ｃｓａｎにアナログ入力信号（電圧）Ｖｐｉｎ（Ｖｎｉｎ）が供給されてサンプリングされる。
しかしこのとき、他の２個のスイッチＳＷ１ａ１―１，ＳＷ１ａ１−２（、・・・、ＳＷ１ａ（ｎ−１）−１，ＳＷ１ａ（ｎ−１）―２、ＳＷ１ａｎ−１，ＳＷ１ａｎ―２）はオフしているので、ＡＤ変換器３０１のサーモメータコード出力に従うサーモ電圧（参照電圧ＶＲＢ，ＶＲＴ）は供給されない。

例えば、クロックφ１Ａがハイレベルの期間、スイッチＳＷ７ａを介してサンプリング容量Ｃｓ１とフィードバック容量Ｃｆａに、基準電位発生回路１０から例えば＋５００ｍＶの基準電圧Ｖｒが供給される。また、オペアンプＯＰ１の入出力間は、スイッチＳＷ５ａ、ＳＷ１０ａがショートされてリセット容量Ｃｒａが接続される。
クロックφ１で、スイッチＳＷ２ａ１−１を介してアナログ入力信号（電圧）Ｖｐｉｎがサンプリング容量Ｃｓａ１に入力され、フィードバック容量Ｃｆａの入力側はスイッチＳＷ３ａを介してコモン電圧Ｖｃｍ（＋１．５Ｖ）が供給される。
リセットモード直後、スイッチＳＷ５ａ，ＳＷ１０ａが駆動されショートされ、オペアンプＯＰ１の入出力端子間はリセット容量Ｃｒａにより接続されているのでオペアンプの入力電圧を＋５００ｍＶと安定した低電圧に設定できる。また、スイッチＳＷ４ａに供給される電圧は図７で説明したように、従来と比較して低くなり耐圧オーバーを回避できる。

つぎに、アンプモードの時、クロックφ２により各スイッチが駆動されて、スイッチの導通状態がリセット時のときと逆になる。すなわち、スイッチＳＷ１ａ１−１またはＳＷ１ａ１−２（、・・・、ＳＷ１ａ（ｎ−１）−１またはＳＷ１ａ（ｎ−１）−２、ＳＷ１ａｎ−１またはＳＷ１ａｎ−２）が駆動されてショートし、参照電圧ＶＲＴまたはＶＢＴがサンプリング容量Ｃｓａ１，・・・，Ｃｓａ（ｎ−１），Ｃｓａｎに供給される。このとき、オペアンプＯＰ１は増幅動作状態となり、サンプリング容量Ｃｓａ１，・・・，Ｃｓａ（ｎ−１），Ｃｓａｎに蓄積された電荷がフィードバック容量Ｃｆａに転送され、アナログ入力電圧Ｖｐｉｎは入力（サンプリング）容量とフィードバック容量Ｃｆａの容量比で決まるゲイン倍され出力される。

また、アンプモードのときのオペアンプＯＰ１の入力端子は＋５００ｍＶに近づく。このとき、端子Ｔ３ａからコモン電圧Ｖｃｍの＋１．５ＶがスイッチＳＷ５ａの一方の端子に供給されているので、図５（ｂ）に示すように、スイッチＳＷ５ａのＭＯＳトランジスタのＶｇｓ（ゲート−ソース間電圧）がしきい値電圧以下に逆バイアスされるので、リーク電流が発生することを防止できる。

図９に示したＭＤＡＣ３１０は、ＡＤ変換器３０１で得られた制御信号により参照電圧ＶＲＴまたはＶＲＢのいずれか一方と接続され、入力回路４０１−１，・・・，４０１−（ｎ−１），４０１−ｎのサンプリング容量Ｃｓａ１，・・・，Ｃｓａ（ｎ−１），Ｃｓａｎを介してリセット時にサンプルされた信号と参照電圧ＶＲＴあるいはＶＲＢとの変化分がオペアンプＯＰ１に伝達される。この変化分はゲイン倍（＝Ｃｓ／Ｃｆａ、ここでＣｓ＝Ｃｓａ１＋…＋Ｃｓａ（ｎ−１）＋Ｃｓａｎ）されて出力し、次段のビットブロックに供給される。

このように、ＭＤＡＣ３１０において、基準電位発生回路１０とリセット容量Ｃｒａ（Ｃｒｂ）を用いてサンプリングすれば、オペアンプＯＰ１の入出力端子をショートすることなくリセットでき、オペアンプＯＰ１の入力端子をほぼ一定の低電位に抑えられ、図１５〜１８に示すスイッチトランジスタのリーク電流や耐圧オーバーを回避することができる（図４〜７参照）。

なお、本実施形態のサンプルホールド回路およびパイプラインＡＤ変換器のクロックφ１は本発明における第１のクロックに相当し、第２のクロックは本発明におけるφ２に相当する。また、本実施形態のオペアンプＯＰ１は本発明における増幅器に相当する。また、本実施形態の基準電位発生回路は本発明における基準電位発生回路に相当する。

以上述べたように、低電圧動作のサンプルホールド回路の複数の増幅回の内、初段増幅回路をソース接地またはエミッタ接地とした回路構成において、サンプルホールド回路を構成するオペアンプの入出力端子間にリセット容量を設け、このリセット容量に所定のクロックタイミングで基準電圧と出力基準電圧を供給し、リセット時に所定の電圧を保持したリセット容量でオペアンプの入出力端子を接続することにより、入出力間をショートすることなくリセットできる。したがって、オペアンプの入力端子をほぼ一定の低電位に抑えることができまたスイッチを構成するトランジスタのリーク電流の発生や耐圧オーバーを回避することができる。
また、これらのサンプルホールド回路を用いたパイプラインＡＤ変換器は、リーク電圧の発生や耐圧オーバーを回避することができ、さらにこれに伴い変換精度を向上することができる。

本発明のサンプルホールド回路の回路図である。 図１に示したサンプルホールド回路の基準電位発生回路の回路図である。 図１に示したサンプルホールド回路にオペアンプの初段入力部の回路図である。 サンプルホールド回路のリセットモード時の動作とリーク電流を防止する動作を説明するための回路図である。 サンプルホールド回路のアンプモード時の動作とリーク電流を防止する動作を説明するための回路図である。 サンプルホールド回路の耐圧動作を説明するためのアンプモード時の回路図である。 サンプルホールド回路の耐圧動作を説明するためのリセットモード直後の回路図である。 サンプルホールド回路を用いたパイプラインＡＤ変換器のブロック構成を示す回路図である。 図８に示したパイプラインＡＤ変換器のビットブロックの回路構成を示す図である。 図９に示したパイプラインＡＤ変換器のＭＤＡＣの回路構成を示す図である。 従来例のサンプルホールド回路を示す回路図である。 図１１に示したサンプルホールド回路の動作を説明するためのタイミング波形図である。 図１１に示したサンプルホールド回路に用いられる増幅器の回路構成を示す回路図である。 図１１に示したサンプルホールド回路に用いられる他の増幅器の回路構成を示す回路図である。 図１１を用いたサンプルホールド回路でリーク電流が発生する動作を説明する回路図である。 図１１を用いたサンプルホールド回路でリーク電流が発生する他の動作を説明する回路図である。 図１１を用いたサンプルホールド回路で耐圧オーバーが発生する動作を説明する回路図である。 図１１を用いたサンプルホールド回路で耐圧オーバーが発生する他の動作を説明する回路図である。

符号の説明

１０…基準電位発生回路、２０，３１，３２…定電流源、２１，３３，３４…ＭＯＳトランジスタ、１００，２０１，３０４，５００…サンプルホールド（Ｓ／Ｈ）回路、２００…パイプラインＡＤ変換器（ＡＤＣ）、２１１〜２１４，３００…ビットブロック、２２０…エラー訂正回路、３０１…ＡＤ変換器、３０２…ＤＡ変換器、３０３…減算器、３１０…マルチＤＡ変換器（ＭＤＡＣ）、ＳＷ１ａ〜ＳＷ１０ａ，ＳＷ１ｂ〜ＳＷ１０ｂ，ＳＷ１ａ１−１〜ＳＷ１ａｎ―１，ＳＷ１ａ１−２〜ＳＷ１ａｎ―２，ＳＷ２ａ１−１〜ＳＷ２ａｎ−１…スイッチ、Ｃｓａ，Ｃｓｂ，Ｃｓａ１〜Ｃｓａｎ…サンプリング容量、Ｃｆａ，Ｃｆｂ…フィードバック（帰還）容量、Ｃｒａ，Ｃｒｂ…リセット容量、ＯＰ１…オペアンプ。

Claims (5)

1. 位相が異なる第１と第２クロックを用いて入力信号をサンプルホールドするサンプルホールド回路であって、
   増幅器と、
   上記入力信号をサンプリングする入力容量と、
   上記サンプリングされた上記入力信号を充電するフィードバック容量と、
   上記入力容量の出力部と上記フィードバック容量の出力部との共通接続部に基準電圧を供給する基準電位発生回路と、
   上記基準電圧と上記サンプルホールド回路の出力電圧の基準電圧を出力する端子から供給された出力基準電圧との差電圧を充電し、上記増幅器の出力電圧を該充電された電圧でレベルシフトして上記増幅器の入力部に帰還するリセット容量と、
   上記入力容量の入力部に接続され、上記第１のクロックが入力したとき導通し、上記入力信号を上記入力容量の入力部へ供給する第１のスイッチと、
   上記出力基準電圧が供給される端子と上記フィードバック容量の入力部に接続され、上記第１のクロックが入力したとき導通し、上記出力基準電圧を上記フィードバック容量へ供給する第２のスイッチと、
   上記入力容量の出力部と上記フィードバック容量の出力部との共通接続部と基準電位発生回路の出力部との間に接続され、上記第１のクロックが入力したとき導通し、上記入力信号をサンプリングする際、上記基準電位発生回路の出力部から上記サンプリングのための基準電圧を上記入力容量の出力部へ供給する第３のスイッチと、
   上記リセット容量と上記増幅器の入出力部との間に接続され、上記第１のクロックが入力したとき導通し、上記増幅器の出力を上記リセット容量を介して該増幅器の入力部に帰還する第４のスイッチと、
   上記入力容量の入力部に接続され、上記第２のクロックが入力したとき導通し、上記入力信号をサンプリングするための参照電圧を上記入力容量へ供給する第５のスイッチと、
   上記フィードバック容量の出力部と上記増幅器の出力部との間に接続され、上記第２のクロックが入力したとき導通し、上記増幅器の出力部と上記フィードバック容量を接続する第６のスイッチと
   を有する
   サンプルホールド回路。
2. 上記増幅器は複数の増幅回路を有し、該増幅器の初段増幅回路はソース接地またはエミッタ接地型である
   請求項１記載のサンプルホールド回路。
3. 上記第３と第４のスイッチを導通するクロックは、上記第１のクロックより位相が進んでいる
   請求項１記載のサンプルホールド回路。
4. 上記入力信号をサンプリングするための基準電圧と上記参照電圧との差の検出と増幅動作が上記サンプルホールド回路の制御クロックと逆位相で動作する
   請求項１記載のサンプルホールド回路。
5. アナログ信号をデジタルコードに変換するＡＤ変換器と、上記ＡＤ変換器の出力するデジタルコードをアナログ値に変換するＤＡ変換器と、上記ＡＤ変換器に供給しているアナログ信号と上記ＤＡ変換器から出力されるアナログ信号との差分を2^(a-1)[a:ＡＤ変換器の分解能]倍して出力するサンプルホールド回路と、で構成されるＡＤ変換サブブロックを複数個縦続接続したパイプラインＡＤ変換器において、
   上記サンプルホールド回路は、位相が異なる第１と第２クロックを用いて入力信号をサンプルホールドするサンプルホールド回路であって、
   増幅器と、
   上記入力信号をサンプリングする入力容量と、
   上記サンプリングされた上記入力信号を充電するフィードバック容量と、
   上記入力容量の出力部と上記フィードバック容量の出力部との共通接続部に基準電圧を供給する基準電位発生回路と、
   上記基準電圧と上記サンプルホールド回路の出力電圧の基準電圧を出力する端子から供給された出力基準電圧との差電圧を充電し、上記増幅器の出力電圧を該充電された電圧でレベルシフトして上記増幅器の入力部に帰還するリセット容量と、
   上記入力容量の入力部に接続され、上記第１のクロックが入力したとき導通し、上記入力信号を上記入力容量の入力部へ供給する第１のスイッチと、
   上記出力基準電圧が供給される端子と上記フィードバック容量の入力部に接続され、上記第１のクロックが入力したとき導通し、上記出力基準電圧を上記フィードバック容量へ供給する第２のスイッチと、
   上記入力容量の出力部と上記フィードバック容量の出力部との共通接続部と基準電位発生回路の出力部との間に接続され、上記第１のクロックが入力したとき導通し、上記入力信号をサンプリングする際、上記基準電位発生回路の出力部から上記サンプリングのための基準電圧を上記入力容量の出力部へ供給する第３のスイッチと、
   上記リセット容量と上記増幅器の入出力部との間に接続され、上記第１のクロックが入力したとき導通し、上記増幅器の出力を上記リセット容量を介して該増幅器の入力部に帰還する第４のスイッチと、
   上記入力容量の入力部に接続され、上記第２のクロックが入力したとき導通し、上記入力信号をサンプリングするための参照電圧を上記入力容量へ供給する第５のスイッチと、
   上記フィードバック容量の出力部と上記増幅器の出力部との間に接続され、上記第２のクロックが入力したとき導通し、上記増幅器の出力部と上記フィードバック容量を接続する第６のスイッチと
   を有する
   パイプラインＡＤ変換器。

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