CN113890538A - 采样电路、采样阵列、存算一体芯片以及电子设备 - Google Patents
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Abstract
本发明实施例提供一种采样电路、采样阵列、存算一体芯片以及电子设备，该采样电路采用差分结构，包括：第一电压钳位电路、第二电压钳位电路、第一采样电容、第二采样电容、第一复位控制开关、第二复位控制开关；所述第一电压钳位电路一端作为第一电流输入端，另一端连接所述第一采样电容一端，所述第一采样电容另一端连接VDD_TIA，所述第一复位控制开关一端连接所述第一采样电容一端，另一端连接VDD_TIA；所述第二电压钳位电路一端作为第二电流输入端，另一端连接所述第二采样电容一端，所述第二采样电容另一端连接VDD_TIA，所述第二复位控制开关一端连接所述第二采样电容一端，另一端连接VDD_TIA，提高了采样阵列中各采样电路之间的匹配度。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种采样电路、采样阵列、存算一体芯片以及电子设备。
背景技术
近年来，为了解决传统冯诺依曼计算体系结构的存储墙瓶颈，存算一体芯片架构得到人们的广泛关注，其基本思想是直接利用存储器进行计算，从而减少甚至消除存储器与处理器之间的数据传输，降低功耗的同时提高性能。
存算一体芯片架构被认为是目前解决大数据实时智能处理的高能效硬件平台之一，其采用存储单元阵列进行存内运算，而后利用采样阵列中的采样电路将存储单元列的运算结果转换成电压值并保存在采样电容上，用于后续的ADC进行量化，采样阵列由多个采样电路组成，采样电路之间的匹配度越高，阵列的读出精度越高，运算精度越高。
现有采样电路的电路结构如图1所示，通过一个典型的跨阻放大器(TIA)实现电流到电压的转换，并把电压采样到电容CS上,输出电压Vx-Vy＝(vref-I_inx×R1)-(vref-I_iny×R2),假设R1＝R2，则Vx-Vy＝R1×(I_iny-I_inx)。由于生产过程中的工艺偏差，运放会存在失调，电阻也会存在失配，使得Vx-Vy＝(I_iny×(R2+Rmy)+Vosy)-(I_inx×(R1+Rmx)+Vosx),其中，Rmy表示电阻R2的失配，Rmx表示电阻R1的失配，Vosy表示op2的失调，Vosx表示op1的失调。如果选用合适的类型和尺寸，电阻的失调会很小,可以达到千分之一，所以Rmx和Rmy可以忽略，而Vosy和Vosx的偏差，与运放里面差分输入管之间的失调、差分负载管之间的失调有关，很难做到很小，典型值为几mV是几十mV,这大大降低了采样阵列中各采样电路之间的匹配度，使阵列读出的精度下降，不能满足高精度运算的需求。
另外，在一般工作电流情况下，采样阵列的建立速度慢且不可控，导致当输入电流差较大时，电路的工作时间长，响应速度慢。
发明内容
针对现有技术中的问题，本发明提供一种采样电路，能够至少部分地解决现有技术中存在的问题。
为了实现上述目的，本发明采用如下技术方案：
第一方面，提供一种采样电路，采用差分结构，包括：第一电压钳位电路、第二电压钳位电路、第一采样电容、第二采样电容、第一复位控制开关、第二复位控制开关；
所述第一电压钳位电路一端作为第一电流输入端，另一端连接所述第一采样电容一端，所述第一采样电容另一端连接VDD_TIA，所述第一复位控制开关一端连接所述第一采样电容一端，另一端连接VDD_TIA；所述第二电压钳位电路一端作为第二电流输入端，另一端连接所述第二采样电容一端，所述第二采样电容另一端连接VDD_TIA，所述第二复位控制开关一端连接所述第二采样电容一端，另一端连接VDD_TIA。
进一步地，采样电路还包括：第一开关以及第二开关，所述第一开关连接在所述第一电压钳位电路与所述第一采样电容之间；所述第二开关连接在所述第二电压钳位电路与所述第二采样电容之间。
进一步地，采样电路还包括：第三开关以及第四开关；所述第三开关连接在所述第一采样电容与VDD_TIA之间，所述第四开关连接在所述第二采样电容与VDD_TIA之间。
进一步地，所述第一电压钳位电路包括：第一运算放大器以及第一MOS管；所述第一运算放大器的反相输入端连接所述第一MOS管的源极，作为所述第一电流输入端，正相输入端接入基准电压，所述第一运算放大器的输出端连接所述第一MOS管的栅极，所述第一MOS管的漏极作为所述第一电压钳位电路的另一端；
所述第二电压钳位电路包括：第二运算放大器以及第二MOS管；所述第二运算放大器的反相输入端连接所述第二MOS管的源极，作为所述第二电流输入端，正相输入端接入基准电压，所述第二运算放大器的输出端连接所述第二MOS管的栅极，所述第二MOS管的漏极作为所述第二电压钳位电路的另一端。
第二方面，提供一种采样电路，包括：电压钳位电路、采样电容、复位控制开关；
所述电压钳位电路一端作为电流输入端，另一端连接所述采样电容一端，所述采样电容另一端连接VDD_TIA，所述复位控制开关一端连接所述采样电容一端，另一端连接VDD_TIA。
进一步地，采样电路还包括：第一控制开关以及第二控制开关，所述第一控制开关连接在所述电压钳位电路与所述采样电容之间；所述第二控制开关连接在所述采样电容与VDD_TIA之间。
进一步地，所述电压钳位电路包括：运算放大器以及MOS管；所述运算放大器的反相输入端连接所述MOS管的源极，作为所述电流输入端，正相输入端接入基准电压，所述运算放大器的输出端连接所述MOS管的栅极，所述MOS管的漏极作为所述电压钳位电路的另一端。
第三方面，提供一种采样阵列，包括：多个上述的采样电路。
第四方面，提供一种存算一体芯片，包括：依次连接的输入转换电路、存储单元阵列、上述的采样阵列以及输出转换电路。
进一步地，所述输入转换电路采用电流舵型DAC。
第五方面，提供一种电子设备，包括：如上述的采样电路或上述的采样阵列或上述的存算一体芯片。
本发明实施例提供的采样电路、采样阵列、存算一体芯片以及电子设备，该采样电路采用差分结构，包括：第一电压钳位电路、第二电压钳位电路、第一采样电容、第二采样电容、第一复位控制开关、第二复位控制开关；所述第一电压钳位电路一端作为第一电流输入端，另一端连接所述第一采样电容一端，所述第一采样电容另一端连接VDD_TIA，所述第一复位控制开关一端连接所述第一采样电容一端，另一端连接VDD_TIA；所述第二电压钳位电路一端作为第二电流输入端，另一端连接所述第二采样电容一端，所述第二采样电容另一端连接VDD_TIA，所述第二复位控制开关一端连接所述第二采样电容一端，另一端连接VDD_TIA，没有引入放大器的失调，电容的失配很小，另外，差分结构可以很好的减弱共模噪声和电源噪声的影响，同时和后续的差分ADC很好的匹配，提高了采样阵列中各采样电路之间的匹配度，使阵列读出的精度提高，满足高精度运算的需求。
另外，采样所需的总时长由复位时间和放电采样时间两部分组成，可根据电流的范围设置不同的档位，每个档位对应不同的放电时间，从而实现时间的可控，这样，当输入电流差较大时，对应较小的放电时间档位，整个电路的工作时间会大大缩短。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为现有存算一体芯片的采样电路的电路图；
图2示出了本发明实施例中一种采样电路的电路结构图；
图3示出了本发明实施例中另一种采样电路的电路结构图；
图4示出了本发明实施例中电容型采样单元电路的工作时序；
图5示出了本发明实施例中复位阶段的采样电路的电路图；
图6示出了本发明实施例中放电采样阶段的采样电路的电路图；
图7示出了本发明实施例中采样电路中电压钳位电路中运放的电路图一；
图8示出了本发明实施例中采样电路中电压钳位电路中运放的电路图二；
图9示出了本发明实施例中采样电路中电压钳位电路中运放的电路图三；
图10示出了本发明实施例中采样电路中电压钳位电路中运放的电路图四；
图11示出了本发明实施例中再一种采样电路的电路结构图；
图12示出了一个采样电路对应一个ADC电路时的电路图；
图13示出了两个采样电路共用一个ADC电路时的电路图；
图14为本发明实施例中存算一体芯片的电路结构图；
图15为本发明实施例中采样阵列的一种电路结构图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
在电子电路中，经常需要将电流量化为数字码的情形，比如，存算一体芯片需要将存储单元列的模拟电流量通过ADC(模数转换器)量化成数字码，用于后续处理，一个存储单元列对应一个ADC。为了节省功耗，多个存储单元列可以共用一个ADC，也可以用一个差分ADC对2列存储单元列的输出进行量化。
此时，在ADC前端需要设置采样电路，采样电路的作用是把电流模拟量转换成电压值，并保存在采样电路中的电容上，用于后续的ADC进行量化。
图2示出了本发明实施例中一种采样电路的电路结构图；如图2所示，该采样电路采用差分结构，包括：电压钳位电路Z1、电压钳位电路Z2、采样电容C1、采样电容C2、复位控制开关R1、复位控制开关R2；
电压钳位电路Z1一端作为第一电流输入端P，另一端连接采样电容C1一端，采样电容C1另一端连接VDD_TIA，复位控制开关R1一端连接采样电容C1一端，另一端连接VDD_TIA；电压钳位电路Z2一端作为第二电流输入端N，另一端连接采样电容C2一端，采样电容C2另一端连接VDD_TIA，复位控制开关R2一端连接采样电容C2一端，另一端连接VDD_TIA。
其中，VDD_TIA可以直接是电源电压，也可以是由芯片内LDO产生的电压，或者其他供电电压，本发明实施例对此不做限制。
P、N点是电流输入端，VP1/VP2,VN1/VN2是电压输出端。钳位电路的作用是通过负反馈把P和N点钳位在电压值VREF，保持P、N电压值的稳定，有助于减小存储单元的电流失配。
ADC量化的一般都是模拟电压值，为了方便ADC量化，采样电路先将模拟电流值转换成模拟电压值。
具体地，采样电路的作用是把存储单元的电流模拟量(乘累加的结果)转换成电压值，并保存在电容上，用于后续的ADC进行量化。电容放电速度快，是线性的，通过时序进行控制，采样阵列的建立速度很快且可控，没有引入放大器的失调，失配较小，满足阵列电流读出的速度和精度的要求；差分结构可以很好的减弱共模噪声和电源噪声的影响，同时和后续的差分ADC很好的匹配，提高了采样阵列中各采样电路之间的匹配度，满足高精度运算的需求。
其中，采样阵列中包括多个采样电路。
在一个可选的实施例中，继续参见图2，采样电路还包括：开关K1以及开关K2，开关K1连接在电压钳位电路Z1与采样电容C1之间；开关K2连接在电压钳位电路Z2与采样电容C2之间。
在一个可选的实施例中，采样电路还包括：开关K3以及开关K4；开关K3连接在采样电容C1与VDD_TIA之间，开关K4连接在采样电容C2与VDD_TIA之间。
在一个可选的实施例中，参见图3，电压钳位电路Z1包括：运算放大器A1以及MOS管M1；该运算放大器A1的反相输入端连接该MOS管M1的源极并作为第一电流输入端P，正相输入端接入基准电压vref，该运算放大器A1的输出端连接该MOS管M1的栅极，该MOS管M1的漏极连接开关K1；
电压钳位电路Z2包括：运算放大器A2以及MOS管M2；该运算放大器A2的反相输入端连接该MOS管M2的源极并作为第二电流输入端N，正相输入端接入该基准电压vref，该运算放大器A2的输出端连接该MOS管M2的栅极，该MOS管M2的漏极连接该开关K2。
其中，通过运算放大器的负反馈把P和N点钳位在基准电压值vref，保持P、N点电压值的稳定，有助于减小存储单元列电流的失配。另外，由于运算放大器用于钳位，并未对负载电阻上的电流产生影响，因此，不会对采样电路的失配产生影响。电容型采样单元电路的工作时序如图4所示，分为复位和放电采样两个阶段。
在复位阶段，参见图5，开关R1、R2、K1～K4均闭合，VN1＝VN2＝VDD_TIA，VP1＝VP2＝VDD_TIA。在放电采样阶段,参见图6，开关R1/R2断开，K1～K4闭合。
设定放电采样阶段的时长为T，则有VP2＝VDD_TIA-I_inp*T/C1,VN2＝VDD_TIA-I_inn*T/C2。因为VP1＝VN1＝VDD_TIA，则(VP1-VP2)-(VN1-VN2)＝I_inp*T/C1-I_inn*T/C2，从而实现了存储单元的电流值到输出电压值的转换。如果选用合适的类型和尺寸，电容的失配很小,可以达到千分之一，所以C1和C2之间的失配可以忽略，C1约等于C2,所以(VP1-VP2)-(VN1-VN2)＝(I_inp-I_inn)*T/C2。
本发明实施例的技术方案中，没有引入放大器的失调，使得采样电压误差仅由采样电容的失配决定。电容的失配在目前的工艺条件下，远远小于mos管的失配。
此电路方案中，采样所需的总时长由复位时间Tr和放电采样时间T两部分组成。Tr典型时间约为200nS，可与VREF/VDD_TIA等同时建立，不额外占用时间。放电采样时间T由输入电流差I_inp-I_inn、采样电容C1及后端ADC的range决定。当输入电流范围变化时，放电采样时间T也会随之变化，因此可根据电流的范围设置不同的档位，每个档位对应不同的放电时间，从而实现时间的可控。这样，当输入电流差较大时，对应较小的放电时间档位，整个电路的工作时间会大大缩短。
另外，差分结构可以很好的减弱共模噪声和电源噪声的影响，同时和后续的差分ADC很好的匹配，提高了采样阵列中各采样电路之间的匹配度，满足高精度运算的需求。
值得说明的是，本发明实施例提供的采样电路除了可以进行差分采样，还可以对1个输出进行采样，该采样电路的一个输入端连接存储单元列的输出，另一个输入端接入基准电流Iref,如此，就可以实现对1列存储单元列的输出进行采样。
值得说明的是，本发明实施例中，电压钳位电路中的放大器可以采用如图7至图10任一图所示的电路结构。在一个可选的实施例中，M1和M2可以采用NMOS管实现，R1、R2、K3、K4可采用PMOS管或CMOS管实现，K1、K2可采用CMOS管实现
其中，采样电容可采用多个电容组成。
在一个可选的实施例中，电压钳位电路可采用MOS管实现。本发明实施例还提供了一种采样电路，未采用差分结构，参见图11，该采样电路包括：电压钳位电路、采样电容C、复位控制开关RS1；
电压钳位电路一端作为电流输入端P，另一端连接采样电容C一端，所述采样电容C另一端连接VDD_TIA，复位控制开关RS1一端连接采样电容C一端，另一端连接VDD_TIA。
控制开关KS1连接在电压钳位电路与采样电容之间；控制开关KS2连接在采样电容与VDD_TIA之间。
电压钳位电路包括：运算放大器AS1以及MOS管MS1；运算放大器的反相输入端连接MOS管的源极，作为电流输入端，正相输入端接入基准电压，运算放大器的输出端连接MOS管的栅极，MOS管的漏极作为电压钳位电路的另一端。
通过采用上述采样电路，能够对一个存储单元列进行采样。
在一个可选的实施例中，上述一个采样电路对应一个ADC电路，电路连接关系参见图12，该ADC是一种差分采样ADC。
在另一个可选的实施例中，多个采样电路对应一个ADC电路，采样阶段，由于采样阵列中的各采样电路相互独立，所以采样阵列内所有的采样电路可以同时进行采样，这样可以缩短采样时间，提高采样速度。采样完成后，采样阵列中采样电路里的电容根据时序控制依次连接到ADC的输入端进行量化，如图13所示，ADC对采样电路1里的电容上的电荷进行量化，下一个时钟周期，ADC对采样电路2里的电容上的电荷进行量化。
本发明实施例还提供了一种采样阵列，包括：多个如上述的采样电路。
通过采样上述的采样电路，提高了采样阵列的匹配度，进一步提高采样精度。
本发明实施例还提供了一种存算一体芯片，包括：依次连接的输入转换电路、存储单元阵列、如上述的采样电路以及输出转换电路。
具体地，参见图14，输入转换电路可以是DAC模块，用于将数字输入信号转换为模拟信号，传输至存储单元阵列，存储单元阵列用于对模拟信号进行乘加运算。
待运算信号可为数字信号，具有多个数字位，每一个数字位均通过一个DAC转换为模拟信号，多个数字位通过多个DAC分别转换为多个模拟信号，多个模拟信号分别输入存储单元阵列对应的多个字线WL，经存储单元阵列进行模拟向量-矩阵乘法运算后，存储单元阵列输出端对应的采样阵列中的采样电路对对应列的电流进行采样，将电流信号转化为电压信号后，ADC将电压信号转换为数字量输出。
在一个可选的实施例中，参见图15，采样阵列还可以包括多路选择器MUX，该多路选择器一端连接多个输入，输出端连接至一个采样电路，以便复用该采样电路对多个输入进行分时进行采样，提高采样电路的利用率。
在一个可选的实施例中，存算一体芯片可采用电流舵型DAC。
值得说明的是，本发明实施例中的采样电路需要和存储单元列一一对应，用来提高并行度，使得所有存储单元列可以同时进行采样，缩短等效的采样时间。当然，在一些特定场合，也可以是多个存储单元列分时复用一个采用电路，以减少采样电路的数量，进而减小电路规模以及能耗。
其中，多个采样电路构成采样阵列，采样阵列中各采样电路的性能需要尽可能一致，因此，采样电路之间的mismatch(失配)值大小是ADC转换精度的关键，需要控制采样阵列引入的mismatch，以满足阵列电流读出精度的要求。
在一个可选的实施例中，ADC可以是SARADC，也可以是流水线ADC、FLASHADC、Sigma-delta ADC等，本发明实施例对此不作限制。
本发明实施例还提供了一种电子设备，包括：如上述的采样电路或上述的存算一体芯片。电子设备例如可以为个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任何设备的组合。
在一个典型的实例中电子设备具体包括存储器、处理器以及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述存算一体芯片并行工作的流水线控制方法的步骤。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。
Claims (10)
1.一种采样电路，其特征在于，采用差分结构，包括：第一电压钳位电路、第二电压钳位电路、第一采样电容、第二采样电容、第一复位控制开关、第二复位控制开关；
所述第一电压钳位电路一端作为第一电流输入端，另一端连接所述第一采样电容一端，所述第一采样电容另一端连接VDD_TIA，所述第一复位控制开关一端连接所述第一采样电容一端，另一端连接VDD_TIA；所述第二电压钳位电路一端作为第二电流输入端，另一端连接所述第二采样电容一端，所述第二采样电容另一端连接VDD_TIA，所述第二复位控制开关一端连接所述第二采样电容一端，另一端连接VDD_TIA。
2.根据权利要求1所述的采样电路，其特征在于，还包括：第一开关以及第二开关，所述第一开关连接在所述第一电压钳位电路与所述第一采样电容之间；所述第二开关连接在所述第二电压钳位电路与所述第二采样电容之间。
3.根据权利要求1所述的采样电路，其特征在于，还包括：第三开关以及第四开关；所述第三开关连接在所述第一采样电容与VDD_TIA之间，所述第四开关连接在所述第二采样电容与VDD_TIA之间。
4.根据权利要求1至3任一项所述的采样电路，其特征在于，所述第一电压钳位电路包括：第一运算放大器以及第一MOS管；所述第一运算放大器的反相输入端连接所述第一MOS管的源极，作为所述第一电流输入端，正相输入端接入基准电压，所述第一运算放大器的输出端连接所述第一MOS管的栅极，所述第一MOS管的漏极作为所述第一电压钳位电路的另一端；
所述第二电压钳位电路包括：第二运算放大器以及第二MOS管；所述第二运算放大器的反相输入端连接所述第二MOS管的源极，作为所述第二电流输入端，正相输入端接入基准电压，所述第二运算放大器的输出端连接所述第二MOS管的栅极，所述第二MOS管的漏极作为所述第二电压钳位电路的另一端。
5.一种采样电路，其特征在于，包括：电压钳位电路、采样电容、复位控制开关；
所述电压钳位电路一端作为电流输入端，另一端连接所述采样电容一端，所述采样电容另一端连接VDD_TIA，所述复位控制开关一端连接所述采样电容一端，另一端连接VDD_TIA。
6.根据权利要求5所述的采样电路，其特征在于，还包括：第一控制开关以及第二控制开关，所述第一控制开关连接在所述电压钳位电路与所述采样电容之间；所述第二控制开关连接在所述采样电容与VDD_TIA之间。
7.根据权利要求5或6任一项所述的采样电路，其特征在于，所述电压钳位电路包括：运算放大器以及MOS管；所述运算放大器的反相输入端连接所述MOS管的源极，作为所述电流输入端，正相输入端接入基准电压，所述运算放大器的输出端连接所述MOS管的栅极，所述MOS管的漏极作为所述电压钳位电路的另一端。
8.一种采样阵列，其特征在于，包括：多个如权利要求1至7任一项所述的采样电路。
9.一种存算一体芯片，其特征在于，包括：依次连接的输入转换电路、存储单元阵列、如权利要求8所述的采样阵列以及输出转换电路。
10.一种电子设备，其特征在于，包括：如权利要求1至7任一项所述的采样电路或权利要求8所述的采样阵列或权利要求9所述的存算一体芯片。
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