CN101197559B - 共享放大器电路 - Google Patents
共享放大器电路 Download PDFInfo
- Publication number
- CN101197559B CN101197559B CN2007103051471A CN200710305147A CN101197559B CN 101197559 B CN101197559 B CN 101197559B CN 2007103051471 A CN2007103051471 A CN 2007103051471A CN 200710305147 A CN200710305147 A CN 200710305147A CN 101197559 B CN101197559 B CN 101197559B
- Authority
- CN
- China
- Prior art keywords
- amplifier
- positive
- input
- coupled
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
- H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
- H03M1/0663—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching using clocked averaging
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
- H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
本发明涉及共享放大器电路。一种电路包括具有第一正负输入的第一放大器和具有第二正负输入的第二放大器。第一单元可连接到放大器的第一和第二输入以及第二单元可连接到放大器的第一和第二输入。在第一阶段,第一单元连接至放大器,其中第一放大器的正输入耦合于第二放大器的正输入并且第一放大器的负输入耦合于第二放大器的负输入。在第二阶段,第二单元连接至放大器,其中第一放大器的正输入耦合于第二放大器的负输入并且第一放大器的负输入耦合于第二放大器的正输入。
Description
技术领域
本发明涉及电子电路并且更具体涉及集成共享放大器电路。
背景技术
在一些集成电路中,例如,由在时间延迟阶段操作的多个设备单元使用并共享管线ADC(模数转换器)、运算放大器(opamp)。运算放大器共享节约了运算放大器功耗和管芯面积,因为共享的运算放大器可以被多个设备单元共享。
运算放大器共享可能因为增加的布线,在与共享运算放大器相关的设备单元之间引入附加的寄生电容器。此外,运算放大器共享技术可能引起码间干扰。这些不希望出现的效果是由输入和来自前一采样阶段的剩余电荷出现在另一设备单元使用的运算放大器的实际采样阶段中造成的运算放大器的寄生电容器引起的。
由于来自运算放大器的输入电容器的剩余电荷的主要影响,码间干扰可以通过使用具有小的输入电容器的运算放大器来最小化。然而,对于一些应用,例如在管线ADC中的模数转换,当期望高采样速率时,就发生高输入电容器。因此,运算放大器共享技术通常仅应用于适度采样速率。
发明内容
共享放大器电路可以包括具有正负输入的第一放大器,具有正负输入的第二放大器,可以连接到放大器的正负输入的第一单元,可以连接到放大器的正负输入的第二单元,以及开关装置,其被配置为在第一阶段第一单元连接至放大器,其中第一放大器的正输入耦合于第二放大器的正输入并且第一放大器的负输入耦合于第二放大器的负输入,并且在第二阶段第二单元连接至放大器,其中第一放大器的正输入耦合于第二放大器的负输入并且第一放大器的负输入耦合于第二放大器的正输入。
附图说明
当结合附图阅读下列一些实施例的详细说明时,本发明的各个方面将更清 楚,其中:
图1是具有两个运算放大器的共享运算放大器电路的一般框图;
图2是具有两个运算放大器的共享运算放大器电路的一般框图,其示出了交替模式操作;
图3是管线ADC的框图;
图4是管线ADC中的管线级的框图;
图5是使用单个运算放大器的开关电容器乘法DAC的示意图;
图6是使用共享运算放大器的两个开关电容器乘法DAC的示意图;并且
图7是使用两个共享运算放大器的两个开关电容器乘法DAC的示意图。
具体实施方式
应当理解,在下面的详细说明和权利要求中,术语“耦合”和“连接”可以用于表示两个元件的相互作用,而不管其是直接物理或电接触还是非直接接触。
图1示出了实施例,包括第一电路单元1、第二电路单元2和连接于第一和第二电路单元1、2的运算放大器级3。该运算放大器级3包括两个运算放大器3a、3b。运算放大器3a、3b适合在第一阶段与第一电路单元1合作且在第二阶段与第二电路单元2合作-即,以交替模式操作。开关(未示出)可以被提供以实现交替模式操作。运算放大器级3的输出4a、4b可以在运算放大器级3处被提供或可以返回至相应的电路单元1、2以进一步处理。
图2是解释交替模式操作的图。在第一阶段,运算放大器3a、3b的正输入被互连并且运算放大器3a、3b的负输入被互连。这样运算放大器3a、3b被并行操作。
在第二阶段,运算放大器3a的正输入被连接至运算放大器3b的负输入且运算放大器3a的负输入被连接至运算放大器3b的正输入。这样,运算放大器3a、3b被反并行操作,或比如说,运算放大器3b被反转了。下面将要解释这个结构,在下一阶段运算放大器3a、3b的输入节点的任何剩余电荷总是被消除,排除在第一和第二阶段操作间出现码间干扰。
在下面的说明中,管线ADC用作示例设备用于结合实施例并且用于解释该实施例。然而,可以理解该实施例可以被应用在适应共享运算放大器技术的许多其他设备中。特别地,使用比较器共享的全部设备(即,使用比较器实现 不同设备单元的放大操作)可以使用实施例并且作为实施例。例如,子区型闪速ADC使用可以根据这里提到的原理实施的比较器共享。
参考图3,管线ADC10包括P级12、13、14的级联。模拟信号V1被输入至第一级12。每个级12、13、14生成数字输出D1、D2、…、Dp,其被输入编码器15。编码器15输出D0,其是数字化了的输入信号V1。
图4示出了级j的结构,j=1,…,p。每个级12、13、14包括内部ADC17,其量化模拟输入Vj。该数字输出Dj是Vj的粗略估计并且驱动内部DAC18来生成对应的模拟信号Vj da(Dj)。模拟输出Vj+1可以表达为:
Vj+1是模拟输入和其数字估计Dj之间的差乘以增益系数Gj。减法器19和放大器20用于说明等式(1)中提到的操作。
由于放大器20的放大,包括DAC18、减法器19和放大器20的电路11被表示为乘法数模转换器(MDAC)。在每个下一级,Vj+1,所谓的放大的剩余,被更好的转化,并且结果D1、D2、…、DP被结合进编码器15。
图5示出了MDAC11。在这个实例中,MDAC11包括第一开关21、第二开关22、运算放大器23和两个电容器Cs和Cf。来自ADC17的数字输入Dj被用于定标参考电压Vr。在正时钟阶段期间,开关21闭合且开关22打开。在这个阶段,Vj被采样于电容器Cf和Cs上并且Dj在ADC中确定。例如,Dj可以具有值-1、0、+1。在负时钟阶段期间,开关22闭合且开关21打开。在这个阶段,获得输出Vj+1是根据:
如果电容器被设为Cf=Cs,那么将等式(1)与等式(2)比较结果为Gj=2并且
基本上,MDAC11包括开关电容器Cf、Cs,和运算放大器23。这种类型的MDAC被称为SC(开关电容器乘法数模转换器)。需要注意的是许多不同的应用可以用于设计该开关电容器阵列和/或SC MDAC中的运算放大器。
在图3至5中,每个SC MDAC11及每个级12、13、14具有其自己的运算放大器23。在管线ADC中共享运算放大器技术意味着级12、13、14中的两个共享一个运算放大器23。该技术在图6中被示出。图6示出了简化的第一开关电容器单元100是表示为MDAC1的第一MDAC的一部分且第二开关电容器单元200是表示为MDAC2的第二MDAC的一部分。MDAC1和MDAC2共享运算放大器300。
更具体的,第一开关电容器单元100包括由开关S1连接的存储电容器C1、C2。存储电容器C1可以通过开关S2连接至MDAC1的正输入Vinp且存储电容器C2可以通过开关S3连接至MDAC1的负输入Vinn。此外,开关S4和S5分别并联至开关S2和S3,并且可操作地连接电容器C1和电容器C2至参考电压Vref。
如阴影线和透视的虚线所建议的,第一开关电容器单元100典型地包括被设计为如图6中描述的开关电容器电路阵列。
存储电容器C1的输出节点通过开关S6连接至运算放大器300的负输入并且电容器C2的输出节点通过开关S7连接到运算放大器300的正输入。此外,存储电容器C1和C2分别连接至反馈电容器C3和C4。反馈电容器C3可以通过开关S6和S8连接在运算放大器300的负输入和正输出之间,且反馈电容器C4可以通过开关S7和S9连接在运算放大器300的正输入和负输出之间。(差分)运算放大器300的正输出被表示为Voutp且运算放大器300的负输出被表示为Voutn。
与MDAC2相关的第二开关电容器单元200的设计类似于第一开关电容器单元100的设计。简要地说,存储电容器C5、C6可以通过开关S10、S11和S12串联连接至Voutp和Voutn。反馈电容器C7用于通过开关S15、S16连接Voutp至运算放大器300的负输入并且反馈电容器C8用于通过开关S17、S18连接Voutn至运算放大器300的正输入。
图6的电路具有完全不同的设计。相对于图5,Vinp对应Vj,Vinn对应-Vj,Voutp对应Vj+1或Vj+2并且Voutn对应-Vj+1或-Vj+2。Vref可以对应Dj·Vr。然而,典型地,Vref具有恒定值,并且从闪速ADC17提供的数字输入Dj用于引导第一开关电容器单元100的电容器阵列(参看阴影线)中的参考电压开关S4、S5对和第二开关电容器单元200的电容器阵列(阴影线)中的参考开关S13、S14对。
在负时钟阶段期间,开关S4、S5、S6、S7、S8、S9、S10、S11、S12闭合且剩余开关打开。在这个阶段,运算放大器300用于生成MDAC1输出。输出生成通过将存储电容器C1和C2在其终端之一偏置了Vref和连接存储电容器C1、C2的其他终端至运算放大器300的输入来执行。这是MDAC2的采样阶段,其中串联连接的电容器C5和C6由Voutp和Voutn充电,即通过MDAC1的输出。然后,在正时钟阶段,开关S1、S2、S3、S13、S14、S15、S16、S17、S18闭合且剩余开关打开。在正时钟阶段,MDAC1处于采样阶段,并且运算放大器300生成MDAC2的输出。输出生成通过将串联连接的存储电容器C5和C6在公共节点偏置了Vref和连接串联连接的存储电容器C5、C6至运算放大器300的输入来执行。
假设具有无限开环增益A0=∞的理想运算放大器300,运算放大器300的输入节点将没有电压差。实际上运算放大器300具有有限的开环增益A0。因此,运算放大器300的正和负输入节点之间的电压差通过(Voutp-Voutn)/A0给出。该电压代表在运算放大器300的输入节点的电荷Qin,其由以下等式给出:
Qin=(Cinput+Cpar)·(Voutp-Voutn)/A0 (3)
其中Cinput是运算放大器300的输入电容且Cpar是由开关和线路引起的在运算放大器输入处的寄生电容。典型地,Qin由运算放大器300的输入电容Cinput支配,其在大多数情况下超过寄生电容Cpar。然后电荷Qin在下一时钟阶段期间可见并且当另一MDAC的输出生成时引起错误。换句话说,Qin引起不期望有的码间干扰。
图7示出了具有两个共享运算放大器技术的SC MDAC的实施例。同样的或功能上等效的元件由图6中介绍的参考符号表示。对图6的涉及在图7的电路中类似使用的元件或特性的任何描述被并入图7所示的实施例的描述中。简要地说,图7中示出的实施例的第一开关电容器单元100和第二开关电容器单元200可以等同于图6中示出的单元100、200。然而,使用的是两个运算放大器301(OP1)和302(OP2)而不是单个运算放大器300。
运算放大器301的负输入通过开关S6b连接至电容器C1且运算放大器301的正输入通过开关S7b连接至MDAC1的电容器C2。运算放大器302的负输入通过开关S6a连接至电容器C1且运算放大器302的正输入通过开关S7a连接至MDAC1的电容器C2。这样,在负时钟阶段,当开关S6a、S6b、S7a、S7b 闭合时,运算放大器301的负输入连接至运算放大器302的负输入,以及运算放大器301的正输入连接至运算放大器302的正输入。正如已经结合图6说明的,在负时钟阶段,MDAC1的输出被生成并且MDAC2的存储电容器C5和C6被Voutp和Voutn充电。
串联连接的存储电容器C5和C6的充电(开关S11闭合)通过开关S20a和S20b以及通过开关S21a和S21b来完成,所述开关S20a和S20b将运算放大器301的正输出与运算放大器302的正输出连接并且通过闭合的开关S10路由该信号至存储电容器C5,所述开关S21a和S21b将运算放大器301的负输出与运算放大器302的负输出连接并且通过闭合的开关S12路由该信号至存储电容器C6。这样,在负时钟阶段,鉴于其输入和输出的连接性,运算放大器301和302并行工作。
在正时钟阶段,如已经提到的,MDAC2生成输出Voutp和Voutn并且第一开关电容器单元100的存储电容器C1、C2采样Vinp、Vinn。更具体的,串联连接的电容器C5和C6以及被偏置了Vref的公共节点通过闭合的开关S22a、S22b、S23a、S23b连接至运算放大器301和302的输入。布线被完成使得存储电容器C5的节点N1连接至运算放大器301的负输入和运算放大器302的正输入,而存储电容器C6的节点N2连接至运算放大器301的正输入和运算放大器302的负输入。
参考运算放大器301、302的输出侧,运算放大器301的正输出通过开关S24b和S24a连接至运算放大器302的负输出,以及运算放大器301的负输出通过开关S25b和S25a连接至运算放大器302的正输出。这样,在正时钟阶段,运算放大器之一(这里:运算放大器302)的输入和输出节点被交换。换句话说,在负时钟阶段,运算放大器301、302并行操作,而在正时钟阶段,运算放大器301、302“反并行”操作,即,利用交换运算放大器301、302之一(这里:运算放大器302)的输入和输出的连接性。
采用这种结构,在运算放大器301、302的输入节点的电荷在下一时钟周期总是被消除。因此,没有码间干扰发生。这对于两个时钟阶段是有效的,效果是当在负时钟阶段连接存储电容器C1、C2至运算放大器301、302的输入时没有剩余电荷对MDAC1是可见的,以及当在正时钟阶段连接存储电容器C5、C6至运算放大器301、302的(部分反转的)输入时没有剩余电荷对MDAC2 是可见的。因此,不需要附加的重置阶段用于放电运算放大器输入电路。此外,高运算放大器输入电容可以被使用并且可以获得高采样速率。
重要的是,两个运算放大器301、302的管芯面积和电流消耗与单个运算放大器300相同。这样,同传统的单个运算放大器实施方式相比,鉴于管芯面积和电流消耗,双运算放大器实施方式可以不需要任何附加的费用。其原因是运算放大器的定尺寸鉴于管芯面积和输入电流由将要履行的噪声要求控制。低噪声运算放大器(其必须特别用于管线ADC的第一级2)可能需要更大的管芯面积和/或更高的输入电流。这样,如在CMOS技术中噪声相反地随管芯面积的增加和/或电流消耗的增加而按比例减小,一半尺寸和一半电流消耗的两个运算放大器实际上达到和使用相同总面积以及消耗相同总电流的单个运算放大器相同的噪声规格。因此将单个运算放大器300分割成两个“半运算放大器”301、302并允许其以交替模式操作的概念就运算放大器实施方式而言不具有缺点。
此外,本发明允许低增益运算放大器301、302的使用,因为随增益减小而增加的电荷Qin,作为与运算放大器共享相结合的交替模式技术的结果,被逐个阶段地补偿。低增益运算放大器的实现有利于现在的CMOS技术,因为很难实现高增益运算放大器。
需要注意的是,本发明适用于任何使用共享运算放大器的电路或者,更一般说来,共享放大器技术。在这些电路中,代替一个共享的放大器,使用两个共享的放大器并且该两个共享的放大器以在上面参考图2和7所示的实施例说明的交替模式进行操作。
Claims (18)
1.一种共享放大器电路,包括:
具有正负输入的第一放大器,
具有正负输入的第二放大器,
可以连接到第一放大器的正负输入和第二放大器的正负输入的第一单元,
可以连接到第一放大器的正负输入和第二放大器的正负输入的第二单元,
开关装置,其被配置为:
在第一阶段,第一单元连接至第一放大器和第二放大器,其中第一放大器的正输入耦合于第二放大器的正输入并且第一放大器的负输入耦合于第二放大器的负输入,以及
在第二阶段,第二单元连接至第一放大器和第二放大器,其中第一放大器的正输入耦合于第二放大器的负输入并且第一放大器的负输入耦合于第二放大器的正输入。
2.根据权利要求1的共享放大器电路,其中:
第一放大器具有正负输出,
第二放大器具有正负输出,其中
在第一阶段,第一放大器的正输出耦合于第二放大器的正输出并且第一放大器的负输出耦合于第二放大器的负输出,并且
在第二阶段,第一放大器的正输出耦合于第二放大器的负输出并且第一放大器的负输出耦合于第二放大器的正输出。
3.根据权利要求1的共享放大器电路,其中:
第一单元具有第一和第二输出,其中第一和第二输出通过开关装置的第一开关连接至第一放大器的输入和第二放大器的输入,
第二单元具有第一和第二输出,其中第一和第二输出通过开关装置的第二开关连接至第一放大器的输入和第二放大器的输入,其中
在第一阶段,第一单元的第一输出耦合于第一放大器的正输入和第二放大器的正输入,并且第一单元的第二输出通过闭合的第一开关耦合于第一放大器的负输入和第二放大器的负输入,并且
在第二阶段,第二单元的第一输出耦合于第一放大器的正输入和第二放大器的负输入,并且第二单元的第二输出通过闭合的第二开关耦合于第一放大器的负输入和第二放大器的正输入。
4.根据权利要求1的共享放大器电路,其中:
第一单元包括第一开关电容器乘法数模转换器的开关电容器单元。
5.根据权利要求1的共享放大器电路,其中:
第二单元包括第二开关电容器乘法数模转换器的开关电容器单元。
6.一种管线模数转换器,包括:
多级部分,每个级具有生成级数字输出的模数转换器和耦合于所述级数字输出的开关电容器乘法数模转换器,其中
第一级的开关电容器乘法数模转换器包括第一开关电容器单元,
第二级的开关电容器乘法数模转换器包括第二开关电容器单元,
第一和第二开关电容器单元连接至第一放大器的正负输入和第二放大器的正负输入,其中
在第一阶段,第一开关电容器单元被连接至第一放大器和第二放大器,其中第一放大器的正输入被耦合至第二放大器的正输入以及第一放大器的负输入被耦合至第二放大器的负输入,并且
在第二阶段,第二开关电容器单元被连接至第一放大器和第二放大器,其中第一放大器的正输入被耦合至第二放大器的负输入以及第一放大器的负输入被耦合至第二放大器的正输入。
7.根据权利要求6的管线模数转换器,其中:
第一放大器具有正负输出,
第二放大器具有正负输出,
在第一阶段,第一放大器的正输出耦合至第二放大器的正输出,以及第一放大器的负输出被耦合至第二放大器的负输出,并且
在第二阶段,第一放大器的正输出耦合至第二放大器的负输出,以及第一放大器的负输出被耦合至第二放大器的正输出。
8.根据权利要求6的管线模数转换器,其中:
第一开关电容器单元具有第一和第二输出,其中第一和第二输出通过第一开关连接至第一放大器的输入和第二放大器的输入,
第二开关电容器单元具有第一和第二输出,其中第一和第二输出通过第二开关连接至第一放大器的输入和第二放大器的输入,其中
在第一阶段,第一开关电容器单元的第一输出耦合至第一放大器的正输入和第二放大器的正输入,以及第一开关电容器单元的第二输出通过闭合的第一开关耦合至第一放大器的负输入和第二放大器的负输入,并且
在第二阶段,第二开关电容器单元的第一输出耦合至第一放大器的正输入和第二放大器的负输入,以及第二开关电容器单元的第二输出通过闭合的第二开关耦合至第一放大器的负输入和第二放大器的正输入。
9.一种电路,包括:
两个乘法数模转换器,其共享两个均具有正负输入的放大器,其中
在第一阶段,这两个放大器被耦合以成为第一乘法数模转换器的一部分,
在第二阶段,这两个放大器被耦合以成为第二乘法数模转换器的一部分,以及
在第二阶段,这两个放大器中的一个放大器的输入的耦合相对于第一阶段中这两个放大器中的所述一个放大器的输入的耦合被换向。
10.根据权利要求9的电路,其中:
这两个放大器均具有正负输出,其中
在第一阶段,这两个放大器的正输出和负输出分别被耦合,并且
在第二阶段,具有换向输入的这两个放大器中的所述一个放大器的输出被换向。
11.一种在电路中共享放大器的方法,该电路包括:
具有正负输入的第一放大器,
具有正负输入的第二放大器,
可以连接到第一放大器的正负输入和第二放大器的正负输入的第一单元,
可以连接到第一放大器的正负输入和第二放大器的正负输入的第二单元,其中该方法包括:
在第一阶段,连接第一单元至第一放大器和第二放大器,其中第一放大器的正输入耦合于第二放大器的正输入并且第一放大器的负输入耦合于第二放大器的负输入,并且
在第二阶段,连接第二单元至第一放大器和第二放大器,其中第一放大器的正输入耦合于第二放大器的负输入并且第一放大器的负输入耦合于第二放大器的正输入。
12.根据权利要求11的方法,其中:
第一放大器具有正负输出,
第二放大器具有正负输出,
在第一阶段,耦合第一放大器的正输出至第二放大器的正输出并且耦合第一放大器的负输出至第二放大器的负输出,并且
在第二阶段,耦合第一放大器的正输出至第二放大器的负输出并且耦合第一放大器的负输出至第二放大器的正输出。
13.根据权利要求11的方法,其中:
第一单元具有第一和第二输出,第一和第二输出通过第一开关连接至第一放大器的正负输入和第二放大器的正负输入,
第二单元具有第一和第二输出,第一和第二输出通过第二开关连接至第一放大器的正负输入和第二放大器的正负输入,其中该方法包括:
在第一阶段,闭合第一开关以耦合第一单元的第一输出至第一放大器的正输入和第二放大器的正输入,并且耦合第一单元的第二输出至第一放大器的负输入和第二放大器的负输入,并且
在第二阶段,闭合第二开关以耦合第二单元的第一输出至第一放大器的正输入和第二放大器的负输入,并且耦合第二单元的第二输出至第一放大器的负输入和第二放大器的正输入。
14.根据权利要求11的方法,其中:
第一单元代表第一开关电容器乘法数模转换器的开关电容器单元。
15.根据权利要求11的方法,其中:
第二单元代表第二开关电容器乘法数模转换器的开关电容器单元。
16.一种在管线模数转换器中模数转换模拟信号的方法,该管线模数转换器包括:
多级部分,每个级具有生成级数字输出的模数转换器和耦合于所述级数字输出的开关电容器乘法数模转换器,其中
第一级的开关电容器乘法数模转换器包括第一开关电容器单元,
第二级的开关电容器乘法数模转换器包括第二开关电容器单元,
第一和第二开关电容器单元连接至第一放大器的正负输入和第二放大器的正负输入,其中
在第一阶段,连接第一开关电容器单元至第一放大器和第二放大器,其中第一放大器的正输入被耦合至第二放大器的正输入以及第一放大器的负输入被耦合至第二放大器的负输入,并且
在第二阶段,连接第二开关电容器单元至第一放大器和第二放大器,其中第一放大器的正输入被耦合至第二放大器的负输入以及第一放大器的负输入被耦合至第二放大器的正输入。
17.根据权利要求16的方法,其中:
第一放大器具有正负输出,
第二放大器具有正负输出,并且该方法包括:
在第一阶段,耦合第一放大器的正输出至第二放大器的正输出,以及耦合第一放大器的负输出至第二放大器的负输出,并且
在第二阶段,耦合第一放大器的正输出至第二放大器的负输出,以及耦合第一放大器的负输出至第二放大器的正输出。
18.一种在管线模数转换器中模数转换模拟信号的方法,该管线模数转换器包括两个乘法数模转换器,其共享两个均具有正负输入的放大器,其中该方法包括:
在第一阶段,耦合这两个放大器以成为第一乘法数模转换器的一部分,
在第二阶段,耦合这两个放大器以成为第二乘法数模转换器的一部分,并且将这两个放大器中的一个放大器的输入的耦合相对于第一阶段中这两个放大器中的所述一个放大器的输入的耦合换向。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/468507 | 2006-08-30 | ||
US11/468,507 US7304598B1 (en) | 2006-08-30 | 2006-08-30 | Shared amplifier circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101197559A CN101197559A (zh) | 2008-06-11 |
CN101197559B true CN101197559B (zh) | 2010-12-08 |
Family
ID=38775444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2007103051471A Active CN101197559B (zh) | 2006-08-30 | 2007-08-29 | 共享放大器电路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7304598B1 (zh) |
CN (1) | CN101197559B (zh) |
DE (1) | DE102007038379B4 (zh) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7372391B1 (en) * | 2006-09-22 | 2008-05-13 | National Semiconductor Corporation | Pipeline ADC with memory effects achieving one cycle absolute over-range recovery |
JP4445995B2 (ja) * | 2007-12-10 | 2010-04-07 | 株式会社半導体理工学研究センター | パイプライン型a/d変換装置 |
US8362939B2 (en) * | 2008-06-16 | 2013-01-29 | Integrated Device Technology, Inc. | Switched-capacitor pipeline ADC stage |
CN102334280A (zh) * | 2009-03-09 | 2012-01-25 | 松下电器产业株式会社 | 差动放大器及使用了该差动放大器的流水线ad变换器 |
US8279097B2 (en) * | 2009-07-16 | 2012-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Background calibration of analog-to-digital converters |
KR101162719B1 (ko) | 2011-05-25 | 2012-07-05 | 서강대학교산학협력단 | 증폭회로 및 그를 구비한 아날로그 디지털 변환회로 |
US9143092B2 (en) | 2011-12-14 | 2015-09-22 | Maxim Integrated Products, Inc. | Fully capacitive coupled input choppers |
CN104604141A (zh) * | 2012-09-07 | 2015-05-06 | 旭化成微电子株式会社 | 采样保持电路、a/d转换器、采样保持电路的校准方法以及电路 |
CN103997306B (zh) * | 2013-02-16 | 2018-07-27 | 马克西姆综合产品公司 | 快速稳定的电容耦合放大器 |
US9160360B1 (en) * | 2014-03-27 | 2015-10-13 | Mediatek Inc. | Multiplying digital-to-analog converter and pipeline analog-to-digital converter using the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1406411A (zh) * | 1998-12-29 | 2003-03-26 | 马克西姆综合产品公司 | 多级大动态范围可变增益放大器 |
CN1639658A (zh) * | 2002-03-01 | 2005-07-13 | 因芬尼昂技术股份公司 | 产生参考电流之电路装置及具此电路装置之振荡器电路 |
CN1734930A (zh) * | 2004-08-12 | 2006-02-15 | 因特格瑞特科技有限公司 | 使用开关的高线形可编程序增益放大器 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0613242B1 (en) * | 1993-02-24 | 1997-10-29 | STMicroelectronics S.r.l. | Self-configurable dual bridge power amplifier |
US20030146786A1 (en) | 2002-02-04 | 2003-08-07 | Kush Gulati | ADC having chopper offset cancellation |
DE10219327A1 (de) | 2002-04-30 | 2003-11-20 | Infineon Technologies Ag | Integrierte Schaltung mit einer Abtast-Halte-Einrichtung |
US6697005B2 (en) * | 2002-05-24 | 2004-02-24 | Broadcom Corporation | Analog to digital converter with interpolation of reference ladder |
GB2393055B (en) * | 2002-09-10 | 2006-08-30 | Wolfson Ltd | Transconductance amplifiers |
DE10344354B4 (de) * | 2003-09-24 | 2006-11-02 | Infineon Technologies Ag | Analog-Digital-Wandler und Verfahren zum Betreiben eines Analog-Digital-Wandlers |
US6861969B1 (en) | 2004-03-03 | 2005-03-01 | Analog Devices, Inc. | Methods and structures that reduce memory effects in analog-to-digital converters |
JP3785175B2 (ja) * | 2004-03-30 | 2006-06-14 | 株式会社東芝 | 多入力a/d変換装置及びこれを用いた無線受信機 |
-
2006
- 2006-08-30 US US11/468,507 patent/US7304598B1/en active Active
-
2007
- 2007-08-14 DE DE102007038379A patent/DE102007038379B4/de active Active
- 2007-08-29 CN CN2007103051471A patent/CN101197559B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1406411A (zh) * | 1998-12-29 | 2003-03-26 | 马克西姆综合产品公司 | 多级大动态范围可变增益放大器 |
CN1639658A (zh) * | 2002-03-01 | 2005-07-13 | 因芬尼昂技术股份公司 | 产生参考电流之电路装置及具此电路装置之振荡器电路 |
CN1734930A (zh) * | 2004-08-12 | 2006-02-15 | 因特格瑞特科技有限公司 | 使用开关的高线形可编程序增益放大器 |
Also Published As
Publication number | Publication date |
---|---|
DE102007038379A1 (de) | 2008-03-13 |
CN101197559A (zh) | 2008-06-11 |
DE102007038379B4 (de) | 2012-10-31 |
US7304598B1 (en) | 2007-12-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101197559B (zh) | 共享放大器电路 | |
US7068203B2 (en) | Switched-capacitor circuits with reduced finite-gain effect | |
CN101939918B (zh) | 具有可变增益的模数转换器及其方法 | |
US8643527B2 (en) | Switched-capacitor MDAC with common-mode hop regulation | |
JPH08505273A (ja) | パイプライン化されたアナログ・デジタルコンバータ及びそのコンバータ用の内部段増幅器及びその方法 | |
CN109104189B (zh) | 用于采样和放大的无源开关电容电路 | |
JPS62160824A (ja) | デイジタル−アナログ変換装置 | |
TWI792479B (zh) | 類比數位轉換器以及用於抵消偏移之自動歸零殘餘放大電路 | |
US20050040982A1 (en) | Pipelined analog-to-digital converter | |
CN100334809C (zh) | 模一数变换电路 | |
US9019137B1 (en) | Multiplying digital-to-analog converter | |
EP1540565B1 (en) | Switched capacitor system, method, and use | |
US6727749B1 (en) | Switched capacitor summing system and method | |
KR20190021634A (ko) | 연산 증폭기 이득 보상 기능을 가지는 이산-시간 적분기 회로 | |
US20110291873A1 (en) | Differential amplifier and pipeline a/d converter using the same | |
CN107508575B (zh) | 模拟有限脉冲响应滤波器 | |
CN114675703A (zh) | 一种消除直流漂移电压的模拟数字转换电路 | |
CN113890538A (zh) | 采样电路、采样阵列、存算一体芯片以及电子设备 | |
US7518439B1 (en) | High precision gain amplifier without precision passive components | |
CN113625034A (zh) | 采样电路、采样阵列、存算一体芯片以及电子设备 | |
EP3291443B1 (en) | Differential gain-stage circuit and method for multiplying a voltage | |
JP3916560B2 (ja) | キャパシタ切替えパイプライン・アナログデジタル変換器 | |
CN113783574B (zh) | 调制电路 | |
Lee | Techniques for low-power high-performance adcs | |
CN106656072A (zh) | 一种精确乘二开关电容放大器、芯片及通信终端 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |