JP3916560B2

JP3916560B2 - キャパシタ切替えパイプライン・アナログデジタル変換器

Info

Publication number: JP3916560B2
Application number: JP2002543787A
Authority: JP
Inventors: アーノルダス、ジェイ．ジェイ．ブードウィーンス
Original assignee: Koninklijke Philips NV; Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2000-11-16
Filing date: 2001-11-09
Publication date: 2007-05-16
Anticipated expiration: 2021-11-09
Also published as: DE60120508D1; WO2002041496A3; WO2002041496A2; EP1413057A2; JP2004514365A; ATE329412T1; DE60120508T2; CN1535504A; EP1413057B1; CN1324808C

Description

【０００１】
【発明の属する技術分野】
この発明は、カスケード接続された複数のセルを有するキャパシタ切替えパイプライン・アナログデジタル変換器であって、各セルは、供給されたアナログ信号を少なくとも一つの所定比較レベルと比較して比較結果を示す一つ以上のデジタルビットを出力する比較手段と、前記アナログ信号に定数２を乗じ、前記比較結果に応じたシフトレベルにより前記アナログ信号をシフトする乗算・シフト手段と、前記乗算・シフトが行われたアナログ信号を前記カスケード接続された次のセルに供給する手段とを備え、前記乗算・シフト手段は、入力モードで切り替えられて前記アナログ信号を受ける第１、第２のキャパシタを有するアナログデジタル変換器にに関する。
【０００２】
【従来の技術】
現在の電子技術においてアナログ・デジタル（ＡＤ）変換は重要な役目を果たしている。これは、アナログ信号処理よりもデジタル信号処理の方が設計が簡単且つ再現性が良いからで、よりデジタル信号処理に移行する傾向がある。デジタル信号処理には高変換率、高解像度そして好ましくは消費電力が少なくそしてＣＭＯＳ技術により低コストでできるＡＤ変換器が必要となる。これらの要求を満足するものとしてパイプラインＡＤ変換器がある。
【０００３】
公知のパイプラインＡＤ変換器のセルはアナログ入力信号の最大波高値レンジ間の一つのレベルについて比較が行われる。この比較では信号レベルが最大波高値レンジの上半分又は下半分のいずれにあるかが判断される。信号が上半分にあれば比較器からビット”１”が出力され、この信号は最大波高値レンジの１/２だけ下にシフトされる。逆に、信号が下半分にあれば比較器からビット”０”が出力され、信号はシフトされない。この信号には定数２が乗ざれて次のセルに供給される。カスケード接続のセルにより発生した各ビットによりあるデジタル表現が形成される。なお、この最上位ビットが第１セルにより発生され、最下位ビットが最後のセルにより発生される。このデジタル表現によりアナログ入力信号が表現される。
【０００４】
ところが、このような方法では高解像度ＡＤ変換器とはならない。というのは、カスケード接続の第１セルの比較レベルの精度が最後のセルにより発生する最下位ビットの精度より高くなければならないからである。例えば、１０ビットを発生するには第１セルでの比較精度が１/１０２４以上でなければならない。このような不都合を避けるには、パイプラインＡＤ変換器の各セルが、例えば、最大信号レベルの３/８と５/８のレベルの二つの比較器が必要となる。これら比較器の各々は、アナログ信号が比較レベルより下であれば”０”を出力し、比較レベルより上であれば”１”を出力する。セルの低レベル比較器からのビットによりあるデジタル表現が形成され、そのセルの高レベル比較器からのビットにより別のデジタル表現が形成される。これらのデジタル表現が組み合わさってＡＤ変換器からの最終出力デジタル表現が得られる。ここで、入力信号レベルが最大波高値レンジの中央レベルに近ければ最大レベルの３/８と５/８の間の中央レベルとなり、最上位ビット値の判定が遅れる。次のセルでの結果が得られ、二つのデジタル表現が組み合わさって初めて最上位ビット値が判定される。これは他のビットについても同じである。これにより、一つの比較レベルしかない変換器より、二つの比較レベルによる変換器の方が厳しい精度を要求されなくなる。
【０００５】
【発明が解決しようとする課題】
ところが、各パイプライン・セルにおいて次のパイプライン・セル入力信号用にアナログ信号に定数２を乗じなければならないが、高解像度ＡＤ変換においては非常に精度の高い定数が要求される。公知のキャパシタ切替えパイプラインＡＤ変換では、この定数は乗算・シフト手段のキャパシタ値に左右される。この発明の主な目的は高精度の乗算定数を得ることにある。そしてこの発明のキャパシタ切替えパイプラインＡＤ変換器は、出力モードで第１、第２のキャパシタが切り替えられて各々電荷を蓄積し、そして両キャパシタ電圧を加えて次のセルに供給するアナログ電圧を発生するものである。
【０００６】
ほとんどの公知の回路では、出力モードで第１、第２のキャパシタが演算増幅器の反転入力端子に接続される。即ち、一つのキャパシタが演算増幅器の反転入力端子と出力端子間に接続され、他のキャパシタが反転入力端子と基準電位間に接続される。そこで、出力モードにおいて第２キャパシタの電荷が第１キャパシタに転送されて、第１キャパシタの電荷と加えられることにより定数２の乗算が行われる。このように二つのキャパシタ容量が完全に等しい場合に定数２の乗算が行われる。しかし、ＣＭＯＳ技術により完全に等しいキャパシタ容量を得るのは困難である。
【０００７】
【課題を解決するための手段】
本質的にこの発明では、入力モ−ドで二つのキャパシタに蓄積された電荷が出力モードで各キャパシタに保持され、両キャパシタ電圧が加えられて定数２の乗算が行われる。つまり、キャパシタ容量が異なっていても定数２の乗算に影響を与えない。寄生容量、特に増幅器の入力側の寄生容量が容量の異なる第１、第２のキャパシタでの乗算定数に影響を与えるが、定数２の乗算のために一つのキャパシタから別のキャパシタへ電荷を転送する公知技術と比べたら、その影響ははるかに少ない。
【０００８】
さらに、この発明のＡＤ変換器には次のような特徴がある。
【０００９】
必要とされるシフトレベルが通常切り替えられた第１、第２のスイッチング・キャパシタの一つに加えられる。この発明ではシフトレベルがこれらのキャパシタ値にはほとんど左右されない。
【００１０】
動作周波数が高いほど電荷転送によるエネルギ損失が大きくなるが、出力モードでは電荷転送を行わないので電力が低減される。
【００１１】
電荷転送には時間がかかるが、出力モードでは電荷転送を行わないのでＡＤ変換器の動作速度が速くなり動作周波数が高くなる。
【００１２】
出力モードでは、二つのキャパシタを直列接続にすることにより実質的に両キャパシタ間で電荷転送を行わずに乗算が可能になる。しかし、キャパシタの電荷に寄生容量が依然として影響を及ぼすので理想的な定数２の乗算とはならない。この発明のさらなる特徴としては、出力モードでは、第１キャパシタを差動増幅器の出力と反転入力との間で切り替え、第２キャパシタを差動増幅器の非反転入力と基準電圧との間で切り替えるという簡単確実な構成によりこの問題が解決される。この構成では、差動増幅器の各入力端子での寄生容量の影響が相殺される。
【００１３】
この発明の好適なＡＤ変換器では、入力モードでは、乗算・シフト手段の第１キャパシタに差動入力信号の一信号成分が与えられ、乗算・シフト手段の第２キャパシタに差動入力信号の他の信号成分が与えられる。差動入力信号により、差動増幅器の入力における寄生容量がより等しくなり、それらの影響が相殺される。さらなる特徴としては、シフトレベルは出力モードで必要であり、入力モードでは入力信号と所定の比較レベルが比較される。
【００１４】
パイプライン・セルに差動信号入力があると、差動入力として次のセルに必要な差動出力を出力しなければならない。ところが、一つの差動増幅器で二つの帰還差動出力を扱うような対称的な構成は不可能である。というのは差動増幅器の二入力端子はすでに一つのシングル・エンド出力発生用に用いられているからである。従って、この発明のパイプラインＡＤ変換器では、逆相で差動入力を受け、さらに逆相で切り替えられるシフトレベルを受ける二つの同一な乗算・シフト手段により差動出力を発生してもよい。
【００１５】
パイプラインＡＤ変換器の動作速度を速めて高サンプリングレート及び/又は解像度を得るのにこの発明のパイプラインＡＤ変換器では、乗算・シフト手段は等しく回路構成された二つのキャパシタ群を備え、一方のキャパシタ群の入出力端子が他方のキャパシタ群の入出力端子にそれぞれ接続され、一方のキャパシタ群が入力モードで動作し、他方のキャパシタ群は出力モードで動作するように、またこの逆に動作するように切り替えてもよい。
【００１６】
【発明の実施の形態】
図１において、パイプラインＡＤ変換器のセルＳの入力端子Ｉには、このＡＤ変換器の前のセルから発生したアナログ入力信号Ｖが与えられる。この入力信号Ｖは二つの比較器Ｐ_１、Ｐ_２に与えられる。比較器Ｐ_１では信号Ｖが、例えばこの信号の最大波高値の３/８（３/８Ｖ_ｍ）倍である比較レベルと比較される。同様に、比較器Ｐ_２では信号Ｖが、例えばこの信号の最大波高値の５/８（５/８Ｖ_ｍ）である比較レベルと比較される。比較器Ｐ_１からビットｄが出力されるが、ビットｄはＶ＜３/８Ｖ_ｍのとき”０”であり、Ｖ＞３/８Ｖ_ｍのときは”１”である。同様に、比較器Ｐ_２からビットｅが出力されるが、ビットｅはＶ＜５/８Ｖ_ｍのとき”０”であり、Ｖ＞５/８Ｖ_ｍのときは”１”である。信号Ｖはさらに乗算・シフトユニットＭにも与えられる。このユニットからはセルＳ出力信号としてアナログ出力信号Ｖ_０が発生され、カスケード接続された次のセルの入力信号となる。ビットｄ，ｅにより論理ユニットＬが制御され、この論理ユニットＬにより乗算・シフトユニットＭが制御される。信号処理は以下のように行われる。
【００１７】
入力信号Ｖのレベルが３/８Ｖ_ｍより低い場合ビットｄ，ｅは共に”０”となり、ユニットＭで信号Ｖは定数２により増幅されるが信号シフトは行わない。
【００１８】
入力信号Ｖのレベルが３/８Ｖ_ｍと５/８Ｖ_ｍの間の場合ビットｄは”１”となるがビットｅは”０”となる。ユニットＭで信号Ｖは定数２により増幅され、増幅された信号が最大波高値Ｖ_ｍの半分だけ下にシフトされる。
【００１９】
入力信号Ｖのレベルが５/８Ｖ_ｍより高い場合ビットｄ，ｅは共に”１”となり、ユニットＭで信号Ｖは定数２により増幅され、増幅された信号が最大波高値Ｖ_ｍ相当分だけ下にシフトされる。
【００２０】
同じ信号処理がカスケード接続された他のセルでも行われるが、各セルではその前のセルに対して１クロック期間遅れて行われる。図示しないレジスタ手段にすべてのセルのビットｄが供給されここで遅延される。カスケード接続されたあるセルのビットｄが次のカスケード接続されたセルのビットｄより１クロック期間遅延される。これにより、１回のサンプリングによるすべてのビットｄを同時に一つのデジタル表現を形成するのに用いることができる。これはビットｅでも同様であり、従って、最終的にすべてのビットｄより成るデジタル表現とすべてのビットｅより成るデジタル表現とが同時に存在することになる。これらのデジタル表現は組み合わされてＡＤ変換器の出力となる。
【００２１】
図１の回路に用いられる公知の乗算・シフトユニットの一例を図２に示す。このユニットは第１、第２のキャパシタＣ_１、Ｃ_２と演算増幅器Ａを備える。二つの２極スイッチＳ_ａ、Ｓ_ｂ、と１極スイッチＳ_ｃが入力モードと出力モード間で同期して切り替えられる。図２では入力モードにおけるこれらスイッチ状態を示している。
【００２２】
３極スイッチＳ_ｄが図１に示す論理ユニットＬにより制御されて、図１を参照して説明したような０、１/２Ｖ_ｍ又はＶ_ｍであるシフトレベルＶ_ｓを取り込む。図２では理解しやすくするためスイッチＳ_ａ、Ｓ_ｂ、Ｓ_ｄを２極又は３極スイッチとして示しているが、実際の回路ではスイッチＳ_ａを二つの１極スイッチで構成し、３極スイッチＳ_ｄと２極スイッチＳ_ｂを四つの１極スイッチで構成するのが好ましい。
【００２３】
入力モードでスイッチＳ_ａによりキャパシタＣ_１の一端が入力信号Ｖに接続され、出力モードでは増幅器Ａの出力に接続される。さらに入力モードでスイッチＳ_ｂによりキャパシタＣ_２の一端が入力信号Ｖに接続され、出力モードではスイッチＳ_ｄに接続される。キャパシタＣ_１、Ｃ_２の他端は共に演算増幅器の反転入力（−）に接続されている。入力モードではスイッチＳ_ｃにより演算増幅器の出力が反転入力に接続される。演算増幅器の非反転入力（＋）は接地されている。
【００２４】
動作時、入力モードではスイッチＳ_ｃが閉じて演算増幅器の出力が帰還して、反転入力（−）が実質的に非反転入力（＋）と同じレベル（接地）となる。そしてスイッチＳ_ａ、Ｓ_ｂを介して入力信号ＶがキャパシタＣ_１、Ｃ_２に供給される。出力モードでは、論理ユニットＬによりスイッチＳ_ｄが制御されて必要なシフトレベルＶ_ｓを取り込み、スイッチＳ_ａ、Ｓ_ｂ、Ｓ_ｃが切り替えられる。これにより、キャパシタＣ_１が演算増幅器の出力と反転入力との間に接続され、キャパシタＣ_２がシフトレベルＶ_ｓと演算増幅器の反転入力との間に接続される。従って、演算増幅器の出力からキャパシタＣ_１、Ｃ_２を介してＶ_ｓ側に電流が流れる。この電流により二つのキャパシタ間で電荷転送が行われて演算増幅器の反転入力の電圧が非反転入力の電圧（接地）に等しくなる。二つのキャパシタの容量が等しい（＝Ｃ）場合、ΔＱ＝（Ｖ−Ｖ_ｓ）Ｃで表される電荷が転送されて演算増幅器の出力電圧はＶ_０＝２Ｖ−Ｖ_ｓとなる。従って、定数２による乗算と電圧シフトが行われる。ところが、二つのキャパシタの容量が等しくない場合、ΔＱ＝（Ｖ−Ｖ_ｓ）Ｃ_２で表される電荷が転送されて演算増幅器の出力電圧はＶ_０＝Ｖ（１＋Ｃ_２/Ｃ_１）−Ｖ_ｓＣ_２/Ｃ_１となる。この場合、乗算定数、電圧シフト共にキャパシタの容量に応じて変化し正しい動作とならない。
【００２５】
実際の回路では、図２において演算増幅器が差動入力を受けて差動出力を出力するものとし、それ以外の回路は図２に示す回路構成をそのまま差動入力分だけ追加し、差動出力Ｖ_０の反転入力を演算増幅器（＋）入力端子で受けるようにしてもい。
【００２６】
図３に示す乗算・シフトユニットでは乗算定数のキャパシタＣ_１、Ｃ_２に対する依存性が軽減されている。この図において図２の回路素子と対応するものには同じ参照番号が付与されている。
【００２７】
入力モードではスイッチＳ_１によりキャパシタＣ_１の一端が入力信号Ｖに接続され、出力モードでは増幅器Ａの出力に接続される。入力モードではスイッチＳ_２によりキャパシタＣ_１の他端が（以下の計算ではほぼ０である）基準電位に接続され、出力モードでは増幅器Ａの反転入力（−）に接続される。入力モードではスイッチＳ_３によりキャパシタＣ_２の一端が入力信号Ｖに接続され、出力モードでは増幅器Ａの非反転入力（＋）に接続される。そして、入力モードではスイッチＳ_４によりキャパシタＣ_２の他端が上記基準電位に接続され、出力モードではシフトレベルＶ_ｓに接続される。入力モードでは、キャパシタＣ_１には入力信号Ｖが供給され、キャパシタＣ_２には入力信号ＶとシフトレベルＶ_ｓの差分が供給され、キャパシタＣ_２の両端電圧はＶ−Ｖ_ｓとなる。出力モードでは、キャパシタＣ_２は演算増幅器Ａの非反転入力と接地間に接続されて非反転入力はＶ−Ｖ_ｓとなる。さらに、演算増幅器出力がキャパシタＣ_１を介して帰還して反転入力（−）には非反転入力（＋）であるＶ−Ｖ_ｓが現れ、反転入力（−）電圧Ｖ−Ｖ_ｓより高いキャパシタＣ_１の電圧Ｖが出力電圧Ｖ_０として現れる。従って、演算増幅器の出力はＶ_０＝２Ｖ−Ｖ_ｓとなる。出力モードではこれらキャパシタには電流が流れず、従ってこの出力モードにおいてはこれらキャパシタ間では電荷転送が行われないので演算増幅器出力はキャパシタＣ_１、Ｃ_２の容量には依存しない。
【００２８】
上記各電圧は”接地”即ちシフトレベルＶ_ｓを電位０としたときの電圧である。実際の回路では、この接地電位は回路に供給される負電圧より高く設定される。標準ＣＭＯＳ技術による実際の回路では、負供給電圧Ｖ_ｍ＝１．４ボルトより高い０．７ボルトでもよく、この場合、電圧Ｖは０．７乃至２．１ボルトの範囲で変化することになる。これは他の図に示される回路でも同じである。
【００２９】
出力モードではこれらキャパシタを単純に直列接続させることによっても理論的には両キャパシタ間での電荷転送を行わないようにすることができる。これを図４に示す。入力モードではキャパシタＣ_１、Ｃ_２にそれそぞれＶ、Ｖ−Ｖ_ｓを供給する。そして出力モードでこれらキャパシタを直列接続させることにより出力信号２Ｖ−Ｖ_ｓを得る。大電流がこれらキャパシタに流れないように演算増幅器Ａがその出力端でインピーダンス変換器として動作する。しかし、寄生容量は避けられず、出力モードでは、相互接続されたキャパシタＣ_１、Ｃ_２の接地間の寄生容量と、相互接続されたキャパシタＣ_１と非反転増幅器入力（＋）間の接地間の寄生容量とにより出力電圧が減衰し、従って定数２による乗算が行えない。図３の回路では増幅器の非反転入力（＋）と接地間の寄生容量により減衰が起きるが、反転入力（−）と接地間の寄生容量による増幅作用があり、理想的にはこれらが相殺されて定数２による乗算が可能になる。
【００３０】
ところで図３の回路はシフトレベルＶｓが入力モード時に既に必要という欠点がある。つまり、キャパシタＣ_１、Ｃ_２に電圧供給する入力モードの前に、比較器Ｐ_１、Ｐ_２を活性化させるさらなるモードが必要となる。このようなさらなるモードにより当然ＡＤ変換器のサンプリングレートが落ちることになる。図３の回路のさらなる欠点としてはキャパシタＣ_２とスイッチＳ_３の相互接続での寄生容量により増幅器Ａの非反転入力（＋）のシフトレベルＶｓが減衰することである。
【００３１】
図５に示す差動入力を扱うパイプラインセルによりこのような問題を解決することができる。この実施形態は二つの乗算・シフトユニットＭ、Ｍ’を備える。図４までの回路と対応する回路素子には同じ参照番号が付与されている。
【００３２】
この回路では、二つの信号成分Ｖ，Ｖ_ｍ−Ｖから成る差動アナログ入力を扱う。信号成分Ｖは０からＶ_ｍまで変化し、信号成分Ｖ_ｍ−Ｖは逆相でＶ_ｍから０まで変化する。入力モードで、信号成分の一つ（ユニットＭではＶ_ｍ−Ｖ）がキャパシタＣ_１に供給され、他の信号成分（ユニットＭではＶ）がキャパシタＣ_２に供給されるということがこの回路の最も特徴的なことである。ユニットＭにおいて、出力モードで、スイッチＳ_１、Ｓ_２によりキャパシタＣ_１が演算増幅器Ａの反転入力と出力間に接続され、スイッチＳ_３、Ｓ_４によりキャパシタＣ_２がシフトレベルＶ_ｓと演算増幅器Ａの非反転入力間に接続される。従って、出力モードでは、演算増幅器の非反転入力（＋）には電圧Ｖ_ｓ−Ｖが供給され、演算増幅器の帰還作用により反転入力（−）には同じ電圧Ｖ_ｓ−Ｖが現れてこの電圧とキャパシタＣ_１の電圧Ｖ_ｍ−Ｖの和であるＶ０＝Ｖ_ｓ−Ｖ＋Ｖ_ｍ−Ｖ＝Ｖ_ｓ＋Ｖ_ｍ−２ＶがユニットＭの出力電圧となる。
【００３３】
同様にユニットＭ’でも、入力モードで、信号ＶがキャパシタＣ_１に供給され、信号Ｖ_ｍ−ＶがキャパシタＣ_２に供給される。出力モードで、スイッチＳ_１、Ｓ_２によりキャパシタＣ_１が演算増幅器Ａの反転入力（−）と出力間に接続され、スイッチＳ_３、Ｓ_４によりキャパシタＣ_２がシフトレベルＶ_ｓ’と演算増幅器Ａの非反転入力（＋）間に接続される。従って、出力モードでは、演算増幅器Ａの非反転入力には電圧Ｖ_ｓ’と電圧Ｖ_ｍ−Ｖの差であるＶ_ｓ’−Ｖ_ｍ＋Ｖが供給され、演算増幅器の帰還作用により反転入力には同じ電圧Ｖ_ｓ’−Ｖ_ｍ＋Ｖが現れてこの電圧とキャパシタＣ_１の電圧Ｖの和であるＶ０’＝Ｖ_ｓ’−Ｖ_ｍ＋２ＶがユニットＭ’の出力電圧となる。
【００３４】
スイッチＳ_５によりユニットＭにシフトレベルＶ_ｓが供給される一方、スイッチＳ_５とは逆に切り替えられるスイッチＳ_５’よりユニットＭ’にシフトレベルＶ_ｓ’が供給される。従って、二つのスイッチレベルはＶ_ｓ＋Ｖ_ｓ’＝Ｖ_ｍとなる。さらに、二つの出力電圧Ｖ_０とＶ_０’が逆相で０とＶ_ｍ間を変化し、これらの和Ｖ_０＋Ｖ_０’がＶ_ｍに等しくなる。即ち、（Ｖ_ｓ＋Ｖ_ｍ−２Ｖ）＋（Ｖ_ｓ’−Ｖ_ｍ＋２Ｖ）＝Ｖ_ｓ＋Ｖ_ｓ’＝Ｖ_ｍとなる。従って、図５に示す回路と同じ構成の次のパイプラインセルに適切な出力電圧Ｖ_０とＶ_０’が供給される。
【００３５】
図５の実施形態では二つの比較器Ｐ_１、Ｐ_２と、二つのスイッチＳ_５、Ｓ_５’を制御する論理ユニットＬが示されている。図１の対応する比較器同様、比較器Ｐ_１によりアナログ入力信号Ｖと比較レベル３/８Ｖ_ｍを比較する。比較器Ｐ_２では信号Ｖ_ｍ−Ｖとレベル３/８Ｖ_ｍを比較する。これは図１での電圧Ｖとレベル５/８Ｖ_ｍとの比較に相当する。
【００３６】
各図における乗算・シフトユニットの各々では相互に接続される入出力数に応じてキャパシタ（Ｃ_１、Ｃ_２）とスイッチ（Ｓ_１、Ｓ_２、Ｓ_３、Ｓ_４）が増設されるが、スイッチＳ_１乃至Ｓ_４は逆相で動作するので、あるキャパシタ組が入力モードで動作すると他のキャパシタ組は出力モードで動作し、またこの逆に動作する。図６のユニットＭではキャパシタＣ_１’Ｃ_２’とスイッチＳ_１’乃至Ｓ_４’がこの動作状態になっている。これによりＡＤ変換器の動作速度が倍になる。さらには各増幅器の出力電圧が一時的に不定なるということを防止できる。
【００３７】
図５の回路ではスイッチ_２とＳ_４を省略してキャパシタＣ_１を常時増幅器Ａの反転入力（−）に接続し、入力モードで（図２の公知の回路のように）この接続を増幅器の出力に切り替え、またキャパシタＣ_２を常時増幅器の非反転入力（＋）に接続し、入力モードでこの接続を例えば１/２Ｖ_ｍ等の基準電圧にに切り替えるようにしてもよい。なお、図６を参照して説明したような入出力モードで増幅器Ａにより一つの信号成分（Ｖ_０又はＶ_０’）を出力して動作速度を倍にするというのはこの変形例では不可能である。
【００３８】
ところで、すべてのスイッチを同時に動作させて入力モードから出力モードまたその逆に切り替えるのは好ましくない。不適切な接続を避けるために演算増幅器の入力端子を接続するスイッチ（例えば図５ではスイッチＳ_２，Ｓ_４）は他のスイッチより早く開ける必要がある。この後のこれらスイッチを閉じるのはそれ程精度を必要とせず同時に行ってもよい。
【００３９】
さらにこの発明の増幅器Ａは、２入力端子間の電圧を出力電流に変換するトランスコンダクタンス演算増幅器（ＯＴＡ）でもよい。
【図面の簡単な説明】
【図１】パイプラインＡＤ変換器における一つのセルの概略ダイアグラムを示す図である。
【図２】パイプラインＡＤ変換器に用いられる公知の乗算・シフトユニットの概略ダイアグラムを示す図である。
【図３】この発明のパイプラインＡＤ変換器に用いられる乗算・シフトユニットの概略ダイアグラムを示す図である。
【図４】この発明のパイプラインＡＤ変換器に用いられる乗算・シフトユニットの概略ダイアグラムを示す図である。
【図５】この発明のパイプラインＡＤ変換器における一つのセルの概略ダイアグラムを示す図である。
【図６】図５に示すＡＤ変換器に用いられる乗算・シフトユニットの変形例の概略ダイアグラムを示す図である。

Claims

カスケード接続された複数のセルを有するキャパシタ切替えパイプライン・アナログデジタル変換器であって、各セルは、
供給されたアナログ信号を少なくとも一つの所定比較レベルと比較して比較結果を示す一つ以上のデジタルビットを出力する比較手段と、
前記アナログ信号に定数２を乗じ、前記比較結果に応じたシフトレベルにより前記アナログ信号をシフトする乗算・シフト手段と、
前記乗算・シフトが行われたアナログ信号を前記カスケード接続された次のセルに供給する手段とを備え、
前記乗算・シフト手段は、入力モードで切り替えられて前記アナログ信号を受ける第１、第２のキャパシタを有し、出力モードでは前記第１、第２のキャパシタは切り替えられてそれぞれ電荷を蓄積し、両キャパシタ電圧を加えて前記次のセルに供給するためのアナログ信号を発生し、前記出力モードでは、前記第１キャパシタは演算増幅器の出力と反転入力の間で切り替えられ、前記第２キャパシタは前記演算増幅器の非反転入力と基準電圧の間で切り替えられることを特徴としたアナログデジタル変換器。
各セルは二つの信号成分から成る差動入力を受け、前記入力モードでは、前記乗算・シフト手段の前記第１キャパシタは前記差動入力の一信号成分を受け、前記乗算・シフト手段の前記第２キャパシタは前記差動入力の他の信号成分を受けることを特徴とした請求項１記載のアナログデジタル変換器。
逆相の差動入力信号とさらに逆相で切り替えられるシフトレベルを受ける二つの同一な乗算・シフト手段を備えたことを特徴とした請求項２記載のアナログデジタル変換器。
前記乗算・シフト手段は二つの等しく回路構成されたキャパシタ組を備え、一つのキャパシタ組は他のキャパシタ組の対応する入出力端子と相互接続される入出力端子を有し、前記他のキャパシタ組が前記出力モードで動作するとき前記一つのキャパシタ組は前記入力モードで動作し、またこの逆に動作するように前記キャパシタ組が切り替えられることを特徴とした請求項３に記載のアナログデジタル変換器。