KR100450165B1 - 전압 비교 회로 - Google Patents
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Abstract
본 발명의 전압 비교 회로는 아날로그 입력 신호의 플러스측 전압, 기준 전압의 마이너스측 전압에 한쪽 단자 각각이 제1, 제2 스위치를 통해 접속되며 다른 쪽측의 단자는 공통으로 접속된 제1, 제2 캐패시터와, 상기 기준 전압의 플러스측 전압과, 상기 아날로그 입력 신호의 마이너스측 전압에 한쪽 단자 각각이 제3, 제4 스위치를 통해 접속되고 다른 쪽측의 단자는 공통으로 접속된 제3, 제4 캐패시터와, 상기 제1, 제2 캐패시터의 공통 접속 단자와, 상기 제3, 제4 캐패시터의 공통 접속 단자에 각각 접속되어, 그 각각의 입출력 단자 사이에 제5, 제6 스위치가 접속된 제1, 제2 인버터와, 상기 제1 인버터의 입력 단자와 상기 제2 인버터의 출력 단자와의 사이와, 상기 제2 인버터의 입력 단자와 상기 제1 인버터의 출력 단자와의 사이에 각각 접속된 제7, 제8 스위치와, 상기 제1 캐패시터와 상기 제4 캐패시터와의 사이와, 상기 제2 캐패시터와 상기 제3 캐패시터와의 사이에 각각 접속된 제9, 제10 스위치를 포함한다.
Description
본 발명은 전압 비교 회로에 관한 것으로, 특히 고속 A/D 변환기 등에 이용되는 쵸퍼형(chopper type)의 전압 비교 회로에 관한 것이다.
종래, 본원 발명자 등은 이러한 전압 비교 회로로서 일본 특허 제3105862호의 공보에서 인버터를 이용한 쵸퍼형의 전압 비교 회로를 제안한 바 있다. 이하, 도 7 내지 도 10을 참조하면서 상기 공보의 전압 비교 회로에 대하여 설명한다. 도 7은 상기 공보의 전압 비교 회로를, 도 8a 내지 8c는 각각 도 7의 전압 비교 회로의 입력 샘플링 모드, 증폭 모드, 및 래치 모드에 있어서의 동작 상태를 나타낸다. 또한, 도 9는 각 모드시의 각 스위치의 동작을 나타내는 타임차트이다. 상기 도면들 중에서, 참조 번호 101 내지 108은 스위치를, 참조 번호 110, 111, 114, 및 115는 캐패시터를, 참조 번호 112 및 113은 인버터를 나타낸다. 또한, Vip는 아날로그 입력 신호의 플러스측 전압을, Vin은 아날로그 입력 신호의 마이너스측 전압을, Vrp은 기준 전압의 플러스측 전압을, Vrn은 기준 전압의 마이너스측 전압을 나타낸다.
먼저, 입력 샘플링 모드의 경우, 도 8a 및 도 9에 도시한 바와 같이 스위치(101, 102, 105, 및 106, 107, 및 108)를 온(ON)으로 하고, 스위치(103 및 104)를 오프(OFF)로 한다. 이에 따라, 아날로그 입력 신호의 플러스측 전압 Vip와 인버터(112)의 로지컬 임계 전압 VLT112의 차가 캐패시터(110)에 축적되고, 아날로그 입력 신호의 마이너스측 전압 Vin과 인버터(113)의 로지컬 임계 전압 VLT113의 차가 캐패시터(111)에 축적된다.
증폭 모드에서는, 도 8b 및 도 9에 도시한 바와 같이 스위치(103 및 104)를 온으로 하고, 스위치(101, 102, 105, 및 106, 107, 및 108)를 오프로 한다. 이에 따라, 인버터(112)는 아날로그 입력 신호의 플러스측 전압 Vip와 기준 전압의 플러스측 전압 Vrp의 차분을 증폭하고, 인버터(113)는 아날로그 입력 신호의 마이너스측 전압 Vin과 기준 전압의 마이너스측 전압 Vrn과의 차분을 증폭하여, 각각 출력 Vo1, Vo2를 발생시킨다.
다음에, 래치 모드가 되면, 도 8c 및 도 9에 도시한 바와 같이 스위치(103, 104, 107, 및 108)를 온으로 하고, 스위치(101, 102, 105, 및 106)를 오프로 한다. 이에 따라, 인버터(112 및 113)는 캐패시터(114 및 115)을 통해 정(+)의 귀환이 인가되기 때문에 플립플롭으로서 동작한다. 이 때, 아날로그 입력 신호의 플러스측 전압 Vip과 기준 전압의 플러스측 전압 Vrp의 차와, 아날로그 입력 신호의 마이너스측 전압 Vin과 기준 전압의 마이너스측 전압 Vrn의 차에 의해 생성된 인버터(112 및 113)의 출력 진폭의 언밸런스가 확대되고, 결국, 도 10에 나타낸 인버터의 입력 전압 Vin과 출력 전압 Vout의 전달 특성에 있어서, 한쪽 인버터의 출력 전압이 전원 전압 VDD에 가까운 점 A까지 변화하고, 다른쪽 인버터의 출력 전압이 접지 전압 VE에 가까운 점 C까지 변화하여, 아날로그 입력 신호와 기준 전압 간의 대소가 판별된다.
이 경우, 캐패시터(110)의 정전 캐패시터를 C110, 캐패시터(110)에 축적된 전하를 QC110, 캐패시터(111)의 정전 캐패시터를 C111, 캐패시터(111)에 축적된 전하를 QC111로 하면, 샘플링 모드에서 각각의 캐패시터에 축적되는 전하는 이하와 같다.
QC110 = C110 (Vip - VLT112) … (1)
QC111 = C111 (Vin - VLT113) … (2)
여기서 VLT112, VLT113은 각각 인버터(112 및 113)의 로지컬 임계 전압이다.
또한, 인버터(112)의 입력 단자의 전압을 Vg112, 인버터(113)의 입력 단자의 전압을 Vg113으로 지정하면, 샘플링 모드에서 캐패시터에 축적된 전하가 또한 증폭 모드에서도 보존되기 때문에, 증폭 모드의 각 인버터의 입력 단자의 전압은 이하와 같이 된다.
Vg112 = Vrp - (Vip - VLT112)
= (Vrp - Vip) + VLT112 … (3)
Vg113 = Vrn - (Vin - VLT113)
= (Vrn - Vin) + VLT113 … (4)
또한, 아날로그 입력 신호의 플러스측 전압 Vip와 마이너스측 전압 Vin을, 아날로그 입력 신호의 동상(common mode) 전압 Vic를 기준으로 한 정(+)과 부(-)의아날로그 입력 신호 Vi로 나타내고, 기준 전압의 플러스측 전압 Vrp와 마이너스측 전압 Vrn을, 기준 전압의 동상 전압 Vrc을 기준으로 한 정과 부의 기준 전압 Vr로 나타내면, 이하의 관계가 성립한다.
Vip = Vic + Vi … (5)
Vin = Vic - Vi … (6)
Vrp = Vrc + Vr … (7)
Vrn = Vrc - Vr … (8)
따라서, 이들 식 (5) 내지 (8)을 식 (3) 및 (4)에 대입하면 이하의 관계가 성립한다.
Vg112 = (Vrc + Vr) - (Vic + Vi) + VLT112
= (Vrc - Vic) + (Vr - Vi) + VLT112 … (9)
Vg113 = (Vrc - Vr) - (Vic - Vi) + VLT113
= (Vrc - Vic) - (Vr - Vi) + VLT113 … (10)
Vg112와 Vg113의 차가 계산되면, 아날로그 입력 신호의 동상 전압 Vic와 기준 전압의 동상 전압 Vrc와의 차는 캔슬(cancel)되지만, 증폭 모드에서 캐패시터(110)와 캐패시터(111)에 전하가 재분배되지 않기 때문에, 인버터(112 및 113)의 입력 단자에는, 각 인버터의 로지컬 임계 전압(logical threshold voltage)을 기준으로 한 아날로그 입력 신호 Vi와 기준 전압 Vr의 차와, 아날로그 입력 신호의 동상 전압 Vic과 기준 전압의 동상 전압 Vrc의 차가 인가된다.
이와 같이, 종래의 밸런스형 전압 비교 회로에서는, 아날로그 입력 신호와기준 전압 간의 차분 이외에 아날로그 입력 신호의 동상 전압과 기준 전압의 동상 전압 간의 차가 또한 인버터의 입력 단자에 인가되기 때문에, 아날로그 입력 신호의 동상 전압과 기준 전압의 동상 전압의 차가 커지면, 인버터의 출력이 포화된다(saturated). 이에 따라, 인버터(112 및 113)의 출력 전압에 언밸런스가 생길 수 없게 되어, 래치 모드에서 아날로그 입력 신호 Vi와 기준 전압 Vr의 대소를 판별할 수 없게 된다.
전압 비교 회로에서 이용되는 인버터가 출력 진폭에 제한이 없는 이상적인 것인 경우, 아날로그 입력 신호의 동상 전압과 기준 전압의 동상 전압 간의 차가 인버터의 입력에 인가되더라도 출력이 포화되지 않으므로, 래치 모드에서 인버터의 출력 차를 증폭할 수 있고 정상적으로 아날로그 입력 신호와 기준 전압 간의 대소를 판정할 수 있다. 그러나, 실제의 인버터에 의하면, 인버터의 출력 진폭이 한정되기 때문에, 아날로그 입력 신호의 동상 전압과 기준 전압의 동상 전압 간의 차가 커지면, 인버터의 출력이 포화되고 인버터의 출력 차가 없어져서, 래치 모드에서 아날로그 입력 신호와 기준 전압 간의 대소의 판정을 정상적으로 할 수 없게 된다고 하는 문제가 있었다.
본 발명의 목적은, 아날로그 입력 신호와 기준 전압의 동상 전압을 캔슬함으로써, 아날로그 입력 신호와 기준 전압 간의 대소를 정상적으로 판정할 수 있는 전압 비교 회로를 제공하는 것이다.
본 발명의 전압 비교 회로는, 아날로그 입력 신호의 플러스측 전압, 기준 전압의 마이너스측 전압에 한쪽 단자가 제1 및 제2 스위치를 통해 각각 접속되고, 다른측 단자가 공통으로 접속된 제1 및 제2 캐패시터와, 기준 전압의 플러스측 전압, 아날로그 입력 신호의 마이너스측 전압에 한쪽 단자가 제3 및 제4 스위치를 통해 각각 접속되고, 다른측 단자가 공통으로 접속된 제3 및 제4 캐패시터와, 상기 제1 및 제2 캐패시터의 공통 접속 단자 및 상기 제3, 제4 캐패시터의 공통 접속 단자에 각각 접속되고, 그 각각의 입출력 단자 사이에 제5 및 제6 스위치가 접속된 제1 및 제2 인버터와, 상기 제1 인버터의 입력 단자와 제2 인버터의 출력 단자와의 사이, 및 상기 제2 인버터의 입력 단자와 제1 인버터의 출력 단자와의 사이에 각각 접속된 제7 및 제8 스위치와, 상기 제1 캐패시터와 제4 캐패시터와의 사이, 및 상기 제2 캐패시터과 제3 캐패시터와의 사이에 각각 접속된 제9, 제10 스위치를 포함한다.
도 1은 본 발명에 따른 전압 비교 회로의 제1 실시예를 나타내는 회로도.
도 2a 내지 도 2c는 도 1의 실시예의 입력 샘플링 모드, 증폭 모드, 및 래치 모드에서의 각 스위치 동작 상태를 나타내는 도면.
도 3은 도 1의 실시예의 각 동작 모드에서의 각 스위치 동작 상태를 나타내는 타임차트.
도 4는 본 발명의 제2 실시예를 나타내는 회로도.
도 5a 내지 도 5c는 도 4의 실시예의 입력 샘플링 모드, 증폭 모드, 및 래치 모드에서의 각 스위치 동작 상태를 나타내는 도면.
도 6은 도 4의 실시예의 각 동작 모드에서의 각 스위치 동작 상태를 나타내는 타임차트.
도 7은 종래예의 전압 비교 회로를 나타내는 회로도.
도 8a 내지 도 8c는 도 7의 전압 비교 회로의 입력 샘플링 모드, 증폭 모드, 및 래치 모드에서의 각 스위치 동작 상태를 나타내는 도면.
도 9는 도 7의 전압 비교 회로의 각 동작 모드에 있어서의 각 스위치 동작 상태를 나타내는 타임차트.
도 10은 인버터의 전달 특성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1∼10 : 스위치
11∼16 : 캐패시터
21, 22 : 인버터
본 발명의 상술된 목적 및 그 외의 목적, 특징 및 이점은 첨부된 도면과 함께 본 발명의 다음의 상세한 설명에 의해 더욱 명확해질 것이다.
이하에 도 1 내지 도 3을 참조하여 본 발명이 설명된다.
도면에서, 참조 번호 1∼10은 각각 동작 모드에 따라 각각 온, 오프하는 스위치를 나타내고, 참조 번호 11∼14는 각각 캐패시터를 나타내고, 참조 번호 21, 22는 한쌍의 인버터를 나타낸다. 또한, 참조 부호 Vip는 아날로그 입력 신호의 플러스측 전압, 참조 부호 Vin은 아날로그 입력 신호의 마이너스측 전압, 참조 부호 Vrn은 기준 전압의 마이너스측 전압, 참조 부호 Vrp는 기준 전압의 플러스측 전압이다.
스위치(1)는 아날로그 입력 신호의 플러스측 전압 Vip과 캐패시터(11)와의 사이에 접속되고, 스위치(2)는 아날로그 입력 신호의 마이너스측 전압 Vin과 캐패시터(12)와의 사이에 접속되고, 스위치(3)는 기준 전압의 마이너스측 전압 Vrn과 캐패시터(13)와의 사이에 접속되고, 스위치(4)는 기준 전압의 플러스측 전압 Vrp과 캐패시터(14)와의 사이에 접속된다. 캐패시터(11)와 캐패시터(13), 캐패시터(14)와 캐패시터(12)의 단자는 스위치와 반대측에서 각각 공통으로 접속된다.
스위치(5)는 인버터(21)의 입출력 단자 사이에 접속되고, 스위치(6)는 인버터(22)의 입출력 단자 사이에 접속되고, 스위치(7)는 인버터(21)의 입력 단자와 인버터(22)의 출력 단자 사이에 접속되고, 스위치(8)는 인버터(21)의 출력 단자와 인버터(22)의 입력 단자 사이에 접속된다. 또한, 스위치(9)는 스위치(1)와 캐패시터(11)의 접속점과 스위치(2)와 캐패시터(12)의 접속점 사이에 접속되고, 스위치(10)는 스위치(3)와 캐패시터(13)의 접속점과 스위치(4)와 캐패시터(14)의 접속점 사이에 접속된다.
다음에, 본 실시예의 구체적인 동작을 도 1 내지 도 3을 참조하여 상세히 설명한다. 도 1의 전압 비교 회로의 동작은 도 2a, 2b, 2c에 도시한 바와 같이 입력 샘플링 모드, 증폭 모드, 및 래치 모드에 나누어진다. 이하, 각 모드에 대한 동작을 설명한다.
우선, 입력 샘플링 모드의 경우, 도 2a 및 도 3에 도시한 바와 같이 스위치(1, 2, 3, 4, 5, 6, 7 및 8)는 온으로 하고, 스위치(9 및 10)는 오프로 한다. 이에 따라 아날로그 입력 신호의 플러스측 전압 Vip와 인버터(21)의 로지컬 임계 전압 VLT1의 차가 캐패시터(11)에 축적되고, 기준 전압의 마이너스측 전압 Vrn과 인버터(21)의 로지컬 임계 전압 VLT1 간의 차가 캐패시터(13)에 축적된다. 또한, 아날로그 입력 신호의 마이너스측 전압 Vin과 인버터(22)의 로지컬 임계 전압 VLT2 간의 차가 캐패시터(12)에 축적되고, 기준 전압의 플러스측 전압 Vrp과 인버터(22)의 로지컬 임계 전압 VLT2 간의 차가 캐패시터(14)에 축적된다.
여기서, 도 10에 나타내어진 전달 특성에 있어서, 로지컬 임계 전압은 입력 전압 Vin과 출력 전압 Vout가 서로 동일하게 되는 점 B에서의 전압을 나타내며, 각각의 인버터에 있어서 고유치(inherent value)를 갖는 전압이고, 특히 인버터의 입력과 출력 사이를 단락했을 때 출력되는 것이다.
다음에, 증폭 모드가 되면, 도 2b 및 도 3에 도시한 바와 같이 스위치(9 및 10)를 온으로 하고, 스위치(1, 2, 3, 4, 5, 6, 7 및 8)를 오프로 한다. 이에 의해, 캐패시터(11)와 캐패시터(12)은 직렬로 접속되고, 이 직렬 회로는 동일하게 직렬 접속된 캐패시터(13, 14)에 병렬 접속된다. 이에 따라, 캐패시터(11, 12, 13, 및 14)의 축적 전하가 재분배되고, 인버터(21 및 22)의 입력과 출력 단자 사이에, 동상 전압의 제거된 아날로그 입력 신호와 동상 전압의 제거된 기준 전압 간의 차가 나타난다. 이 때, 인버터(21)는 로지컬 임계 전압 VLT1으로부터의 입력 단자의 전위 변동을 증폭시키고, 인버터(22)는 로지컬 임계 전압 VLT2로부터의 입력 단자의 전위 변동을 증폭하여, 각각 출력 Vo1 및 Vo2을 발생시킨다.
다음으로, 래치 모드가 되면, 도 2c 및 도 3에 도시한 바와 같이 스위치(7,8, 9, 10)를 온으로 하고, 스위치(1, 2, 3, 4, 5, 및 6)를 오프로 한다. 이에 의따라서, 인버터(21 및 22)는 정의 귀환(positive feedback)이 걸어지기 때문에 플립플롭으로서 동작한다. 이 때, 아날로그 입력 신호의 플러스측 전압 Vip와 마이너스측 전압 Vin 간의 차동 전압과, 기준 전압의 플러스측 전압 Vrp과 마이너스측 전압 Vrn의 차동 전압 간의 차로부터 생성된 인버터(21 및 22)의 출력 진폭의 언밸런스가 확대되어, 마침내 도 1O에 나타낸 인버터의 입력 전압 Vin과 출력 전압 Vout 간의 전달 특성에 있어서, 한쪽 인버터의 출력 전압이 전원 전압 VDD에 가까운 점 A까지 변화하고, 다른 쪽 인버터의 출력 전압이 접지 전압 VE에 가까운 점 C까지 변화하여, 아날로그 입력 신호와 기준 전압 간의 대소가 판별된다. 이하, 입력 샘플링 모드, 증폭 모드 및 래치 모드를 반복하여 수행하여, 그 때마다 아날로그 입력 신호와 기준 전압 간의 대소가 판별된다.
여기서, 본 실시예에 있어서 아날로그 입력 신호와 기준 전압의 각각의 동상 전압을 제거하여, 아날로그 입력 신호와 기준 전압 간의 대소의 판별에 영향을 주지 않는 원리에 대하여 식을 이용하여 설명한다.
우선, 캐패시터(11)의 정전 캐패시턴스를 C11, 캐패시터(11)에 축적된 전하를 QC11, 캐패시터(12)의 정전 캐패시턴스를 C12, 캐패시터(12)에 축적된 전하를 QC12, 캐패시터(13)의 정전 캐패시턴스를 C13, 캐패시터(13)에 축적된 전하를 QC13, 캐패시터(14)의 정전 캐패시턴스를 C14, 캐패시터(14)에 축적된 전하를 Q14로 하면 , 샘플링 모드에서 각각의 캐패시터에 축적되는 전하는 다음과 같다.
QC11= C11(Vip-VLTl) … (11)
QC12= C12(Vin-VLT2) … (12)
QC13= C13(Vrn-VLTl) … (13)
QC14= C14(Vrp-VLT2) … (14)
인버터(21)의 입력 단자와 인버터(22)의 입력 단자 사이의 전압 차를 Vd로 하면, 샘플링 모드에서 캐패시터에 축적된 전하가 증폭 모드에서도 보존되어 있기 때문에, 캐패시터(11, 12, 13, 14)에 축적된 전하의 재분배를 행하면, 증폭 모드의 전압 차 Vd는 아래와 같이 나타난다.
… (15)
여기서, 샘플링 캐패시턴스 C11, C12, C13, 및 C14에 대하여, 캐패시턴스를 C11= C12= C13= C14= CS로 설정하고, 식 (15)에 식 (1), (2), (3) 및 (4)를 대입하면, 다음의 관계가 수립된다.
… (16)
인버터(21)의 로지컬 임계 전압 VLT1과 인버터(22)의 로지컬 임계 전압 VLT2이 서로 같도록 하는 경우, 식 (16)은 다음과 같이 된다.
Vd= (Vip-Vin) - (Vrp-Vrn) … (17)
또한, 아날로그 입력 신호의 플러스측 전압 Vip과 마이너스측 전압 Vin을 아날로그 입력 신호의 동상 전압 Vic을 기준으로 한 플러스 및 마이너스의 아날로그입력 신호 Vi로 나타내고, 기준 전압의 플러스측 전압 Vrp, 마이너스측 전압 Vrn을 기준 전압의 동상 전압 Vrc을 기준으로 한 정과 부의 기준 전압 Vr로 나타내면, 앞에서 설명한 바와 같이 이하의 관계가 수립된다.
Vip= Vic + Vi … (5)
Vin= Vic - Vi … (6)
Vrp= Vrc + Vr … (7)
Vrn= Vrc - Vr … (8)
따라서, 식 (5), (6), (7), (8)을 식 (17)에 대입하면, 다음의 관계가 수립된다.
Vd= {(Vic+ Vi) - (Vic-Vi)} - {(Vrc+ Vr) - (Vrc-Vr)}
= 2 (Vi-Vr) … (8)
따라서, 식 18로부터 분명한 바와 같이 아날로그 입력 신호의 동상 전압 Vic, 및 기준 전압의 동상 전압 Vrc을 캔슬할 수 있고, 아날로그 입력 신호와 기준 전압의 차만이 인버터(21 및 22)의 입력 단자 사이에 나타난다. 아날로그 입력 신호의 동상 전압과 기준 전압의 동상 전압에 차가 있더라도 증폭 모드로 증폭되는 것은, 아날로그 입력 신호와 기준 전압 간의 차뿐이기 때문에, 래치 모드에서는 아날로그 입력 신호의 동상 전압과 기준 전압의 동상 전압에 영향을 받지 않고 아날로그 입력 신호 Vi와 기준 전압 Vr 간의 대소를 판별할 수 있다.
또한, 아날로그 입력 신호와 기준 전압을 동일한 시각에 샘플링하기 때문에, 전원 전압 변동 등에 의해 인버터의 로지컬 임계 전압이 변동한 경우라도 아날로그입력 신호와 기준 전압에 대한 영향이 서로 동일하게 되기 때문에, 로지컬 임계 전압의 변동이 아날로그 입력 신호와 기준 전압 간의 대소 판별에 미치는 영향을 경감할 수 있는 효과도 있다.
다음에, 도 4 내지 도 6을 참조하여 본 발명의 제2 실시예에 대하여 설명한다.
도면중에서, 참조 번호 1 ∼ 10은 스위치, 참조 번호 11 ∼ 16는 캐패시터, 참조 번호 21 및 22는 인버터를 나타낸다.
본 실시예에서는, 인버터(21)의 출력과 스위치(8) 사이에 캐패시터(15)가 접속되어 있고, 인버터(22)의 출력과 스위치(7) 사이에 캐패시터(16)가 접속되어 있으며, 스위치(7 및 8)에 의해서 형성되는 정(+)의 귀환 루프에 캐패시터(15 및 16)가 삽입되어 있다는 점이 도 1에 도시된 실시형태와 다르다. 그 밖의 구성은 도 1과 마찬가지이다.
다음에, 본 실시예의 동작에 대하여 도 4 ∼ 도 6을 참조하여 상세히 설명한다. 본 실시예에서는, 제1 실시예의 전압 비교 회로와 마찬가지의 동작을 행하지만, 스위치(7 및 8)에 의해서 형성되는 정의 귀환 루프에 캐패시터(15 및 16)가 삽입되어 있기 때문에, 래치 모드로 아날로그 입력 신호와 기준 전압 간의 대소의 판정을 행하면, 인버터(21 및 22)의 출력 단자에 따라 도 10에 나타내는 인버터의 입력 전압 Vin과 출력 전압 Vout 간의 전달 특성에 있어서, 한쪽 인버터의 출력 전압이 전원 전압 VDD에 가까운 점 A까지 변화하여, 다른 쪽 인버터의 출력 전압이 접지 전압 VE에 가까운 점 C까지 변화한다.
이 경우, 인버터(21)의 입력 단자는 인버터(22)의 출력 단자에, 인버터(22)의 입력 단자는 인버터(21)의 출력 단자에 각각 스위치와 캐패시터를 통해 접속되어 있기 때문에, 인버터(21)의 입력 단자의 전압은 인버터(22)의 출력 단자의 전압을 캐패시터(16)의 캐패시턴스와 인버터(21)의 입력 단자의 입력 캐패시턴스에 의해 분압된 전압으로 남아있고, 인버터(22)의 입력 단자의 전압은 인버터(21)의 출력 단자의 전압을 캐패시터(15)의 캐패시턴스와 인버터(22)의 입력 단자의 입력 캐패시턴스에 의해 분압된 전압으로 남아있다.
본 실시예의 전압 비교 회로의 동작은 각각 도 5에 도시한 입력 샘플링 모드, 증폭 모드, 및 래치 모드로 나눌 수 있다. 이하, 각각의 동작 모드에 대해 설명한다.
우선, 입력 샘플링 모드로서는 도 5(a) 및 도 6에 도시한 바와 같이 스위치(1, 2, 3, 4, 5, 6, 7, 및 8)를 온으로 하고, 스위치(9 및 10)을 오프로 한다. 이에 의해 아날로그 입력 신호의 플러스측 전압 Vip와 인버터(21)의 로지컬 임계 전압 VLT1 간의 차가 캐패시터(11)에 축적되고, 기준 전압의 마이너스측 전압 Vrn과 인버터(21)의 로지컬 임계 전압 VLT1 간의 차가 캐패시터(13)에 축적된다. 또한, 아날로그 입력 신호의 마이너스측 전압 Vin과 인버터(22)의 로지컬 임계 전압 VLT2 간의 차가 캐패시터(12)에 축적되고, 기준 전압의 플러스측 전압 Vrp과 인버터(22)의 로지컬 임계 전압 VLT2 간의 차가 캐패시터(14)에 축적되고, 로지컬 임계 전압 VLTl와 VLT2 간의 차가 캐패시터(15 및 16)에 축적된다.
다음에, 증폭 모드가 되면, 도 5b 및 도 6에 도시한 바와 같이, 스위치(9 및10)를 온으로 하고, 스위치(1, 2, 3, 4, 5, 6, 7, 및 8)를 오프로 한다. 이에 의해, 캐패시터(11)와 캐패시터(12)가 직렬로 접속되어, 이 직렬 회로는 동일하게 직렬 접속된 캐패시터(13, 14)가 병렬 접속된다. 이에 의해, 캐패시터(11, 12, 1 3, 및 14)의 축적 전하가 재분배되어, 인버터(21 및 22)의 입력 단자 사이에 동상 전압의 제거된 아날로그 입력 신호와, 동상 전압의 제거된 기준 전압 간의 차가 나타난다. 이 때, 인버터(21)는 입력 단자의 로지컬 임계 전압 VLT1으로부터의 전위 변동을 증폭하고, 인버터(22)는 입력 단자의 로지컬 임계 전압 VLT2로부터의 전위 변동을 증폭하여, 각각 출력 Vo1 및 Vo2을 발생한다.
래치 모드에서는, 도 5c 및 도 6에 도시한 바와 같이, 스위치(7, 8, 9, 및 10)를 온으로 하고, 스위치(1, 2, 3, 4, 5, 및 6)를 오프로 한다. 이에 의해, 인버터(21 및 22)는 캐패시터(15,16)을 통해 정의 귀환이 인가되기 때문에 인버터(21 및 22)는 플립 플롭으로서 동작한다. 이 때, 아날로그 입력 신호의 플러스측 전압 Vip와 마이너스측 전압 Vin의 차동 전압과, 기준 전압의 플러스측 전압 Vrp과 마이너스측 전압 Vrn의 차동 전압 간의 차로부터 생긴 인버터(21 및 22)의 출력 진폭의 언밸런스가 확대되어, 최종적으로 도 1O에 나타내는 인버터의 입력 전압 Vin과 출력 전압 Vout간의 전달 특성에 있어서, 한쪽 인버터의 출력 전압이 전원 전압 VDD에 가까운 점 A까지 변화하고, 다른쪽 인버터의 출력 전압이 접지 전압 VE에 가까운 점 C까지 변화하여, 아날로그 입력 신호와 기준 전압 간의 대소가 판별된다.
본 실시예에 있어서는, 제1 실시예와 마찬가지로 아날로그 입력 신호의 동상 전압과 기준 전압의 동상 전압에 영향을 받지 않고 아날로그 입력 신호 Vi와 기준전압 Vr 간의 대소를 판별할 수 있다. 또한, 스위치(7 및 8)로 구성되는 정의 귀환 루프에 삽입된 캐패시터(15,16)의 동작에 의해 래치 모드의 인버터(21 및 22)의 입력 단자의 전압과 인버터(21 및 22) 각각의 로지컬 임계 전압 간의 차가 작아지기 때문에, 래치 모드로부터 샘플링 모드로 천이할 때 인버터(21 및 22)의 입력 단자를 각각의 인버터의 로지컬 임계 전압으로 충방전시키는 시간이 짧고 샘플링에 필요한 시간을 짧게 할 수 있기 때문에, 전압 비교 회로를 고속 동작시킬 수 있다.
또한, 제1 및 제2 실시예에 있어서 인버터(21 및 22)의 전원 입력과 전원 사이에 정전류 회로를 삽입해도 좋다. 이렇게 함으로써, 2개의 인버터(21 및 22)에 흐르는 최대 전류가 전원 전압과 상관없으며 전원 전압이 변화하더라도 거의 일정하게 되어, 인버터의 소비 전류의 변화를 작게 할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 아날로그 입력 신호의 동상 전압과 기준 전압의 동상 전압을 캔슬함으로써, 이들의 동상 전압의 영향을 받지않고서 아날로그 입력 신호와 기준 전압 간의 대소를 판별할 수 있다. 또한, 정의 귀환 루프에 캐패시터를 삽입함으로써, 샘플링에 필요한 시간을 짧아 지게 하여 고속 동작을 행할 수 있다.
본원 발명이 특정 실시예를 참조하여 설명되었으나, 이러한 설명이 본원을 한정하는 것을 의미하는 것은 아니다. 개시된 실시예의 다양한 변형은 본 발명의 상세한 설명을 참조하여 기술에서의 숙련자에게는 명백할 것이다. 따라서, 첨부된 특허청구범위는 본 발명의 참된 범위 내에서 임의의 변형 또는 실시예들을 포함할것이다.
Claims (5)
- 전압 비교 회로에 있어서,아날로그 입력 신호의 플러스측 전압과, 기준 전압의 마이너스측 전압에 한쪽 단자 각각이 제1, 제2 스위치를 통해 접속되며 다른 쪽측의 단자는 공통으로 접속된 제1, 제2 캐패시터와,상기 기준 전압의 플러스측 전압과, 상기 아날로그 입력 신호의 마이너스측 전압에 한쪽 단자 각각이 제3, 제4 스위치를 통해 접속되고 다른 쪽측의 단자는 공통으로 접속된 제3, 제4 캐패시터와,상기 제1, 제2 캐패시터의 공통 접속 단자와, 상기 제3, 제4 캐패시터의 공통 접속 단자에 각각 접속되어, 각각의 입력 및 출력 단자 사이에 제5, 제6 스위치가 접속된 제1, 제2 인버터와,상기 제1 인버터의 입력 단자와 상기 제2 인버터의 출력 단자와의 사이와, 상기 제2 인버터의 입력 단자와 상기 제1 인버터의 출력 단자와의 사이에 각각 접속된 제7, 제8 스위치와,상기 제1 캐패시터와 상기 제4 캐패시터와의 사이와, 상기 제2 캐패시터와 상기 제3 캐패시터와의 사이에 각각 접속된 제9, 제10 스위치를 포함하고,각각이 상기 제9, 제10 스위치를 제외한 모든 스위치를 온시키는 제1 동작 모드와, 상기 제9, 제10 스위치를 온시키고 나머지 스위치를 오프시키는 제2 동작모드와, 상기 제7 내지 제10 스위치를 온시키고 상기 제1 내지 제6 스위치를 오프시키는 제3 동작 모드를 포함하는 전압 비교 회로.
- 제1항에 있어서,상기 제7, 제8 스위치에 제5, 제6 캐패시터가 각각 직렬 접속되어 있는 전압 비교 회로.
- 제1항에 있어서,상기 제1 동작 모드, 상기 제2 동작 모드, 및 상기 제3 동작 모드를 반복하여 행하고, 그 때마다 상기 제1, 제2 인버터의 출력으로부터 상기 아날로그 입력 신호와 상기 기준 전압의 비교 결과를 출력하는 전압 비교 회로.
- 제1항에 있어서,상기 제2 동작 모드에서 상기 제9, 제10 스위치를 온시켜, 상기 제1 캐패시터와 상기 제4 캐패시터의 직렬 회로와, 상기 제2 캐패시터와 상기 제3 캐패시터의 직렬 회로를 병렬 접속시킴으로써, 상기 아날로그 입력 신호의 동상 전압과, 상기 기준 전압의 동상 전압을 제거하는 전압 비교 회로.
- 제1항에 있어서,상기 제1 및 제2 인버터의 전원 입력과 전원 사이에 정전류 회로가 삽입되는전압 비교 회로.
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