JPH10190462A - 電圧比較回路およびそれを用いたアナログ／ディジタル変換回路 - Google Patents

電圧比較回路およびそれを用いたアナログ／ディジタル変換回路

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JPH10190462A JP8351651A JP35165196A JPH10190462A JP H10190462 A JPH10190462 A JP H10190462A JP 8351651 A JP8351651 A JP 8351651A JP 35165196 A JP35165196 A JP 35165196A JP H10190462 A JPH10190462 A JP H10190462A
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Abstract

(57)【要約】 【課題】 回路の規模を増大させることなく、変換精度
および動作安定性の向上が図れる電圧比較回路をおよび
それを用いたＡＤＣを実現する。 【解決手段】 サンプリング動作時にアナログ信号ＡＩ
Ｎ、その反転信号ＸＡＩＮをそれぞれサンプリング用容
量素子ＣS1，ＣS2に印加し、寄生容量Ｃ1 ，Ｃ2に入力
信号ＡＩＮの直流成分ＶC を印加し、寄生容量Ｃ3 ，Ｃ
4 に基準電圧Ｖref を印加する。比較動作時に基準電圧
ＶＲＴn 、ＶＲＢn をそれぞれサンプリング用容量素子
ＣS1，ＣS2に印加し、スイッチ７、８を導通状態にし、
寄生容量Ｃ1 とＣ3 、寄生容量Ｃ2 とＣ4 を並列に接続
し、ノードＮＤ5 ，ＮＤ6 の電圧Ｖ−，Ｖ＋をオペアン
プ１０に入力するので、サンプリング動作時と比較動作
時のオペアンプ１０の動作点の変動を小さく抑制でき、
アナログ信号の直流成分の変動に影響されず、変換精度
および動作安定性の向上が図れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電圧比較回路およ
びそれを用いた並列型または逐次比較型アナログ／ディ
ジタル変換回路に関するものである。
【０００２】
【従来の技術】アナログ／ディジタル変換回路（以下Ａ
ＤＣという）は入力したアナログ信号のレベルをディジ
タル信号に変換する。一般的に、ＡＤＣは並列型と逐次
比較型の２種類がある。何れのＡＤＣにおいて、アナロ
グ信号と基準信号の電圧を比較する電圧比較回路が設け
られている。電圧比較回路の一例として差動型電圧比較
回路が挙げられる。差動型電圧比較回路は基準信号の差
電圧と差動入力信号の差電圧の大きさを比較し、比較結
果に応じて出力信号のレベルを設定する。図６は一般的
な並列型ＡＤＣの構成を示す回路図である。この並列型
ＡＤＣは直列に接続されている複数の抵抗素子Ｒ1 〜Ｒ
15、差動型電圧比較回路ＣＯＭＰ1 〜ＣＯＭＰ14、ＡＮ
ＤゲートＡＧＴ1 〜ＡＧＴ15、エンコーダＥＣＤおよび
制御回路ＴＩＭＧＥＮにより構成されている。基準電圧
ＶＲＴとＶＲＢとの間に接続されている複数の抵抗素子
により、基準電圧差（ＶＲＴ−ＶＲＢ）が分圧され、複
数の基準電圧ＶＲＴn ，ＶＲＢn （ｎ＝１，２，…，１
４）が得られる。差動型電圧比較回路ＣＯＭＰn は基準
信号差電圧（ＶＲＴn −ＶＲＴＢn ）と差動入力信号の
差電圧（ＡＩＮ−ＸＡＩＮ）とを比較し、比較結果に応
じて出力信号Ｄおよびその反転信号ＤＸの電圧を設定す
る。ＡＮＤゲートＡＧＴ1 〜ＡＧＴ15は差動型電圧比較
回路の比較結果に応じた変換コードを出力する。エンコ
ーダＥＣＤはＡＮＤゲートＡＧＴ1 〜ＡＧＴ15からの変
換コードを、例えばバイナリコードに変換する。
【０００３】図６に示す４ビットの並列型ＡＤＣにおい
て、分圧用抵抗素子は１５個、差動型電圧比較回路は１
４個、ＡＮＤゲートは１５個をそれぞれ有する。各差動
型電圧比較回路にアナログ信号ＡＩＮ、その反転信号Ｘ
ＡＩＮおよび基準電圧Ｖrefがそれぞれ入力される。な
お、基準電圧Ｖref は基準電圧ＶＲＴ，ＶＲＢの中間レ
ベルの電圧であり、図７に示すように基準電圧ＶＲＴ，
ＶＲＢの間に直列接続されている同じ抵抗値の抵抗素子
ＲT ，ＲB により分圧して得られる。また、ＡＤＣの動
作タイミングを制御するために、制御回路ＴＩＭＧＥＮ
が設けられている。
【０００４】図６に示す並列型ＡＤＣを構成する電圧比
較回路ＣＯＭＰ1 〜ＣＯＭＰ14は同じ構成を有し、ここ
でこれらの共通例として、チョッパ型差動電圧比較回路
ＣＯＭＰの構成および動作について説明する。図８はス
イッチ１〜６、サンプリング用容量素子ＣS1，ＣS2、差
動型オペアンプ１０およびラッチ回路２０により構成さ
れているチョッパ型差動電圧比較回路ＣＯＭＰの構成を
示す回路図である。
【０００５】基準電圧ＶＲＴn およびアナログ信号ＡＩ
Ｎは、それぞれスイッチ１、２により選択的にノードＮ
Ｄ1 に入力される。基準電圧ＶＲＢn およびアナログ信
号ＡＩＮの反転信号ＸＡＩＮは、それぞれスイッチ３、
４により選択的にノードＮＤ2 に入力されている。ノー
ドＮＤ1 とノードＮＤ3 の間にサンプリング用容量素子
ＣS1が接続され、ノードＮＤ2 とノードＮＤ4 との間
に、サンプリング用容量素子ＣS2が接続されている。ノ
ードＮＤ3 と基準電圧Ｖref の入力端子との間にスイッ
チ５が接続され、ノードＮＤ4 と基準電圧Ｖref の入力
端子との間にスイッチ６が接続されている。ノードＮＤ
3 およびノードＮＤ4 と接地電位ＧＮＤとの間に容量素
子Ｃ1 ，Ｃ2 が存在する。なお、これらの容量の容量値
は微小である。
【０００６】ノードＮＤ3 の電圧Ｖ−はオペアンプ１０
の反転入力端子（−）に入力され、ノードＮＤ4 の電圧
Ｖ＋はオペアンプ１０の非反転入力端子（＋）に入力さ
れる。オペアンプ１０の出力信号Ｄおよびその反転信号
オペアンプ１０の出力信号Ｄおよびその反転信号ＸＤは
ラッチ回路２０を介して出力される。
【０００７】図９は図８に示すチョッパ型差動電圧比較
回路の動作を示す波形図である。スイッチ１、３はクロ
ック信号ＳＣＫＤ2 により導通状態が制御され、スイッ
チ２、４はクロック信号ＸＳＣＫにより導通状態が制御
される。さらにスイッチ５、６はクロック信号ＸＳＣＫ
Ｄ1 により導通状態が制御される。ラッチ回路２０の動
作タイミングはクロック信号ＣＣＫにより制御される。
【０００８】クロック信号ＳＣＫはクロック信号ＣＬＫ
により発生され、立ち上がりエッジはクロック信号ＣＬ
Ｋと同じ、立ち下がりエッジはクロック信号ＣＬＫの立
ち下がりエッジより遅延している。クロック信号ＳＣＫ
Ｄ1 ，ＳＣＫＤ2 はそれぞれクロック信号ＳＣＫを遅延
した信号である。
【０００９】図８に示すチョッパ型差動電圧比較回路で
は、スイッチ１、３はクロック信号ＳＣＫＤ2 がハイレ
ベルのとき導通状態に設定され、ローレベルのとき非導
通状態に設定される。スイッチ２、４はクロック信号Ｓ
ＣＫの反転信号ＸＳＣＫがハイレベルのとき導通状態に
設定され、ローレベルのとき非導通状態に設定される。
スイッチ５、６はクロック信号ＳＣＫＤ1 の反転信号Ｘ
ＳＣＫＤ1 がハイレベルのとき導通状態に設定され、ロ
ーレベルのとき非導通状態に設定される。
【００１０】以下、図８、９を参照しつつ、電圧比較回
路ＣＯＭＰの動作について説明する。クロック信号ＳＣ
Ｋがローレベルの間にサンプリング動作（Sample）、ハ
イレベルの間にホールドおよび比較動作(Hold&Comp、以
下、単に比較動作という）が行われる。サンプリング動
作中、スイッチ２、４、５、６は導通状態に設定され、
スイッチ１、３は非導通状態に設定されている。サンプ
リング用容量素子ＣS1の両側にアナログ信号ＡＩＮおよ
び基準電圧Ｖref が印加され、サンプリング用容量素子
ＣS1は（ＡＩＮ−Ｖref ）に充電され、サンプリング用
容量素子ＣS2の両側にアナログ信号ＡＩＮの反転信号Ｘ
ＡＩＮおよび基準電圧Ｖref が印加され、サンプリング
用容量素子ＣS2は（ＸＡＩＮ−Ｖref ）に充電される。
【００１１】比較動作中、スイッチ１、３が導通状態に
設定され、他のスイッチは非導通状態に設定されてい
る。これにより、ノードＮＤ3 およびノードＮＤ4 の電
圧Ｖ−、Ｖ＋はそれぞれ次式により表される。
【００１２】
【数１】Ｖ−＝−ＣS （ＡＩＮ−ＶＲＴn ）／（ＣS ＋
Ｃ１）＋Ｖref Ｖ＋＝−ＣS （ＸＡＩＮ−ＶＲＢn ）／（ＣS ＋Ｃ１）
＋Ｖref ここで、サンプリング用容量素子ＣS1，ＣS2の容量は同
じくＣS とし、容量素子Ｃ1 ，Ｃ2 の容量は同じくＣ１
とする。
【００１３】電圧Ｖ＋とＶ−の差電圧は、次式により表
される。
【数２】（Ｖ＋）−（Ｖ−）＝（ＡＩＮ−ＸＡＩＮ）−
（ＶＲＴn −ＶＲＢn ）
【００１４】電圧Ｖ＋とＶ−の差電圧はオペアンプ１０
により増幅され、出力信号Ｄおよびその反転信号ＸＤが
クロック信号ＣＣＫの、例えば、立ち上がりエッジでラ
ッチ回路２０によりラッチされ、外部に出力される。
【００１５】
【発明が解決しようとする課題】ところで、上述した従
来の差動型電圧比較回路において、アナログ信号ＡＩＮ
およびその反転信号ＸＡＩＮは図１０に示すように、基
準電圧ＶＲＴ，ＶＲＢの範囲内にある場合、基準電圧Ｖ
ref はアナログ信号ＡＩＮの直流成分ＶC と同レベルに
なり、オペアンプ１０は基準電圧Ｖref 、即ち、アナロ
グ信号ＡＩＮの直流成分ＶC を動作点とする。しかし、
アナログ信号ＡＩＮおよびその反転信号ＸＡＩＮが基準
電圧ＶＲＴ，ＶＲＢの範囲外、即ち、アナログ信号ＡＩ
Ｎおよびその反転信号ＸＡＩＮの直流成分ＶC が基準電
圧ＶＲＴ，ＶＲＢの中心値であるＶref からずれたと
き、ＡＤＣのサンプリングおよび比較動作中にオペアン
プ１０の動作点が変動する。動作点がオペアンプ１０の
入力レンジを外れると電圧比較が正しく行われなくな
り、アナログ／ディジタル変換回路の変換精度が劣化す
るという問題がある。
【００１６】この問題を解決するため、図１１に示すよ
うな完全差動型オペアンプを用いて、ＡＤＣ入力以前に
アナログ信号ＡＩＮおよびその反転信号ＸＡＩＮのレベ
ルをシフトさせる必要がある。この場合の完全差動型オ
ペアンプは直接入力信号を扱うので、入力信号の周波
数、ＡＤＣのビット数および変換速度などによって、ゲ
イン特性および周波数特性の優れたものを用いる必要が
あり、ＡＤＣの回路規模の増大およびコストの増加を招
き、高性能なオペアンプを使用することにより消費電力
が増加する。
【００１７】本発明はかかる事情に鑑みてなされたもの
であり、その目的は回路の規模を増大させることなく、
入力信号の直流成分の変動に影響されず、変換精度およ
び動作安定性の向上を実現できる電圧比較回路およびそ
れを用いたアナログ／ディジタル変換回路を提供するこ
とにある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明はサンプリング動作と比較動作を相互に行
い、入力信号およびその反転信号の差電圧と、第１およ
び第２の基準信号の差電圧とを比較する電圧比較回路で
あって、サンプリング動作時に上記入力信号に応じた電
荷を蓄積し、比較動作時に上記第１の基準信号と上記入
力信号との差電圧に応じた電荷を蓄積する第１のサンプ
リング用容量素子と、サンプリング動作時に上記入力信
号の反転信号に応じた電荷を蓄積し、比較動作時に上記
第２の基準信号と上記入力信号の反転信号との差電圧に
応じた電荷を蓄積する第２のサンプリング用容量素子
と、一方の電極が上記第１のサンプリング用容量素子と
共通に第１のノードに接続し、他方の電極が共通電位に
接続し、上記サンプリング動作時に上記入力信号の直流
成分に応じた電荷を蓄積する第１の容量素子と、一方の
電極が上記第２のサンプリング用容量素子と共通に第２
のノードに接続し、他方の電極が共通電位に接続し、上
記サンプリング動作時に上記入力信号の直流成分に応じ
た電荷を蓄積する第２の容量素子と、一方の電極が第３
のノードに接続し、他方の電極が共通の電位に接続し、
上記サンプリング動作時に上記第１および第２の基準信
号の中間レベルに応じた電荷を蓄積する第３の容量素子
と、一方の電極が第４のノードに接続し、他方の電極が
共通の電位に接続し、上記サンプリング動作時に上記第
１および第２の基準信号の中間レベルに応じた電荷を蓄
積する第４の容量素子と、上記比較動作時に上記第１の
ノードと上記第３のノードとを接続し、接続点に当該接
続点に接続した各容量素子の蓄積電荷に応じた第１の電
圧を発生させ、上記サンプリング動作時に上記第１のノ
ードと上記第３のノードを切り離す第１の切り換え手段
と、上記比較動作時に上記第２のノードと上記第４のノ
ードとを接続し、接続点に当該接続点に接続した各容量
素子の蓄積電荷に応じた第２の電圧を発生させ、上記サ
ンプリング動作時に上記第２のノードと上記第４のノー
ドを切り離す第２の切り換え手段と、上記第１の電圧と
第２の電圧とを比較する電圧比較手段とを有する。
【００１９】また、本発明では、入力信号のレベルに応
じたディジタルコードを生成するアナログ／ディジタル
変換回路において、サンプリング動作と比較動作を繰り
返して行い、上記ディジタルコードの最上位ビットから
最下位ビットまでの各ビットを順次判定する逐次比較型
アナログ／ディジタル変換回路であって、サンプリング
動作時に上記入力信号に応じた電荷を蓄積し、比較動作
時に判定ビットに応じて、第１と第２の基準信号から発
生した第１の判定用基準信号と上記入力信号との差電圧
に応じた電荷を蓄積する第１のサンプリング用容量素子
と、サンプリング動作時に上記入力信号の反転信号に応
じた電荷を蓄積し、比較動作時に判定ビットに応じて、
上記第１と第２の基準信号から発生した第２の判定用基
準信号と上記入力信号の反転信号との差電圧に応じた電
荷を蓄積する第２のサンプリング用容量素子と、一方の
電極が上記第１のサンプリング用容量素子と共通に第１
のノードに接続し、他方の電極が共通電位に接続し、上
記サンプリング動作時に上記入力信号の直流成分に応じ
た電荷を蓄積する第１の容量素子と、一方の電極が上記
第２のサンプリング用容量素子と共通に第２のノードに
接続し、他方の電極が共通電位に接続し、上記サンプリ
ング動作時に上記入力信号の直流成分に応じた電荷を蓄
積する第２の容量素子と、一方の電極が第３のノードに
接続し、他方の電極が共通の電位に接続し、上記サンプ
リング動作時に上記第１および第２の基準信号の中間レ
ベルに応じた電荷を蓄積する第３の容量素子と、一方の
電極が第４のノードに接続し、他方の電極が共通の電位
に接続し、上記サンプリング動作時に上記第１および第
２の基準信号の中間レベルに応じた電荷を蓄積する第４
の容量素子と、上記比較動作時に上記第１のノードと上
記第３のノードとを接続し、接続点に当該接続点に接続
した各容量素子の蓄積電荷に応じた第１の電圧を発生さ
せ、上記サンプリング動作時に上記第１のノードと上記
第３のノードを切り離す第１の切り換え手段と、上記比
較動作時に上記第２のノードと上記第４のノードとを接
続し、接続点に当該接続点に接続した各容量素子の蓄積
電荷に応じた第２の電圧を発生させ、上記サンプリング
動作時に上記第２のノードと上記第４のノードを切り離
す第２の切り換え手段と、上記第１の電圧と第２の電圧
を比較する電圧比較手段と上記サンプリングおよび上記
比較動作を制御し、上記電圧比較手段の比較結果に応じ
て上記ディジタルコードの各ビットを決定する制御回路
とを有するアナログ／ディジタル変換回路。
【００２０】また、本発明では、好適には上記逐次比較
型アナログ／ディジタル変換回路は電圧再分配型アナロ
グ／ディジタル変換回路であり、上記第１のサンプリン
グ用容量素子は、一方の電極が共通に接続し、他方の電
極に上記サンプリング動作時に上記入力信号が印加さ
れ、上記比較動作時に判定ビットに応じて上記第１また
は第２の基準信号の何れかが印加され、上記ディジタル
コードのビット数に応じて設けられた複数の容量素子か
らなり、上記第２のサンプリング用容量素子は、一方の
電極が共通に接続し、他方の電極に上記サンプリング動
作時に上記入力信号の反転信号が印加され、上記比較動
作時に判定ビットに応じて上記第１または第２の基準信
号の何れかが印加され、上記ディジタルコードのビット
数に応じて設けられた複数の容量素子からなる。
【００２１】また、本発明では、好適には上記逐次比較
型アナログ／ディジタル変換回路は抵抗分圧型アナログ
／ディジタル変換回路であり、上記第１および第２の基
準信号間に直列接続し、対をなす第１および第２の比較
用基準信号を複数対発生し、上記ディジタルコードのビ
ット数に応じて設けられた複数の分圧用抵抗素子を有
し、上記制御回路は上記比較動作時に判定ビットに応じ
て上記複数の比較用基準信号対から一対を選択し、上記
第１および第２のサンプリング用容量素子にそれぞれ印
加する。
【００２２】さらに、本発明では、入力信号のレベルに
応じたディジタルコードを生成するアナログ／ディジタ
ル変換回路において、第１および第２の基準信号間に直
列接続し、上記ディジタルコードのビット数に応じて設
けられている複数の分圧用抵抗素子と、これらの抵抗素
子により生成され、対をなす第１と第２の比較用基準信
号からなる複数対の比較用基準信号と上記入力信号に基
づき比較動作を行う比較回路と、上記比較回路の比較結
果に応じて上記ディジタルコードを生成するエンコーダ
とを有する並列型アナログ／ディジタル変換回路であっ
て、上記比較回路はサンプリング動作と比較動作を相互
に行う複数の電圧比較回路からなり、各電圧比較回路は
上記入力信号およびその反転信号の差電圧と、上記複数
の比較用基準信号対から選出された一対の比較用基準信
号の差電圧とを比較する電圧比較回路であって、サンプ
リング動作時に上記入力信号に応じた電荷を蓄積し、比
較動作時に上記第１の比較用基準信号と上記入力信号と
の差電圧に応じた電荷を蓄積する第１のサンプリング用
容量素子と、サンプリング動作時に上記入力信号の反転
信号に応じた電荷を蓄積し、比較動作時に上記第２の比
較用基準信号と上記入力信号の反転信号との差電圧に応
じた電荷を蓄積する第２のサンプリング用容量素子と、
一方の電極が上記第１のサンプリング用容量素子と共通
に第１のノードに接続し、他方の電極が共通電位に接続
し、上記サンプリング動作時に上記入力信号の直流成分
に応じた電荷を蓄積する第１の容量素子と、一方の電極
が上記第２のサンプリング用容量素子と共通に第２のノ
ードに接続し、他方の電極が共通電位に接続し、上記サ
ンプリング動作時に上記入力信号の直流成分に応じた電
荷を蓄積する第２の容量素子と、一方の電極が第３のノ
ードに接続し、他方の電極が共通の電位に接続し、上記
サンプリング動作時に上記第１および第２の基準信号の
中間レベルに応じた電荷を蓄積する第３の容量素子と、
一方の電極が第４のノードに接続し、他方の電極が共通
の電位に接続し、上記サンプリング動作時に上記第１お
よび第２の基準信号の中間レベルに応じた電荷を蓄積す
る第４の容量素子と、上記比較動作時に上記第１のノー
ドと上記第３のノードとを接続し、接続点に当該接続点
に接続した各容量素子の蓄積電荷に応じた第１の電圧を
発生させ、上記サンプリング動作時に上記第１のノード
と上記第３のノードを切り離す第１の切り換え手段と、
上記比較動作時に上記第２のノードと上記第４のノード
とを接続し、接続点に当該接続点に接続した各容量素子
の蓄積電荷に応じた第２の電圧を発生させ、上記サンプ
リング動作時に上記第２のノードと上記第４のノードを
切り離す第２の切り換え手段と、上記第１の電圧と第２
の電圧とを比較する電圧比較手段とを有する。
【００２３】本発明によれば、電圧比較回路においてサ
ンプリング動作時および比較動作時に、スイッチにより
第１および第２のサンプリング用容量素子並びに第１〜
第４の容量素子の充放電動作が制御され、サンプリング
動作時に入力信号およびその反転信号がそれぞれ第１お
よび第２のサンプリング用容量素子に印加され、第１お
よび第２のサンプリング用容量素子は印加電圧に応じた
電荷が蓄積される。また第１、第２の容量素子に入力信
号の直流成分が印加され、第３、第４の容量素子に第１
と第２の基準信号の中間レベル電圧が印加され、これら
の容量素子は印加電圧に応じた電荷がそれぞれ蓄積され
る。比較動作時に第１および第２の基準信号がそれぞれ
第１および第２のサンプリング用容量素子に印加され、
第１のサンプリング用容量素子に第１の基準信号と入力
信号との差電圧に応じた電荷が蓄積され、第２のサンプ
リング用容量素子に第２の基準信号と入力信号の反転信
号との差電圧に応じた電荷が蓄積される。また、第１と
第３のノード、第２と第４のノードがそれぞれ接続さ
れ、接続点の電圧が差動型増幅回路により増幅し出力さ
れるので、サンプリング動作時および比較動作時におけ
る差動型増幅回路の動作点の変動を小さく抑制でき、電
圧比較回路の動作精度および動作安定性の向上が図れ
る。
【００２４】さらに、本発明の電圧比較回路を用いて並
列型アナログ／ディジタル変換回路または逐次比較型ア
ナログ／ディジタル変換回路を構成することにより、ア
ナログ／ディジタル変換回路の規模を増大させることな
く、変換精度の向上および動作安定性の改善を実現でき
る。
【００２５】
【発明の実施の形態】第１実施形態 図１は本発明に係る電圧比較回路の一実施形態を示す回
路図である。本実施形態の電圧比較回路ＣＯＭＰ１は、
図８に示す従来のチョッパ型差動電圧比較回路ＣＯＭＰ
に較べて、ノードＮＤ3 、ノードＮＤ4 とオペアンプ１
０の入力端子との間にスイッチ７、８が追加されたこと
で異なる。ノードＮＤ3 はスイッチ７により選択的にノ
ードＮＤ5 に接続され、ノードＮＤ4 はスイッチ８によ
り選択的にノードＮＤ6 に接続されている。ノードＮＤ
5と基準電圧Ｖref の入力端子との間にスイッチ１１が
接続され、ノードＮＤ6 と基準電圧Ｖref の入力端子と
の間にスイッチ１２が接続されている。
【００２６】ノードＮＤ5 およびノードＮＤ6 と接地電
位ＧＮＤとの間に容量素子Ｃ3 ，Ｃ4 が存在する。ノー
ドＮＤ5 およびノードＮＤ6 はそれぞれオペアンプ１０
の反転入力端子（−）および非反転入力端子（＋）に接
続されている。また、オペアンプ１０の出力信号Ｄおよ
びその反転信号ＸＤはラッチ回路２０を介して出力され
る。
【００２７】スイッチ７、８はクロック信号ＳＣＫＤ2
により制御され、スイッチ１１、１２はクロック信号Ｓ
ＣＫＤ1 の反転信号ＸＳＣＫＤ1 により制御される。ク
ロック信号ＳＣＫＤ2 がハイレベルのときスイッチ７、
８が導通状態に設定され、ローレベルのとき非導通状態
に設定される。クロック信号ＳＣＫＤ1 の反転信号ＸＳ
ＣＫＤ1 がハイレベルのときスイッチ１１、１２が導通
状態に設定され、ローレベルのとき非導通状態に設定さ
れる。
【００２８】本実施形態において、基準電圧Ｖref は基
準電圧ＶＲＴ，ＶＲＢの中間電圧である。即ち、Ｖref
＝（ＶＲＴ＋ＶＲＢ）／２である。また、スイッチ５、
６を介して選択的にノードＮＤ3 、ＮＤ4 に入力される
電圧ＶC はアナログ信号ＡＩＮの直流成分であり、図２
に示す抵抗素子Ｒ1 ，Ｒ2 および容量素子Ｃ0 からなる
ローパスフィルタにより検出される。
【００２９】図３は本実施形態の電圧比較回路ＣＯＭＰ
１の動作を示す波形図である。以下、図１および図３を
参照しつつ、本実施形態の動作について説明する。図３
のクロック信号ＳＣＫはクロック信号ＣＬＫにより発生
され、立ち上がりエッジはクロック信号ＣＬＫと同じ、
立ち下がりエッジはクロック信号ＣＬＫの立ち下がりエ
ッジより遅延している。図３において、スイッチの導通
状態を制御するクロック信号ＳＣＫＤ1 ，ＳＣＫＤ2 は
図９に示す従来の電圧比較回路ＣＯＭＰのクロック信号
と同様であり、ここで、これらのクロック信号の波形を
省略している。
【００３０】クロック信号ＳＣＫがローレベルの間にサ
ンプリング動作、ハイレベルの間に比較動作が行われ
る。サンプリング動作中、スイッチ２、４、５、６、１
１、１２は導通状態に設定され、スイッチ１、３、７、
８は非導通状態に設定されている。これにより、サンプ
リング用容量素子ＣS1の両側にアナログ信号ＡＩＮおよ
びアナログ信号ＡＩＮの直流成分ＶC が印加され、サン
プリング用容量素子ＣS1に（ＡＩＮ−ＶC ）に応じた電
荷が蓄積され、サンプリング用容量素子ＣS2の両側にア
ナログ信号ＡＩＮの反転信号ＸＡＩＮおよびアナログ信
号ＡＩＮの直流成分ＶC が印加され、サンプリング用容
量素子ＣS2に（ＸＡＩＮ−ＶC ）に応じた電荷が蓄積さ
れる。ノードＮＤ3 ，ＮＤ4 に接続されている容量素子
Ｃ1 ，Ｃ2 に直流成分ＶC が印加され、ノードＮＤ5 ，
ＮＤ6 に接続されている容量素子Ｃ3 ，Ｃ4 に基準電圧
Ｖref レベルの電圧が印加されるので、これらの容量素
子にそれぞれ印加電圧に応じた電荷が蓄積される。
【００３１】比較動作中、スイッチ１、３、７、８が導
通状態に設定され、他のスイッチが非導通状態に設定さ
れている。これにより、ノードＮＤ1 ，ＮＤ3 にはそれ
ぞれ基準電圧ＶＲＴn ，ＶＲＢn が印加される。図３
（ａ）に示す例では、アナログ信号ＡＩＮの直流成分Ｖ
C は基準電圧ＶＲＴn ，ＶＲＢn の範囲外にある。この
ようなアナログ信号ＡＩＮおよびその反転信号ＸＡＩＮ
が図８に示す従来の電圧比較回路ＣＯＭＰに入力された
場合、比較動作中に、ノードＮＤ3 ，ＮＤ4 の電圧Ｖ
＋，Ｖ−はそれぞれ次式に示すようになる。なお、従来
の電圧比較回路ＣＯＭＰにおいて、基準電圧Ｖref は図
３（ａ）に示すように基準電圧ＶＲＴn ，ＶＲＢn の中
間電圧に設定される。
【００３２】
【数３】V- = - CS ｛(AIN - VC ) - (VRTn -Vref ) ｝
/ (CS +C1) + Vref -CS (VC -Vref )/(CS +C1) V+ = - CS ｛(XAIN- VC ) - (VRBn -Vref ) ｝/( CS +C
1) + Vref -CS (VC -Vref )/(CS +C1)
【００３３】図３（ｃ）に示すようにサンプリング動作
時と比較動作時のオペアンプ１０の動作点が変動する。
サンプリング動作時にオペアンプ１０の動作点は基準電
圧Ｖref に設定され、比較時のオペアンプ１０の動作点
ＶS1は次式により求まる。
【００３４】
【数４】ＶS1＝Ｖref −ＣS （ＶC −Ｖref ）／（ＣS
＋Ｃ１）
【００３５】このように、従来の電圧比較回路ＣＯＭＰ
において、サンプリング動作時と比較時のオペアンプ１
０の動作点の差ΔＶ1 は、図３（ｃ）に示すようにΔＶ
1 ＝ＣS （ＶC −Ｖref ）／（ＣS ＋Ｃ１）である。
【００３６】しかし、同じアナログ信号ＡＩＮおよびそ
の反転信号ＸＡＩＮを図１に示す本実施形態の電圧比較
回路ＣＯＭＰ１に入力した場合、比較動作中に、ノード
ＮＤ5 ，ＮＤ6 の電圧Ｖ＋，Ｖ−がそれぞれ次式に示す
ようになる。
【００３７】
【数５】V- = - CS ｛(AIN - VC ) - (VRTn -Vref ) ｝
/ (CS +C1+C2) + Vref +C1 (VC -Vref )/(CS +C1+C2) V+ = - CS ｛(XAIN- VC ) - (VRBn -Vref ) ｝/( CS +C
1+C2) + Vref +C1 (VC -Vref )/(CS +C1+C2)
【００３８】ここで、容量素子Ｃ3 ，Ｃ4 の容量は同じ
くＣ２とする。本実施形態において、サンプリング動作
時オペアンプ１０の動作点は基準電圧Ｖref に設定され
ている。比較動作時にオペアンプ１０の動作点ＶS2は次
式により求まる。
【００３９】
【数６】ＶS2＝Ｖref ＋Ｃ１（ＶC −Ｖref ）／（ＣS
＋Ｃ１＋Ｃ２）
【００４０】即ち、本実施形態の電圧比較回路ＣＯＭＰ
１において、サンプリング動作時と比較時のオペアンプ
１０の動作点の差ΔＶ2 は、図３（ｄ）に示すようにΔ
Ｖ2＝Ｃ１（ＶC −Ｖref ）／（ＣS ＋Ｃ１＋Ｃ２）で
ある。
【００４１】容量素子Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 の容量値
Ｃ１，Ｃ２が微小なら、即ち、（ＣS ＞＞Ｃ１，Ｃ２）
なら（ΔＶ2 ＜＜ΔＶ1 ）となり、従来の電圧比較回路
ＣＯＭＰに較べて、本発明の電圧比較回路ＣＯＭＰ１の
動作点の変動は非常に小さくなる。
【００４２】なお、アナログ信号ＡＩＮの直流成分ＶC
は基準電圧ＶＲＴ，ＶＲＢの範囲内にある場合は、本実
施形態の電圧比較回路ＣＯＭＰ１および従来の電圧比較
回路ＣＯＭＰの何れでもサンプリング時と比較時の動作
点の変動は小さく、これについてその詳細の説明を省略
する。
【００４３】以上説明したように、本実施形態によれ
ば、基準電圧ＶＲＴn 、アナログ信号ＡＩＮをスイッチ
１、２により選択的にノードＮＤ1 に入力し、基準電圧
ＶＲＢn 、反転信号ＸＡＩＮをスイッチ３、４により選
択的にノードＮＤ2 に入力し、ノードＮＤ1 ，ＮＤ
3 間、ノードＮＤ2 ，ＮＤ4 間にサンプリング用容量素
子ＣS1，ＣS2を接続し、ノードＮＤ3 ，ＮＤ4 と直流成
分ＶC の入力端子間にスイッチ５、６を接続し、ノード
ＮＤ3 ，ＮＤ5 間およびノードＮＤ4 ，ＮＤ6 間にスイ
ッチ７、８を接続し、ノードＮＤ5 ，ＮＤ6 と基準電圧
Ｖref の入力端子間にスイッチ１１、１２を接続し、サ
ンプリング時スイッチ２、４、５、６、１１、１２を導
通状態にし、比較動作時にスイッチ１、３、７、８を導
通状態にし、ノードＮＤ5 ，ＮＤ6 の電圧Ｖ−，Ｖ＋を
オペアンプ１０に入力し、オペアンプ１０の出力信号
Ｄ，ＤＸをラッチ回路２０を介して出力するので、サン
プリング時と比較時のオペアンプ１０の動作点の変動を
小さく抑制でき、アナログ信号の直流成分の変動に影響
されず、変換精度および動作安定性の向上が図れる。
【００４４】第２実施形態 図４は本実施形態の電圧比較回路を用いた逐次比較型Ａ
ＤＣの一例を示す回路図である。図示の逐次比較型ＡＤ
Ｃは電荷再分配型逐次比較ＡＤＣであり、ｍ個のキャパ
シタＣ０0 ，Ｃ０1 ，Ｃ０2 ，…，Ｃ０m-1 からなる第
１のサンプリング用容量素子、ｍ個のキャパシタＣ
１0 ，Ｃ１1 ，Ｃ１2 ，…，Ｃ１m-1 からなる第２のサ
ンプリング用容量素子、スイッチＳＷ０0 〜ＳＷ
０m-1 ，ＳＷ１0 〜ＳＷ１m-1 、電圧比較回路ＣＯＭＰ
１ａおよび制御回路３０により構成されている。キャパ
シタＣ０0 ，Ｃ０1 ，Ｃ０2 ，…，Ｃ０m-1 の容量はそ
れぞれｃ，２ｃ，４ｃ，…，２m-1 ｃに設定され、キャ
パシタＣ１0 ，Ｃ１1 ，Ｃ１2 ，…，Ｃ１m-1 の容量は
それぞれｃ，２ｃ，４ｃ，…，２m-1 ｃに設定されてい
る。
【００４５】電圧比較回路ＣＯＭＰ１ａは図１に示す電
圧比較回路ＣＯＭＰ１からサンプリング用容量素子ＣS1
とＣS2を除いたものである。本実施形態において、サン
プリング用容量素子ＣS1はキャパシタＣ０0 ，Ｃ０1 ，
Ｃ０2 ，…，Ｃ０m-1 により構成され、サンプリング用
容量素子ＣS2はキャパシタＣ１0 ，Ｃ１1 ，Ｃ１2 ，
…，Ｃ１m-1 により構成されている。制御回路３０はス
イッチＳＷ０0 〜ＳＷ０m-1 ，ＳＷ１0 〜ＳＷ１m-1 の
オン／オフ状態を制御する制御信号ＳＷS を出力する。
電圧比較回路ＣＯＭＰ１ａにサンプリング、比較動作を
制御するクロック信号を供給し、電圧比較回路ＣＯＭＰ
１ａから出力信号Ｄを受け、これに応じてｍビットのデ
ィジタルコードＤoutを出力する。
【００４６】逐次比較型ＡＤＣにおいて、ディジタルコ
ードＤout を上位ビットから下位ビットまで順次に決定
する。図４に示す電荷再分配型逐次比較ＡＤＣは、制御
回路３０によりスイッチＳＷ０0 〜ＳＷ０m-1 ，ＳＷ１
0 〜ＳＷ１m-1 のオン／オフ状態が制御され、サンプリ
ング用容量素子を構成する各キャパシタにアナログ信号
ＡＩＮまたはその反転信号ＸＡＩＮ、さらに基準電圧Ｖ
ＲＴ、ＶＲＢの何れかが印加され、サンプリング動作と
比較動作が相互に行われる。
【００４７】ディジタルコードＤout の各ビットは、一
回のサンプリング動作と一回の比較動作により判定され
る。最上位ビット（ＭＳＢ）を判定する場合、サンプリ
ング動作時に制御回路からの制御信号ＳＷS によりスイ
ッチＳＷ０0 〜ＳＷ０m-1 はアナログ信号ＡＩＮの入力
端子に接続され、スイッチＳＷ１0 〜ＳＷ１m-1 はアナ
ログ信号ＡＩＮの反転信号ＸＡＩＮの入力端子に接続さ
れる。またスイッチ５、６、１１、１２は導通状態に設
定され、スイッチ７、８は非導通状態に設定される。こ
れにより、スイッチＳＷ０0 〜ＳＷ０m-1 は（ＡＩＮ−
ＶC ）に充電され、スイッチＳＷ１0〜ＳＷ１m-1 は
（ＸＡＩＮ−ＶC ）に充電され、それぞれのキャパシタ
に印加電圧に応じた電荷が蓄積される。また、容量素子
Ｃ1 ，Ｃ2 にアナログ信号ＡＩＮの直流成分ＶC が印加
され、容量素子Ｃ3 ，Ｃ4 に基準電圧Ｖref が印加され
る。これらの容量素子にそれぞれ印加電圧に応じた電荷
が蓄積される。
【００４８】比較動作時に、制御回路からの制御信号Ｓ
ＷS によりスイッチＳ０0 〜ＳＷ０m-1 の内、スイッチ
ＳＷ０0 〜ＳＷ０m-2 が基準電圧ＶＲＢの入力端子に接
続され、スイッチＳＷ０m-1 のみが基準電圧ＶＲＴの入
力端子に接続される。これにより、キャパシタＣ０0 ，
Ｃ０1 ，Ｃ０2 ，…，Ｃ０m-1 の内全容量の半分が基準
電圧ＶＲＴに接続され、残りの半分が基準電圧ＶＲＢに
接続される。この結果、キャパシタＣ０0 ，Ｃ０1 ，Ｃ
０2 ，…，Ｃ０m-1 に｛ＡＩＮ−（ＶＲＴ−ＶＲＢ）／
２｝に応じた電荷が蓄積される。同様に、スイッチＳＷ
１0 〜ＳＷ１m-1 の内、スイッチＳＷ１0 〜ＳＷ１m-2
が基準電圧ＶＲＢの入力端子に接続され、スイッチＳＷ
１m-1 のみが基準電圧ＶＲＴの入力端子に接続される。
これにより、キャパシタＣ１0 ，Ｃ１1 ，…，Ｃ１m-1
の内全容量の半分が基準電圧ＶＲＴに接続され、残りの
半分が基準電圧ＶＲＢに接続される。この結果、キャパ
シタＣ１0 ，Ｃ１1 …，Ｃ１m-1 に｛ＸＡＩＮ−（ＶＲ
Ｔ−ＶＲＢ）／２｝に応じた電荷が蓄積される。このと
きのノードＮＤ5 ，ＮＤ6 の電圧Ｖ＋，Ｖ−がオペアン
プ１０に入力され、オペアンプ１０により次式に示す信
号Ｄm-1 が出力される。
【００４９】
【数７】 Ｄm-1 ＝（Ｖ＋）−（Ｖ−）＝（ＡＩＮ−ＸＡＩＮ） なお、電圧比較回路ＣＯＭＰ１ａの比較動作は、上述し
た第１の実施形態の電圧比較回路ＣＯＭＰ１とほぼ同様
であり、ここで、電圧比較回路ＣＯＭＰ１ａの詳細の動
作については説明を省略する。ここで、電圧比較回路Ｃ
ＯＭＰ１ａを用いて逐次比較型ＡＤＣを構成することに
より、オペアンプ１０の動作点はアナログ信号ＡＩＮお
よびその反転信号ＸＡＩＮの直流成分ＶC に影響される
ことなく、ほぼ一定のレベルに保持されるので、図８に
示す従来の電圧比較回路ＣＯＭＰに較べて、本実施形態
の電圧比較回路ＣＯＭＰ１ａの動作安定性および変換精
度が優れている。
【００５０】オペアンプ１０の出力信号Ｄm-1 に応じて
制御回路３０によりディジタルコードＤout の最上位ビ
ットが決定される。そして、最上位ビットＭＳＢの値に
よりスイッチＳＷ０m-1 ，ＳＷ１m-1 の接続状態が設定
される。例えば、最上位ビットが“１”のとき、スイッ
チＳＷ０m-1 は基準電圧ＶＲＴ側に接続したままに、ス
イッチＳＷ１m-1 は基準電圧ＶＲＢ側に切り換えられ
る。最上位ビットが“０”のとき、スイッチＳＷ０m-1
は基準電圧ＶＲＢ側に切り換えられ、スイッチＳＷ１
m-1 は基準電圧ＶＲＴ側に接続されたままに設定され
る。即ち、スイッチＳＷ０m-1 ，ＳＷ１m-1 の印加電圧
は基準電圧ＶＲＴ，ＶＲＢに関して対称となる。以上の
判定動作により、ディジタルコードＤout の最上位ビッ
トが決定され、それに応じてスイッチＳＷ０m-1 ，ＳＷ
１m-1 の接続状態も設定される。
【００５１】次いで、ディジタルコードＤout の最上位
ビットより下位のビット、即ち、ＭＳＢ−１ビットの判
定が行われる。サンプリング動作時に、スイッチＳＷ０
0 〜ＳＷ０m-2 はアナログ信号ＡＩＮの入力端子に接続
され、スイッチＳＷ１0 〜ＳＷ１m-2 はアナログ信号Ａ
ＩＮの反転信号ＸＡＩＮの入力端子に接続される。な
お、スイッチ５〜１２の動作は最上位ビットの判定時と
同様である。比較動作時に、スイッチＳＷ０0 〜ＳＷ０
m-2 の内、スイッチＳＷ０0 〜ＳＷ０m-3 が基準電圧Ｖ
ＲＢの入力端子に接続され、スイッチＳＷ０m-2 のみが
基準電圧ＶＲＴの入力端子に接続される。これにより、
キャパシタＣ０0 ，Ｃ０1 ，Ｃ０2 ，…，Ｃ０m-2 の内
全容量の半分が基準電圧ＶＲＴに接続され、残りの半分
が基準電圧ＶＲＢに接続される。このとき、これらのキ
ャパシタの蓄積電荷量は最上位ビットに応じて異なる。
例えば、最上位ビットは“０”の場合、スイッチＳＷ０
m-1 がＶＲＢ側に接続され、キャパシタＣ０0 ，Ｃ０1
…，Ｃ０m-1 に｛ＡＩＮ−（ＶＲＴ−ＶＲＢ）／４｝に
応じた電荷が蓄積され、最上位ビットが“１”の場合、
スイッチＳＷ０m-1 がＶＲＴ側に接続され、キャパシタ
Ｃ０0 ，Ｃ０1 …，Ｃ０m-1 に｛ＡＩＮ−３（ＶＲＴ−
ＶＲＢ）／４｝に応じた電荷が蓄積される。
【００５２】一方、スイッチＳＷ１0 〜ＳＷ１m-2 にお
いて、スイッチＳＷ１0 〜ＳＷ１m-3 が基準電圧ＶＲＢ
の入力端子に接続され、スイッチＳＷ１m-2 のみが基準
電圧ＶＲＴの入力端子に接続される。これにより、キャ
パシタＣ１0 ，Ｃ１1 ，Ｃ１2 ，…，Ｃ１m-2 の内全容
量の半分が基準電圧ＶＲＴに接続され、残りの半分が基
準電圧ＶＲＢに接続される。このとき、これらのキャパ
シタの蓄積電荷量は最上位ビットに応じて異なる。例え
ば、最上位ビットは“０”の場合、スイッチＳＷ１m-1
がＶＲＴ側に接続され、キャパシタＣ１0 ，Ｃ１1 ，
…，Ｃ１m-1 に｛ＸＡＩＮ−３（ＶＲＴ−ＶＲＢ）／
４｝に応じた電荷が蓄積され、最上位ビットが“１”の
場合、スイッチＳＷ０m-1 がＶＲＢ側に接続され、キャ
パシタＣ１0，Ｃ１1 ，…，Ｃ１m-1 に｛ＸＡＩＮ−
（ＶＲＴ−ＶＲＢ）／４｝に応じた電荷が蓄積される。
【００５３】このときのノードＮＤ5 ，ＮＤ6 の電圧Ｖ
＋，Ｖ−がオペアンプ１０に入力され、オペアンプ１０
により次式に示す信号Ｄm-2 が出力される。
【００５４】
【数８】Ｄm-2 ＝（ＡＩＮ−ＸＡＩＮ）＋（ＶＲＴ−Ｖ
ＲＢ）／２ （最上位ビットＭＳＢ＝０） Ｄm-2 ＝（ＡＩＮ−ＸＡＩＮ）−（ＶＲＴ−ＶＲＢ）／
２ （最上位ビットＭＳＢ＝１）
【００５５】オペアンプ１０の出力信号Ｄm-2 に応じて
制御回路３０によりディジタルコードＤout の（ＭＳＢ
−１）ビットが決定される。そして、（ＭＳＢ−１）ビ
ットの値によりスイッチＳＷ０m-2 ，ＳＷ１m-2 の接続
状態が設定される。例えば、（ＭＳＢ−１）ビットが
“１”のとき、スイッチＳＷ０m-2 は基準電圧ＶＲＴ側
に接続したままに、スイッチＳＷ１m-2 は基準電圧ＶＲ
Ｂ側に切り換えられる。（ＭＳＢ−１）ビットが“０”
のとき、スイッチＳＷ０m-2 は基準電圧ＶＲＢ側に切り
換えられ、スイッチＳＷ１m-2 は基準電圧ＶＲＴ側に接
続されたままに設定される。
【００５６】後は、同様な判定動作が繰り返して行わ
れ、最下位ビット（ＬＳＢ）までのｍビットがすべて判
定され、制御回路３０により、（ＡＩＮ−ＸＡＩＮ）と
（ＶＲＴ−ＶＲＢ）との差が最小となるスイッチＳＷ０
0 〜ＳＷ０m-1 およびスイッチＳＷ１0 〜ＳＷ１m-1 の
組合せが設定され、それに応じたディジタルコードＤ
out が得られる。
【００５７】以上説明したように、本実施形態によれ
ば、電圧比較回路ＣＯＭＰ１ａを用いて電荷再分配型逐
次比較ＡＤＣを構成し、制御回路３０の制御に基づきサ
ンプリング動作と比較動作を繰り返し行い、（ＡＩＮ−
ＸＡＩＮ）と（ＶＲＴ−ＶＲＢ）との差が最小となるよ
うにサンプリング用容量素子に接続されているスイッチ
ＳＷ０0 〜ＳＷ０m-1 およびＳＷ１0 〜ＳＷ１m-1 の組
合せを設定し、ディジタルコードＤout の最上位ビット
ＭＳＢから最下位ビットＬＳＢまで順次に判定するの
で、アナログ信号ＡＩＮの直流成分ＶC に影響されず、
安定した判定動作または高精度の変換結果が得られる。
【００５８】第３実施形態 図５は本実施形態の電圧比較回路を用いた逐次比較型Ａ
ＤＣの一例を示す回路図である。図示の逐次比較型ＡＤ
Ｃは抵抗分圧型逐次比較ＡＤＣであり、例えば、アナロ
グ信号ＡＩＮを４ビットのディジタルコードＤout に変
換する逐次比較型ＡＤＣである。基準電圧ＶＲＴ，ＶＲ
Ｂの間に、１５個の分圧用抵抗素子Ｒ1 ，Ｒ2 ，…，Ｒ
15が設けられ、これらの抵抗素子から基準電圧ＶＲ
Ｔn ，ＶＲＢn （ｎ＝１，２，…，１４）が得られる。
【００５９】電圧比較回路ＣＯＭＰ１は、図１に示す電
圧比較回路と同様であり、ここで、図１と同様な符号を
用いて電圧比較回路ＣＯＭＰ１の各構成部分を表記し、
また以下では、電圧比較回路ＣＯＭＰ１の詳細の動作に
ついては説明を省略する。図５に示す逐次比較型ＡＤＣ
において、アナログ信号ＡＩＮとその反転信号ＸＡＩＮ
の差電圧と、分圧用抵抗素子Ｒ1 〜Ｒ15により生成した
基準電圧ＶＲＴn，ＶＲＢn の差電圧が電圧比較回路Ｃ
ＯＭＰ１により比較され、比較結果に応じてディジタル
コードＤout が最上位ビットから最下位ビットまで順次
決定される。
【００６０】図示のように電圧比較回路ＣＯＭＰ１の入
力ノードＮＤ1 はスイッチＳＷ1 によりアナログ信号Ａ
ＩＮの入力端子およびノードＮＤ01の何れかに接続さ
れ、入力ノードＮＤ2 はスイッチＳＷ2 によりアナログ
信号ＡＩＮの反転信号ＸＡＩＮの入力端子およびノード
ＮＤ02の何れかに接続される。ノードＮＤ01はそれぞれ
スイッチＳＷ０1 ，ＳＷ０2 ，…，ＳＷ０14を介して分
圧用抵抗素子Ｒ1 〜Ｒ15の各接続点に接続され、これら
のスイッチにより基準電圧ＶＲＴ1 〜ＶＲＴ14の何れか
が選択されノードＮＤ01に入力される。ノードＮＤ02は
それぞれスイッチＳＷ１1 ，ＳＷ１2 ，…，ＳＷ１14を
介して分圧用抵抗素子Ｒ1 〜Ｒ15の各接続点に接続さ
れ、これらのスイッチにより基準電圧ＶＲＢ1 〜ＶＲＢ
14の何れかが選択されノードＮＤ02に入力される。スイ
ッチＳＷ０1 ，ＳＷ０2 ，…，ＳＷ０14，ＳＷ１1 ，Ｓ
Ｗ１2 ，…，ＳＷ１14およびスイッチＳＷ1 ，ＳＷ2 は
制御回路３０により接続状態が制御される。サンプリン
グ動作時に、アナログ信号ＡＩＮとその反転信号ＸＡＩ
Ｎ、比較動作時に基準電圧ＶＲＴn ，ＶＲＢn をそれぞ
れ電圧比較回路ＣＯＭＰ１の入力ノードＮＤ1 ，ＮＤ2
に入力され、比較動作時電圧比較回路ＣＯＭＰ１の出力
信号Ｄに応じて、ディジタルコードＤout の各ビットが
順次に決定される。
【００６１】例えば、最上位ビットＭＳＢを判定する場
合に、サンプリング動作時にスイッチＳＷ1 ，ＳＷ2 が
それぞれアナログ信号ＡＩＮおよびその反転信号ＸＡＩ
Ｎ側に接続され、比較動作時にスイッチＳＷ1 ，ＳＷ2
がそれぞれノードＮＤ01，ＮＤ02に接続される。このと
き、スイッチＳＷ０8 ，ＳＷ１8 が導通状態に設定さ
れ、基準電圧ＶＲＴ，ＶＲＢの中間電圧付近の分圧電
圧、即ち、基準電圧ＶＲＴ8 ，ＶＲＢ8 がそれぞれノー
ドＮＤ01，ＮＤ02に入力される。比較動作時電圧比較回
路ＣＯＭＰ１の出力信号Ｄに応じて、ディジタルコード
Ｄout の最上位ビットが判定される。
【００６２】次に、最上位ビットに基づき（ＭＳＢ−
１）ビット判定時のスイッチ状態が制御され、（ＭＳＢ
−１）ビット判定が行われる。この場合、サンプリング
時に、最上位ビットＭＳＢの判定時と同様にスイッチＳ
Ｗ1 ，ＳＷ2 がそれぞれアナログ信号ＡＩＮおよびその
反転信号ＸＡＩＮ側に接続され、比較動作時にスイッチ
ＳＷ1 ，ＳＷ2 がそれぞれノードＮＤ01，ＮＤ02に接続
される。ただし、この場合、最上位ビットＭＳＢに応じ
てスイッチＳＷ０1 ，ＳＷ０2 ，…，ＳＷ０14およびス
イッチＳＷ１1 ，ＳＷ１2 ，…，ＳＷ１14のオン／オフ
状態が制御され、ノードＮＤ1 ，ＮＤ2 に入力する基準
電圧が選択される。例えば、最上位ビットが“０”のと
き、比較動作時にスイッチＳＷ０12，ＳＷ１4 は導通状
態に設定され、基準電圧ＶＲＴ12，ＶＲＢ12が選択しノ
ードＮＤ1，ＮＤ2 にそれぞれ入力される。一方、最上
位ビットが“１”のとき、スイッチＳＷ０4 ，ＳＷ１12
は導通状態に設定され、基準電圧ＶＲＴ4 ，ＶＲＢ4 が
選択しノードＮＤ1 ，ＮＤ2 にそれぞれ入力される。こ
のようなスイッチの設定に基づき、サンプリング動作と
比較動作が一回ずつ行われ、電圧比較回路ＣＯＭＰ１の
出力信号Ｄに応じて（ＭＳＢ−１）ビットが判定され
る。
【００６３】同様な判定動作が繰り返し行われることに
より、最上位ビットから最下位ビットまでの各ビットが
順次に決定され、入力したアナログ信号ＡＩＮに応じた
ディジタルコードＤout が得られる。
【００６４】以上説明したように、本実施形態によれ
ば、電圧比較回路ＣＯＭＰ１を用いて、抵抗分圧型逐次
比較ＡＤＣを構成し、制御回路３０の制御に基づきサン
プリング動作と比較動作を繰り返し行い、サンプリング
動作時にアナログ信号ＡＩＮとその反転信号ＸＡＩＮを
スイッチＳＷ1 ，ＳＷ2 により選択しそれぞれノードＮ
Ｄ1 ，ＮＤ2 に入力し、比較動作時に判定ビットに応じ
てスイッチＳＷ０1 〜ＳＷ０14，ＳＷ１1 〜ＳＷ１14か
ら一組みのスイッチＳＷ０m ，ＳＷ１n を選択して導通
させ、基準電圧ＶＲＴn ，ＶＲＢn をそれぞれノードＮ
Ｄ1 ，ＮＤ2 に入力し、電圧比較回路ＣＯＭＰ１の出力
信号Ｄに応じて、ディジタルコードＤoutの各ビットを
順次に判定するので、入力したアナログ信号ＡＩＮの直
流成分ＶCの変動に影響されることなく、電圧比較回路
ＣＯＭＰ１により、安定した変換動作と高精度な変換コ
ードＤout が得られる。
【００６５】第４実施形態 以上の第３、第４の実施形態では本発明の電圧比較回路
を適用した逐次比較型ＡＤＣについて説明したが、本実
施形態の電圧比較回路は、逐次比較型ＡＤＣだけではな
く、並列型ＡＤＣにも適用できることはいうまでもな
い。例えば、図６に示す一般的な並列型ＡＤＣにおい
て、電圧比較回路ＣＯＭＰ1 〜ＣＯＭＰ14を図１に示す
本実施形態の電圧比較回路ＣＯＭＰ１に置き換えること
ができる。この場合、回路の構成は図６と同様であり、
ここで図６を用いて説明する。ただし、各電圧比較回路
ＣＯＭＰ1 〜ＣＯＭＰ14にアナログ信号ＡＩＮ、その反
転信号ＸＡＩＮおよび基準電圧Ｖref の他に、点線に示
すようにアナログ信号ＡＩＮの直流成分ＶC も入力され
る。
【００６６】図６に示す並列型ＡＤＣにより、入力した
アナログ信号ＡＩＮに応じて４ビットのディジタルコー
ドＤout が出力される。基準電圧ＶＲＴ，ＶＲＢの間に
直列接続された１５個の分圧用抵抗素子Ｒ1 〜Ｒ15によ
り、分圧された基準電圧ＶＲＴn ，ＶＲＢn が得られ
る。これらの基準電圧ＶＲＴn ，ＶＲＢn がそれぞれペ
アをなして、電圧比較回路ＣＯＭＰ1 〜ＣＯＭＰ14に入
力される。電圧比較回路ＣＯＭＰ1 〜ＣＯＭＰ14によ
り、入力されたアナログ信号ＡＩＮ、その反転信号ＸＡ
ＩＮの差電圧と、基準電圧ＶＲＴn ，ＶＲＢn の差電圧
が比較される。各電圧比較回路ＣＯＭＰn において（Ａ
ＩＮ−ＸＡＩＮ）−（ＶＲＴn −ＶＲＢn ）に基づき、
出力信号Ｄおよびその反転信号ＸＤのレベルが設定され
る。そして、ＡＮＤゲートＡＧＴ1 〜ＡＧＴ15により、
各電圧比較回路ＣＯＭＰ1 〜ＣＯＭＰ14の出力信号が変
換されエンコーダＥＣＤに出力される。エンコーダＥＣ
Ｄにより、４ビットのディジタルコードＤout が出力さ
れる。このように、ディジタルコードＤout のビット数
に応じて複数の電圧比較回路ＣＯＭＰn を用いることに
より、一回のサンプリング動作と一回の比較動作により
ディジタルコードＤout の全ビットを決定でき、逐次比
較型ＡＤＣより高速に変換できる。
【００６７】本実施形態によれば、直列に接続した分圧
用抵抗素子Ｒ1 〜Ｒ15により得られた基準電圧ＶＲ
Ｔn ，ＶＲＢn をそれぞれ電圧比較回路ＣＯＭＰn に入
力し、各電圧比較回路ＣＯＭＰn にアナログ信号ＡＩ
Ｎ、その反転信号ＸＡＩＮ、アナログ信号ＡＩＮの直流
成分ＶC および基準電圧Ｖref をそれぞれ入力し、サン
プリング動作および比較動作により各電圧比較回路はア
ナログ信号ＡＩＮ、その反転信号ＸＡＩＮの差電圧と、
基準電圧ＶＲＴn ，ＶＲＢn の差電圧を比較し、比較結
果に応じて出力信号のレベルを設定し、ＡＮＤゲートＡ
ＧＴ1 〜ＡＧＴ15、エンコーダＥＣＤは電圧比較回路の
出力信号をディジタルコードＤout に変換するので、一
回のサンプリングと比較動作によりディジタルコードＤ
out の全ビットを決定でき、かつ、サンプリング動作時
と比較動作時の動作点変動を小さく抑制でき、アナログ
信号の直流成分の変動に影響されず、変換精度および動
作安定性の向上が図れる。
【００６８】
【発明の効果】以上説明したように、本発明の電圧比較
回路によれば、回路の規模を増大させることなく、変換
対象であるアナログ信号の直流成分の変動に影響され
ず、変換精度および動作安定性を保持できる利点があ
る。さらに、本発明の電圧比較回路により構成されたア
ナログ／ディジタル変換回路において、変換精度の向上
を実現でき、かつ、変換回路のコストの増加を抑制で
き、低消費電力化が図れる。
【図面の簡単な説明】
【図１】本発明に係る電圧比較回路の一実施形態を示す
回路図である。
【図２】直流成分ＶC の発生回路の回路図である。
【図３】電圧比較回路の波形図である。
【図４】本発明の電圧比較回路を用いた電荷再分配型逐
次比較型ＡＤＣの回路図である。
【図５】本発明の電圧比較回路を用いた抵抗分圧型逐次
比較型ＡＤＣの回路図である。
【図６】一般的な並列型ＡＤＣの回路図である。
【図７】基準電圧Ｖref の発生回路の回路図である。
【図８】従来の電圧比較回路の回路図である。
【図９】従来の電圧比較回路の波形図である。
【図１０】基準電圧とアナログ信号の波形図である。
【図１１】完全差動型オペアンプの回路図である。
【符号の説明】
１０…オペアンプ、２０…ラッチ回路、３０…制御回
路、１〜８、１１、１２…スイッチ、Ｃ1 ，Ｃ2 ，
Ｃ3 ，Ｃ4 …容量素子、ＣS1，ＣS2…サンプリング用容
量素子、ＡＩＮ…アナログ信号、ＸＡＩＮ…ＡＩＮの反
転信号、ＶC …ＡＩＮの直流成分、ＶＲＴ，ＶＲＢ，Ｖ
ref …基準電圧、ＳＷ０0 〜ＳＷ０m-1 ，ＳＷ１0 〜Ｓ
Ｗ１m-1 …スイッチ、Ｃ０0 〜Ｃ０m-1 ，Ｃ１0 〜Ｃ１
m-1 …電荷分配用容量素子、Ｒ1 〜Ｒ15…分圧用抵抗素
子、ＣＯＭＰ1 〜ＣＯＭＰ14…電圧比較回路、ＡＧＴ1
〜ＡＧＴ15…ＡＮＤゲート、ＥＣＤ…エンコーダ、ＶCC
…電源電圧、ＧＮＤ…接地電位。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年５月２７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】サンプリング動作と比較動作を相互に行
    い、入力信号およびその反転信号の差電圧と、第１およ
    び第２の基準信号の差電圧とを比較する電圧比較回路で
    あって、 サンプリング動作時に上記入力信号に応じた電荷を蓄積
    し、比較動作時に上記第１の基準信号と上記入力信号と
    の差電圧に応じた電荷を蓄積する第１のサンプリング用
    容量素子と、 サンプリング動作時に上記入力信号の反転信号に応じた
    電荷を蓄積し、比較動作時に上記第２の基準信号と上記
    入力信号の反転信号との差電圧に応じた電荷を蓄積する
    第２のサンプリング用容量素子と、 一方の電極が上記第１のサンプリング用容量素子と共通
    に第１のノードに接続し、他方の電極が共通電位に接続
    し、上記サンプリング動作時に上記入力信号の直流成分
    に応じた電荷を蓄積する第１の容量素子と、 一方の電極が上記第２のサンプリング用容量素子と共通
    に第２のノードに接続し、他方の電極が共通電位に接続
    し、上記サンプリング動作時に上記入力信号の直流成分
    に応じた電荷を蓄積する第２の容量素子と、 一方の電極が第３のノードに接続し、他方の電極が共通
    の電位に接続し、上記サンプリング動作時に上記第１お
    よび第２の基準信号の中間レベルに応じた電荷を蓄積す
    る第３の容量素子と、 一方の電極が第４のノードに接続し、他方の電極が共通
    の電位に接続し、上記サンプリング動作時に上記第１お
    よび第２の基準信号の中間レベルに応じた電荷を蓄積す
    る第４の容量素子と、 上記比較動作時に上記第１のノードと上記第３のノード
    とを接続し、接続点に当該接続点に接続した各容量素子
    の蓄積電荷に応じた第１の電圧を発生させ、上記サンプ
    リング動作時に上記第１のノードと上記第３のノードを
    切り離す第１の切り換え手段と、 上記比較動作時に上記第２のノードと上記第４のノード
    とを接続し、接続点に当該接続点に接続した各容量素子
    の蓄積電荷に応じた第２の電圧を発生させ、上記サンプ
    リング動作時に上記第２のノードと上記第４のノードを
    切り離す第２の切り換え手段と、 上記第１の電圧と第２の電圧とを比較する電圧比較手段
    とを有する電圧比較回路。
  2. 【請求項２】上記第１の容量が接続した上記第１のノー
    ドと上記直流成分の入力端子との間に、上記サンプリン
    グ動作時に導通状態、上記比較動作時に非導通状態に設
    定される第１のスイッチと、 上記第２の容量が接続した上記第２のノードと上記直流
    成分の入力端子との間に、上記サンプリング動作時に導
    通状態、上記比較動作時に非導通状態に設定される第２
    のスイッチとを有する請求項１記載の電圧比較回路。
  3. 【請求項３】上記第３の容量素子が接続した上記第３の
    ノードと上記第１および第２の基準信号の中間レベル電
    圧の入力端子との間に、上記サンプリング動作時に導通
    状態、上記比較動作時に非導通状態に設定される第３の
    スイッチと、 上記第４の容量素子が接続した上記第４のノードと上記
    第１および第２の基準信号の中間レベル電圧の入力端子
    との間に、上記サンプリング動作時に導通状態、上記比
    較動作時に非導通状態に設定される第４のスイッチとを
    有する請求項１記載の電圧比較回路。
  4. 【請求項４】上記第１の切り換え手段は、上記第１と第
    ３のノード間に接続し、上記サンプリング動作時に非導
    通状態、上記比較動作時に導通状態に設定される第５の
    スイッチからなり、 上記第２の切り換え手段は、上記第２と第４のノード間
    に接続し、上記サンプリング動作時に非導通状態、上記
    比較動作時に導通状態に設定される第６のスイッチから
    なる請求項１記載の電圧比較回路。
  5. 【請求項５】上記電圧比較手段は、入力端子が上記第４
    のノード、反転入力端子が上記第３のノードに接続され
    ている差動型増幅回路により構成されている請求項１記
    載の電圧比較回路。
  6. 【請求項６】上記第１のサンプリング用容量素子に上記
    サンプリング動作時上記入力信号を印加し、上記比較動
    作時に上記第１の基準信号を印加する第１の入力切り換
    え手段と、 上記第２のサンプリング用容量素子に上記サンプリング
    動作時上記入力信号の反転信号を印加し、上記比較動作
    時に上記第２の基準信号を印加する第２の入力切り換え
    手段とを有する請求項１記載の電圧比較回路。
  7. 【請求項７】上記第１の入力切り換え手段は、上記第１
    のサンプリング用容量素子と上記入力信号の入力端子間
    に接続し、上記サンプリング動作時のみ導通状態に設定
    される第１の入力切り換え用スイッチと、 上記第１の基準信号の入力端子と上記第１のサンプリン
    グ用容量素子間に接続し、上記比較時のみ導通状態に設
    定される第２の入力切り換え用スイッチとを有する請求
    項６記載の電圧比較回路。
  8. 【請求項８】上記第２の入力切り換え手段は、上記第２
    のサンプリング用容量素子と上記入力信号の反転信号の
    入力端子間に接続し、上記サンプリング動作時のみ導通
    状態に設定される第３の入力切り換え用スイッチと、 上記第２の基準信号の入力端子と上記第２のサンプリン
    グ用容量素子間に接続し、上記比較時のみ導通状態に設
    定される第４の入力切り換え用スイッチとを有する請求
    項６記載の電圧比較回路。
  9. 【請求項９】入力信号のレベルに応じたディジタルコー
    ドを生成するアナログ／ディジタル変換回路において、
    サンプリング動作と比較動作を繰り返して行い、上記デ
    ィジタルコードの最上位ビットから最下位ビットまでの
    各ビットを順次判定する逐次比較型アナログ／ディジタ
    ル変換回路であって、 サンプリング動作時に上記入力信号に応じた電荷を蓄積
    し、比較動作時に判定ビットに応じて、第１と第２の基
    準信号から発生した第１の判定用基準信号と上記入力信
    号との差電圧に応じた電荷を蓄積する第１のサンプリン
    グ用容量素子と、 サンプリング動作時に上記入力信号の反転信号に応じた
    電荷を蓄積し、比較動作時に判定ビットに応じて、上記
    第１と第２の基準信号から発生した第２の判定用基準信
    号と上記入力信号の反転信号との差電圧に応じた電荷を
    蓄積する第２のサンプリング用容量素子と、 一方の電極が上記第１のサンプリング用容量素子と共通
    に第１のノードに接続し、他方の電極が共通電位に接続
    し、上記サンプリング動作時に上記入力信号の直流成分
    に応じた電荷を蓄積する第１の容量素子と、 一方の電極が上記第２のサンプリング用容量素子と共通
    に第２のノードに接続し、他方の電極が共通電位に接続
    し、上記サンプリング動作時に上記入力信号の直流成分
    に応じた電荷を蓄積する第２の容量素子と、 一方の電極が第３のノードに接続し、他方の電極が共通
    の電位に接続し、上記サンプリング動作時に上記第１お
    よび第２の基準信号の中間レベルに応じた電荷を蓄積す
    る第３の容量素子と、 一方の電極が第４のノードに接続し、他方の電極が共通
    の電位に接続し、上記サンプリング動作時に上記第１お
    よび第２の基準信号の中間レベルに応じた電荷を蓄積す
    る第４の容量素子と、 上記比較動作時に上記第１のノードと上記第３のノード
    とを接続し、接続点に当該接続点に接続した各容量素子
    の蓄積電荷に応じた第１の電圧を発生させ、上記サンプ
    リング動作時に上記第１のノードと上記第３のノードを
    切り離す第１の切り換え手段と、 上記比較動作時に上記第２のノードと上記第４のノード
    とを接続し、接続点に当該接続点に接続した各容量素子
    の蓄積電荷に応じた第２の電圧を発生させ、上記サンプ
    リング動作時に上記第２のノードと上記第４のノードを
    切り離す第２の切り換え手段と、 上記第１の電圧と第２の電圧を比較する電圧比較手段と
    上記サンプリングおよび上記比較動作を制御し、上記電
    圧比較手段の比較結果に応じて上記ディジタルコードの
    各ビットを決定する制御回路とを有するアナログ／ディ
    ジタル変換回路。
  10. 【請求項１０】上記第１のサンプリング用容量素子は、
    一方の電極が共通に接続し、他方の電極に上記サンプリ
    ング動作時に上記入力信号が印加され、上記比較動作時
    に判定ビットに応じて上記第１または第２の基準信号の
    何れかが印加され、上記ディジタルコードのビット数に
    応じて設けられた複数の容量素子からなり、 上記第２のサンプリング用容量素子は、一方の電極が共
    通に接続し、他方の電極に上記サンプリング動作時に上
    記入力信号の反転信号が印加され、上記比較動作時に判
    定ビットに応じて上記第１または第２の基準信号の何れ
    かが印加され、上記ディジタルコードのビット数に応じ
    て設けられた複数の容量素子からなる請求項９記載のア
    ナログ／ディジタル変換回路。
  11. 【請求項１１】上記第１および第２の基準信号間に直列
    接続し、対をなす第１および第２の比較用基準信号を複
    数対発生し、上記ディジタルコードのビット数に応じて
    設けられた複数の分圧用抵抗素子を有し、 上記制御回路は上記比較動作時に判定ビットに応じて上
    記複数の比較用基準信号対から一対を選択し、上記第１
    および第２のサンプリング用容量素子にそれぞれ印加す
    る請求項９記載のアナログ／ディジタル変換回路。
  12. 【請求項１２】入力信号のレベルに応じたディジタルコ
    ードを生成するアナログ／ディジタル変換回路におい
    て、第１および第２の基準信号間に直列接続し、上記デ
    ィジタルコードのビット数に応じて設けられている複数
    の分圧用抵抗素子と、これらの抵抗素子により生成さ
    れ、対をなす第１と第２の比較用基準信号からなる複数
    対の比較用基準信号と上記入力信号に基づき比較動作を
    行う比較回路と、上記比較回路の比較結果に応じて上記
    ディジタルコードを生成するエンコーダとを有する並列
    型アナログ／ディジタル変換回路であって、 上記比較回路はサンプリング動作と比較動作を相互に行
    う複数の電圧比較回路からなり、各電圧比較回路は上記
    入力信号およびその反転信号の差電圧と、上記複数の比
    較用基準信号対から選出された一対の比較用基準信号の
    差電圧とを比較する電圧比較回路であって、 サンプリング動作時に上記入力信号に応じた電荷を蓄積
    し、比較動作時に上記第１の比較用基準信号と上記入力
    信号との差電圧に応じた電荷を蓄積する第１のサンプリ
    ング用容量素子と、 サンプリング動作時に上記入力信号の反転信号に応じた
    電荷を蓄積し、比較動作時に上記第２の比較用基準信号
    と上記入力信号の反転信号との差電圧に応じた電荷を蓄
    積する第２のサンプリング用容量素子と、 一方の電極が上記第１のサンプリング用容量素子と共通
    に第１のノードに接続し、他方の電極が共通電位に接続
    し、上記サンプリング動作時に上記入力信号の直流成分
    に応じた電荷を蓄積する第１の容量素子と、 一方の電極が上記第２のサンプリング用容量素子と共通
    に第２のノードに接続し、他方の電極が共通電位に接続
    し、上記サンプリング動作時に上記入力信号の直流成分
    に応じた電荷を蓄積する第２の容量素子と、 一方の電極が第３のノードに接続し、他方の電極が共通
    の電位に接続し、上記サンプリング動作時に上記第１お
    よび第２の基準信号の中間レベルに応じた電荷を蓄積す
    る第３の容量素子と、 一方の電極が第４のノードに接続し、他方の電極が共通
    の電位に接続し、上記サンプリング動作時に上記第１お
    よび第２の基準信号の中間レベルに応じた電荷を蓄積す
    る第４の容量素子と、 上記比較動作時に上記第１のノードと上記第３のノード
    とを接続し、接続点に当該接続点に接続した各容量素子
    の蓄積電荷に応じた第１の電圧を発生させ、上記サンプ
    リング動作時に上記第１のノードと上記第３のノードを
    切り離す第１の切り換え手段と、 上記比較動作時に上記第２のノードと上記第４のノード
    とを接続し、接続点に当該接続点に接続した各容量素子
    の蓄積電荷に応じた第２の電圧を発生させ、上記サンプ
    リング動作時に上記第２のノードと上記第４のノードを
    切り離す第２の切り換え手段と、 上記第１の電圧と第２の電圧とを比較する電圧比較手段
    とを有するアナログ／ディジタル変換回路。
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