JP2705585B2

JP2705585B2 - 直並列型アナログ／ディジタル変換器

Info

Publication number: JP2705585B2
Application number: JP6214830A
Authority: JP
Inventors: 道夫四柳; 寛長谷川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-09-08
Filing date: 1994-09-08
Publication date: 1998-01-28
Anticipated expiration: 2013-01-28
Also published as: JPH0879078A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ入力信号をディ
ジタル出力信号に変換する直並列型Ａ／Ｄ変換器に関す
る。

【０００２】

【従来の技術】従来よく知られているＡ／Ｄ変換器とし
て、図９に示したような直並列型Ａ／Ｄ変換器がある。
このＡ／Ｄ変換器は、入力信号をサンプル・ホールドす
るサンプル・ホールド回路１（ＳＨ１）と、サンプル・
ホールド回路１の出力をＡ／Ｄ変換して上位ビットを求
める並列型Ａ／Ｄ変換器２と、この並列型Ａ／Ｄ変換器
２の変換結果を再びアナログ信号に変換するＤ／Ａ変換
器３（ＤＡＣ）と、入力信号とＤ／Ａ変換器３の出力と
の差をとるアナログ減算回路４と、アナログ減算回路４
の出力をサンプル・ホールドするサンプル・ホールド回
路５（ＳＨ２）と、サンプル・ホールド回路５の出力を
Ａ／Ｄ変換して下位ビットを求める並列型Ａ／Ｄ変換器
７（ＡＤ２）と、Ａ／Ｄ変換器２の出力とＡ／Ｄ変換器
７の出力とからアナログ入力信号に対応するディジタル
出力を決定する加算器６とから構成される。また、アナ
ログ減算回路４の出力あるいはサンプル・ホールド回路
５の出力は、入力信号とＤ／Ａ変換器の出力との差信号
を一定倍に増幅して出力されることが多い。この従来の
直並列型Ａ／Ｄ変換器は、並列型Ａ／Ｄ変換器２および
並列型Ａ／Ｄ変換器７の両方とも、入力電圧信号をＡ／
Ｄ変換する電圧モードＡ／Ｄ変換器であった。このよう
な直並列型Ａ／Ｄ変換器は高速性に優れており、完全並
列型Ａ／Ｄ変換器と比べると、素子数、チップ面積、消
費電流などを著しく減少させることができる。現在、分
解能１０ビットクラスで変換速度２０Ｍｓａｍｐｌｅ／
ｓｅｃ（Ｍｓｐｓ）程度のビデオ信号処理用Ａ／Ｄ変換
器では、ほとんどが直並列型Ａ／Ｄ変換方式である。

【０００３】

【発明が解決しようとする課題】近年、バッテリー駆動
の携帯機器に対する需要が大きくなっており、カメラ一
体型ビデオなど、ビデオ携帯機器もその例外ではない。
また、カメラからの出力をＡ／Ｄ変換して、ビデオ信号
処理をディジタル処理する試みも盛んである。これらの
応用に対しては、前述した直並列型Ａ／Ｄ変換器が適し
ている。

【０００４】バッテリー駆動のためには、電源電圧の低
下による必要直列電池数の低減、消費電力の低減による
長時間動作などが求められ、Ａ／Ｄ変換器にもいっそう
の低電圧・低電力動作が求められている。

【０００５】しかしながら、上述の直並列型Ａ／Ｄ変換
器は、電圧モードで動作するため、電源電圧を低電圧化
しようとすると、変換速度が低下する、精度が劣化する
などの問題が生じる。

【０００６】従来の直並列型Ａ／Ｄ変換器を構成する各
ブロック毎にこれらの問題を検討する。ただし、ここで
は電源電圧を低下させてもビデオ信号処理のスピードで
あれば問題にならないディジタル加算器、およびシステ
ムによって必ずしも必要がない入力のサンプル・ホール
ド回路については検討しない。

【０００７】まず、初段の並列型Ａ／Ｄ変換器である
が、電源電圧を低下させても初段の並列型Ａ／Ｄ変換器
にはあまり問題が生じない。なぜなら、電源電圧を低下
させると動作速度が低下するが、直並列型Ａ／Ｄ変換器
の速度ネックとなるのは、内部Ｄ／Ａ変換器・減算回路
あるいは下位Ａ／Ｄ変換器であり、初段の並列型Ａ／Ｄ
変換器の最高動作速度は、一般的には直並列型Ａ／Ｄ変
換器の動作速度よりも十分速い。特に直並列型Ａ／Ｄ変
換器の場合には内部並列型Ａ／Ｄ変換器の分解能は直並
列型Ａ／Ｄ変換器としての分解能より当然ながら小さ
く、分解能と動作速度はトレードオフの関係にあるの
で、内部並列型Ａ／Ｄ変換器の動作速度は十分速い、し
たがって、電源電圧の低下にともなって並列型Ａ／Ｄ変
換器の最高動作速度が低下しても、ある程度までは正常
に動作する。

【０００８】次に下位ビットを求める下位並列型Ａ／Ｄ
変換器について考える。下位並列型Ａ／Ｄ変換器の入力
は、入力信号から上位ビットの変換結果相当の信号を差
し引いた信号（残差信号）である。ここで、直並列型Ａ
／Ｄ変換器の分解能をＮビット、初段の上位並列型Ａ／
Ｄ変換器の分解能をＮ１ビット、下位並列型Ａ／Ｄ変換
器の分解能をＮ２ビットとし、下位並列型Ａ／Ｄ変換器
の１ビットをディジタル誤差補正に用いることにする
と、Ｎ２＝Ｎ−Ｎ１＋１（１）である。したがって、下位並列型Ａ／Ｄ変換器では、Ｎ
２−１ビット分が上位並列型Ａ／Ｄ変換器の１ＬＳＢに
相当する。残差信号を増幅しないで下位並列型Ａ／Ｄ変
換器に入力した場合下位並列型Ａ／Ｄ変換器の分解能が
小さいとしても、入力フルスケールも小さくなっている
ので、実質的に判定すべき精度は高くなり、直並列型Ａ
／Ｄ変換器と同等になってしまう。すなわち、直並列型
Ａ／Ｄ変換器の入力フルスケール（あるいは基準電圧）
をＶref とすると、直並列型Ａ／Ｄ変換器に要求される
精度ΔＶADは、Ｎビットの１／２ＬＳＢなので、 ΔＶAD＝１／２・Ｖref ／２^N ＝Ｖref ／２^(N+1) （２）である。下位並列型Ａ／Ｄ変換器の１ＬＳＢは、残差信
号が増幅されずにそのまま下位並列型Ａ／Ｄ変換器に入
力されるなら、Ｎ２−１ビット分が上位並列型Ａ／Ｄ変
換器の１ＬＳＢ（＝Ｖref ／２^N1）に相当しているの
で、（下位の１ＬＳＢ）＝（Ｖref ／２^N1）／２^N2-1 ＝Ｖref ／２^(N1+N2-1) （３）となり、下位並列型Ａ／Ｄ変換器に要求される精度ΔＶ
AD2 は、 ΔＶAD2 ＝Ｖref ／２^(N1+N2) ＝Ｖref ／２^(N+1) （４）である。この値は（２）式で表される直並列型Ａ／Ｄ変
換器の要求精度と同じである。この場合、要求される精
度が高いので、最高動作速度は遅くなり、下位並列型Ａ
／Ｄ変換器の動作速度が直並列型Ａ／Ｄ変換器全体の動
作速度を決めることになる。したがって、電源電圧が低
下すると、下位並列型Ａ／Ｄ変換器だけでなく、直並列
型Ａ／Ｄ変換器全体の動作速度が遅くなってしまう。

【０００９】下位並列型Ａ／Ｄ変換器に要求される精度
を緩和するために、従来では、残差信号を増幅して入力
することが考えられている。増幅度は一般的には、下位
並列型Ａ／Ｄ変換器の入力フルスケール（基準電圧）が
初段の並列型Ａ／Ｄ変換器の入力フルスケール（基準電
圧）と同じになるように設定される。そうすれば、上位
と下位の並列型Ａ／Ｄ変換器の基準電圧を共通にできる
からである。その場合、下位並列型Ａ／Ｄ変換器に要求
される精度ΔＶAD2 ′は、 ΔＶAD2 ′＝１／２・Ｖref ／２^N2 ＝Ｖref ／２^(N2+1) （５）となり、残差信号が増幅されないで入力される場合に比
べ、大幅に緩和される。したがって、最高動作速度は、
直並列型Ａ／Ｄ変換器の動作速度よりも十分速くなり、
低電圧化によって最高動作速度が低下しても、ある程度
までは対処可能である。

【００１０】ここで、精度を定量的に把握するために、
具体的な構成例で考えてみる。例えば、１０ビット分解
能の直並列型Ａ／Ｄ変換器を、ディジタル誤差補正のた
めに１ビット用いるとして、上位５ビット、下位６ビッ
ト並列型Ａ／Ｄ変換器で構成することを考える。直並列
型Ａ／Ｄ変換器に必要な精度ΔＶADは、入力フルスケー
ルを１Ｖとすると、１０ビットの１／２ＬＳＢの精度が
要求されるので、 ΔＶAD＝１／２・１Ｖ／２¹⁰＝０．４８８ｍＶ（６）である。このとき、上位の並列型Ａ／Ｄ変換器に必要な
精度をΔＶAD1 とすると、５ビットの１／２ＬＳＢ、す
なわち ΔＶAD1 ＝１／２・１Ｖ／２⁵＝１５．６２５ｍＶ（７）である。すなわち、上位５ビット並列型Ａ／Ｄ変換器は
１５．６２５ｍＶの精度で入力信号の違いを判定してＡ
／Ｄ変換すればよく、直並列型Ａ／Ｄ変換器全体の精度
に比べれば３２倍も緩やかである。これにともなって、
動作速度も十分速いので、電源電圧が低下しても問題が
ない。

【００１１】下位６ビット並列型Ａ／Ｄ変換器について
は、残差信号が増幅されない場合、（４）式から、 ΔＶAD2 ＝１Ｖ／２¹¹＝０．４８８ｍＶ（８）となり、要求精度が高い分、最高動作速度は低下する。
残差信号が、下位並列型Ａ／Ｄ変換器の基準電圧と上位
並列型Ａ／Ｄ変換器の基準電圧とが等しくなるように１
６倍に増幅されれば、（５）式から、 ΔＶAD2 ′＝１Ｖ／２⁷＝７．８１３ｍＶ（９）となり、要求精度は大幅に緩和される。したがって、上
位並列型Ａ／Ｄ変換器に比べれば精度は厳しいものの、
電源電圧が低下して最高動作速度が低下したとしても、
ある程度までなら直並列型Ａ／Ｄ変換器の動作速度で動
作することが可能である。したがって、下位並列型Ａ／
Ｄ変換器の動作速度を考慮すると、残差信号を増幅した
方が有利である。

【００１２】ところが、残差信号を増幅することを考え
ると、低電圧化するときに大きな問題が生じる。従来例
として、残差信号を求めるためのＤ／Ａ変換器、アナロ
グ減算回路には、図１０に示したような回路が知られて
いる。この回路の詳細は文献「１０ビット・５０Ｍｓｐ
ｓパイプライン型ＣＭＯＳＡ／Ｄ変換器」（電子情報
通信学会技術研究報告ＩＣＤ９２−２０）に記載されて
いるのでここでは省略する。Ｄ／Ａ変換、減算、残差信
号の増幅等のアナログ演算はこの回路で一体化されて実
行される。Ｄ／Ａ変換、減算、増幅等の演算には直並列
型Ａ／Ｄ変換器全体の精度が必要なことが知られてい
る。これらの演算精度はキャパシタの相対精度、演算増
幅器の利得によって支配される。受動素子の相対精度は
直並列型Ａ／Ｄ変換器の精度以上必要である。演算増幅
器の利得は、演算精度と密接な関係を持ち、利得をＡと
すると、一般的には、誤差が１／Ａの程度になることが
知られている。したがって、Ｎビット精度が要求される
場合、誤差を１／２ＬＳＢ以下にする必要があるので、
利得Ａは次式を満たす必要がある。

【００１３】１／Ａ≦１／２・１／２^N ∴ Ａ≧２^(N+1) （１０）利得と演算増幅器の動作速度は一般的にはトレードオフ
の関係にあり、利得が高くなると動作速度は遅くなり、
利得が低くなると動作速度は速くなる。したがって、高
精度なＡ／Ｄ変換器ほど動作速度が遅い。現在の技術レ
ベルにおいては、１０ビット精度の直並列型Ａ／Ｄ変換
器の最高動作速度は、バイポーラ技術で最高１００ＭＨ
ｚ（電源電圧５Ｖ）、ＣＭＯＳ技術で最高５０ＭＨｚ
（電源電圧３．３Ｖ）である。低電力化のために電源電
圧を低下させようとしたとき、演算増幅器の動作速度が
遅くなる。また、それ以上に問題なのは、演算増幅器の
回路構成として縦積みトランジスタ数を減少せざるを得
ないため、出力抵抗が低下し、演算増幅器の利得が低下
することである。それによって、アナログ演算の精度が
劣化し、必要な精度が保てなくなる。したがって、残差
信号を増幅しようとすると、精度が劣化するという問題
が生じる。

【００１４】以上述べたように、従来の直並列型Ａ／Ｄ
変換器を低電圧化しようとすると、動作速度が低下す
る、あるいは精度が劣化するという問題が生じる。

【００１５】本発明は、かかる問題を解決し、高速・高
精度を保ったまま低電圧化して低消費電力なＡ／Ｄ変換
器を実現しようとするものである。

【００１６】

【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、アナログ入力信号を分解能の粗いディジタル信号に
アナログ／ディジタル変換（Ａ／Ｄ変換）する上位側ア
ナログ／ディジタル変換器（Ａ／Ｄ変換器）と、前記上
位側Ａ／Ｄ変換器の変換結果をディジタル／アナログ変
換（Ｄ／Ａ変換）するディジタル／アナログ変換器（Ｄ
／Ａ変換器）と、前記アナログ入力信号と前記Ｄ／Ａ変
換器の出力アナログ信号との減算を行うアナログ減算回
路と、前記アナログ減算回路の出力をＡ／Ｄ変換する下
位側Ａ／Ｄ変換器と、前記上位側Ａ／Ｄ変換器のディジ
タル出力と前記下位側Ａ／Ｄ変換器のディジタル出力と
からアナログ入力信号に対応するディジタルコードを決
定する加算器部とを備えている直並列型Ａ／Ｄ変換器に
おいて、前記上位側Ａ／Ｄ変換器は、入力電圧信号をＡ
／Ｄ変換する電圧モードＡ／Ｄ変換器で構成され、前記
下位側Ａ／Ｄ変換器は、入力電流信号をＡ／Ｄ変換する
電流モードＡ／Ｄ変換器で構成されていることを特徴と
する。

【００１７】また、本発明のＡ／Ｄ変換器は、前記アナ
ログ減算回路の出力信号が電圧である場合には、電圧出
力信号を電流信号に電圧−電流変換する電圧−電流変換
回路を備えていることを特徴とすることもできる。

【００１８】さらに、前記アナログ減算回路の出力信
号、あるいは前記電圧−電流変換回路の出力信号、ある
いは前記アナログ減算回路の出力信号と前記電圧−電流
変換回路の出力信号のそれぞれを、サンプル・ホールド
するサンプル・ホールド回路を備えていることを特徴と
することもできる。

【００１９】さらに、前記下位側Ａ／Ｄ変換器は、一ま
たは多出力カレントミラー回路を多段に縦続接続し、そ
れぞれの電流経路で電流を減算あるいは加算する電流加
減算回路を有し、最終段のカレントミラー回路の出力電
流と比較電流とを比較してディジタル出力を出力する比
較器とを有する電流モードＡ／Ｄ変換器であることを特
徴とすることもできる。

【００２０】さらに、前記Ｄ／Ａ変換器は、直列接続さ
れた複数個の抵抗で基準電圧を分圧し、各抵抗の接続点
からタップを取り出し、各タップの電圧からディジタル
入力に応じた電圧を選択して出力する抵抗列方式Ｄ／Ａ
変換器であり、前記アナログ減算回路は前記入力信号電
圧をキャパシタに充電し、次に前記Ｄ／Ａ変換器の出力
電圧を前記キャパシタの一方の電極に印加することで、
前記入力信号電圧と前記Ｄ／Ａ変換器の出力電圧との差
分を当該アナログ減算回路の出力電圧の変化分とするこ
とを特徴とすることもできる。

【００２１】さらに、前記Ｄ／Ａ変換器は、電流出力型
Ｄ／Ａ変換器であり、前記入力信号電圧を電流に電圧−
電流変換する手段を有し、前記入力信号電圧を変換した
電流から前記Ｄ／Ａ変換器の出力電流を減算する手段を
有していることを特徴とすることもできる。

【００２２】さらに、アナログ入力信号をサンプル・ホ
ールドし、前記アナログ減算回路に供給するサンプル・
ホールド回路を備えていることを特徴とすることもでき
る。

【００２３】さらに、アナログ入力信号をサンプル・ホ
ールドし、前記上位側Ａ／Ｄ変換器および前記アナログ
減算回路のそれぞれにアナログ信号を供給するサンプル
・ホールド回路を有することを特徴とすることもでき
る。

【００２４】

【実施例】次に、本発明の第１の実施例の直並列型Ａ／
Ｄ変換器について、図面を参照して説明する。

【００２５】この実施例のＡ／Ｄ変換器は、アナログ入
力信号を分解能の粗いＮ１ビットのディジタル信号にＡ
／Ｄ変換する上位側Ａ／Ｄ変換器１と、この上位側Ａ／
Ｄ変換器１の変換結果をＤ／Ａ変換するＤ／Ａ変換器２
と、アナログ入力信号とＤ／Ａ変換器２の出力アナログ
信号との減算を行うアナログ減算回路３と、アナログ減
算回路３の出力をサンプル・ホールドするサンプル・ホ
ールド回路４と、サンプル・ホールド回路４の出力を電
圧−電流変換する電圧−電流変換回路５と、この電圧−
電流変換回路５の出力をＡ／Ｄ変換するＮ２ビット分解
能の下位側Ａ／Ｄ変換器６と、上位側Ａ／Ｄ変換器１の
ディジタル出力と下位側Ａ／Ｄ変換器６のディジタル出
力とからアナログ入力信号に対応するディジタルコード
を決定する加算器部７とを備えている。

【００２６】上位側Ａ／Ｄ変換器１は、入力電圧信号を
Ａ／Ｄ変換する電圧モードＡ／Ｄ変換器で構成され、下
位側Ａ／Ｄ変換器６は、入力電流信号をＡ／Ｄ変換する
電流モードＡ／Ｄ変換器で構成されている。

【００２７】Ｎ１ビット分解能の上位側Ａ／Ｄ変換器１
は、図２に示したように、基準電圧Ｖrtと基準電圧Ｖrb
とを分圧する抵抗列と、基準電圧Ｖrtと基準電圧Ｖrbと
を分圧する節点電位とアナログ入力信号電圧ＶINとを比
較する２^N1個のコンパレータの出力Ｑをエンコードして
Ｎ１ビットのディジタルコードを得るエンコーダから構
成される。図２に示した例はＮ１＝３の３ビットＡ／Ｄ
変換器の例である。

【００２８】また、図３はＮ２ビット分解能の下位側Ａ
／Ｄ変換器６の回路構成例である。このＡ／Ｄ変換器６
は、多出力カレントミラー回路を多段に縦続接続し、そ
れぞれの電流経路で電流を減算あるいは加算する電流加
減算回路を有し、最終段のカレントミラー回路の出力電
流と比較電流とを比較してディジタル出力を出力する比
較器とを有する電流モードＡ／Ｄ変換器である。

【００２９】図３は４ビットＡ／Ｄ変換器の構成例であ
る。下位側Ａ／Ｄ変換器の構成は、１入力多出力のカレ
ントミラー回路をツリー構造（木構造）の１単位とし、
カレントミラー回路の多出力それぞれにさらに同様のカ
レントミラー回路を接続することを繰り返してできたツ
リー構造となっている。図３の場合は、１ビット相当
（２¹＝２）の２出力カレントミラー回路をツリー状に
４段縦続に接続した構成で、便宜上、この構成を１ビッ
ト４段構成の電流ツリー型Ａ／Ｄ変換器と呼ぶことにす
る。図３の場合でＡ／Ｄ変換器の変換原理を以下に説明
する。入力電流フルスケールを１６とし、１ＬＳＢ相当
の電流を１とする。カレントミラーの電流比は１対１と
する。各段が１ビット構成であるので、各段では入力電
流から０あるいはＦs(i)／２（Ｆs(i)はｉ段目のフルス
ケール）の基準電流を減算して次段に信号電流を伝搬す
る。各段のフルスケールは、入力電流から基準電流を減
算しているので、段を経る毎に１／２に減少する。すな
わち、１段目では、０あるいは８を減算し、２段目では
０あるいは４、３段目では０あるいは２、最後の４段目
では０あるいは１を減算する。入力端からツリー末端ま
で信号が伝搬する経路は１６通りあり、それぞれの信号
経路では、合計で、０、１、２、・・・、１４、１５
の、量子化レベルに対応した電流が入力電流から減算さ
れる。それによって、ツリー末端では、入力電流に対応
した量子化レベル（入力レベル）以下に相当する出力が
“＋”、入力レベルより大きいレベル相当の出力が
“−”となり、温度計コードを形成する。この温度計コ
ードからエンコーダで４ビットのディジタル出力が得ら
れる。ここで、出力が“−”というのは、あるバイアス
電流を基準として“−”になる場合と、実際には電流が
流れていない場合の２通りがある。電流ツリー型Ａ／Ｄ
変換器の各段のビット数と段数の構成は図３に示した以
外にもさまざまな構成がとれる。例えば、２ビット４段
構成の８ビット電流ツリー型Ａ／Ｄ変換器であれば、図
４に示した構成になる。この場合、入力フルスケールを
２５６とした場合の各ｉ段目のフルスケールは、Ｆs(1)
＝２５６、Ｆs(2)＝６４、Ｆs(3)＝１６、Ｆs(4)＝４と
なり、各段では０、Ｆs(i)／４、２Ｆs(i)／４、３Ｆs
(i)／４の基準電流が入力電流から減算される。この電
流ツリー型Ａ／Ｄ変換器の特徴は、信号を電流で扱って
いるので電圧振幅が小さく低電圧化・高速化に適してい
ること、カレントミラー回路で構成されるので縦積みト
ランジスタ数が少なく低電圧化に適していること、分散
・並列処理を行っているので低電圧化しても高速である
こと、などである。また、各量子化レベルに対応した数
だけの信号経路が存在し、各基準電流の減算結果によっ
て判定を行うので、減算する各基準電流を調整すること
でカレントミラー回路での誤差を打ち消し、Ａ／Ｄ変換
器全体の変換精度を簡単に補正できることも大きな特徴
である。したがって、電流ツリー型Ａ／Ｄ変換器を用い
ると、低電圧でも高速・高精度なＡ／Ｄ変換器を実現で
きる。ただし、電流ツリー型Ａ／Ｄ変換器は並列型Ａ／
Ｄ変換器の一種であるので、分解能が高くなると、回路
規模、消費電力などが飛躍的に増大する。しかしなが
ら、本発明のＡ／Ｄ変換器のように、直並列型Ａ／Ｄ変
換器の下位側Ａ／Ｄ変換器として用いると、低電圧化し
ても速度・精度の劣化を招かないので、Ａ／Ｄ変換器全
体の低電圧化・高精度化および低消費電力化に非常に効
果が大きい。

【００３０】また図５に、Ｄ／Ａ変換器２の回路構成例
を示す。このＤ／Ａ変換器２は、直列接続された複数個
の抵抗で基準電圧を分圧し、各抵抗の接続点からタップ
を取り出し、各タップの電圧からディジタル入力に応じ
た電圧をスイッチを介して選択して出力する抵抗列方式
Ｄ／Ａ変換器である。図５に示した例は３ビットＤ／Ａ
変換器の例である。また、スイッチ群の構成は図５では
８個のスイッチが並列に接続された構成になっている
が、スイッチをツリー状に配置することも可能である。

【００３１】さらにまた、アナログ減算回路３は、図１
を参照すると、入力信号電圧をスイッチ３−１を介して
キャパシタ３−３に充電し、次にＤ／Ａ変換器２の出力
電圧をスイッチ３−２を介して前記キャパシタ３−３に
印加することで、入力信号電圧とＤ／Ａ変換器２の出力
電圧との差分を当該アナログ減算回路３の出力電圧の変
化分としている。また、図１の構成では、減算回路３の
出力はバッファ回路３−４を介して出力されている。

【００３２】次に本発明のＡ／Ｄ変換器の動作について
説明する。図６に第１の実施例のＡ／Ｄ変換器の動作を
示すタイミングチャートの一例を示す。

【００３３】ここに示したタイミングチャートは一例で
あり、信号経路にサンプル・ホールド回路が挿入された
り、あるいは、上位側Ａ／Ｄ変換器１の動作タイミング
が変わるなど個々の回路ブロックの動作タイミングが変
わったりすると異なってくる。

【００３４】期間Ｔ１０では、上位側Ａ／Ｄ変換器１が
アナログ入力信号ＶIN(t1)をサンプリングする。また、
同時にアナログ減算回路３のキャパシタもアナログ入力
信号ＶIN(t1)をサンプリングする。

【００３５】期間Ｔ１１では、上位側Ａ／Ｄ変換器１
は、サンプリングしたアナログ入力信号をＡ／Ｄ変換し
て上位Ｎ１ビットを求める。また、同時にＤ／Ａ変換器
２へＡ／Ｄ変換結果を入力し、ディジタル値に相当する
アナログ信号をＤ／Ａ変換器から出力する。さらに、Ｄ
／Ａ変換器２の出力はアナログ減算回路３のキャパシタ
３−３に印加され、期間Ｔ１０でサンプリングされたア
ナログ入力信号とＤ／Ａ変換器出力信号との減算が実行
される。減算回路３の出力はバッファ回路３−２を介し
て出力される。サンプル・ホールド回路４は減算回路３
の出力、すなわち残差信号をサンプリングする。

【００３６】期間Ｔ２０では、上位側Ａ／Ｄ変換器１お
よびアナログ減算回路３は、次のアナログ入力信号ＶIN
(t2)をサンプリングする。以下、このデータはＶIN(t1)
の処理と並行してパイプライン処理される。

【００３７】期間Ｔ２０では、サンプル・ホールド回路
４はサンプリングした残差信号をホールドする。ホール
ドされた残差信号は電圧−電流変換回路５で電流信号に
変換され、下位側Ａ／Ｄ変換器６に入力される。下位側
Ａ／Ｄ変換器６で下位Ｎ２ビットが求められる。

【００３８】期間Ｔ２１では、加算器部７で上位側Ａ／
Ｄ変換器１のＮ１ビットディジタル出力と下位側Ａ／Ｄ
変換器６のＮ２ビットディジタル出力とを加算してＮビ
ットのディジタル出力が得られ、本発明のＡ／Ｄ変換器
の一変換動作が終了する。

【００３９】ここで、本発明のＡ／Ｄ変換器の動作電圧
を低電圧化することを考える。

【００４０】このとき、上位側Ａ／Ｄ変換器１に関して
は、［従来の技術］、［発明が解決しようとする課題］
の項で説明したように、低電圧化しても問題は生じな
い。

【００４１】Ｄ／Ａ変換器２は、図５に示したように、
基準電圧を抵抗列によって分圧し所定のアナログ電圧を
選択するという回路形式であり、非常に高速な動作が可
能であることはよく知られている。低電圧化したときの
動作速度はスイッチのオン抵抗ＲONと容量Ｃで決まる時
定数τ＝Ｃ・ＲONで制限される。低電圧化でスイッチの
オン抵抗が増大し、ＲON＝５００Ω（通常は１００Ω以
下）となったとしても、Ｃ＝１ｐＦとするとτ＝０．５
ｎｓとなり、１０ビット精度のセットリングに必要な８
τでは４ｎｓであるので、ビデオ信号処理などに要求さ
れる動作速度２０ＭＨｚ（１／２サイクルで２５ｎｓ）
には十分な速度である。したがって、低電圧化してもＤ
／Ａ変換器２は問題にならない。

【００４２】次に、下位側Ａ／Ｄ変換器６の入力となる
残差信号を求めるアナログ減算回路３では、下位側Ａ／
Ｄ変換器の精度および動作速度に対する要求性能を緩和
するために従来必要であった残差信号の増幅を行わな
い。これは、従来は下位側Ａ／Ｄ変換器として電圧モー
ドＡ／Ｄ変換器を用いていたために増幅が必要であった
が、本発明では、残差信号電圧を電圧−電流変換して電
流信号とし、その残差電流信号を電流モードＡ／Ｄ変換
器である下位側Ａ／Ｄ変換器３でＡ／Ｄ変換するので、
残差信号電圧の増幅が必要でなくなる。このため、増幅
に必要な高速・高精度演算増幅回路が不要になる。した
がって低電圧化しても、演算増幅回路の利得が低下して
減算の精度が劣化するという問題は生じない。

【００４３】また、残差信号を増幅しないので信号振幅
は小さくて済む。そのため、上位側Ａ／Ｄ変換器と下位
側Ａ／Ｄ変換器をパイプライン動作させるために必要な
サンプル・ホールド回路４の信号振幅も小さくてよい。
したがって、サンプル・ホールド回路４として、図７に
示したサンプル・ホールド回路を簡単な差動対で構成さ
れた演算増幅回路を用いて構成できる。このサンプル・
ホールド回路は、文献「ゲインエラー補償機能付きサン
プル・ホールド回路」（１９９４年電子情報通信学会春
季大会講演論文集ｐ．５−２３６）に示したように、演
算増幅回路の利得が小さくても高精度なサンプル・ホー
ルドが実現できるので、低電圧化して演算増幅回路の利
得が低下しても演算精度の劣化を生じない。また、演算
増幅回路の利得が小さいので演算増幅回路の動作速度は
高速であり、サンプル・ホールド回路も高速である。し
たがって、サンプル・ホールド回路４は低電圧化に際し
て問題にはならない。

【００４４】残差信号を増幅しない場合、従来では、下
位側Ａ／Ｄ変換器の要求精度が厳しくなり、低電圧化し
た場合に、変換速度が低下するという問題が生じてい
た。ところが、本発明においては、下位側Ａ／Ｄ変換器
６として図３に示したような電流モードＡ／Ｄ変換器を
用いることで、低電圧化しても動作速度は低下せず、ビ
デオ信号処理に十分用いることができる。また、このＡ
／Ｄ変換器は精度が簡単に補正できるという特徴を有し
ているので、その入力信号を生成するアナログ減算回
路、サンプル・ホールド回路等の要求精度を緩和でき
る。

【００４５】ただし、下位側Ａ／Ｄ変換器に図３に示し
たＡ／Ｄ変換器を用いるためにはサンプル・ホールド回
路４の出力を電圧−電流変換する電圧−電流変換回路５
が必要になる。電圧−電流変換回路５としては、図８に
示したような簡単な回路で実現できる。この回路は縦積
みトランジスタの数も少なく回路構成も簡単なだけに低
電圧化しても高速性・低電力性は維持される。

【００４６】以上述べたように、本発明のＡ／Ｄ変換器
は、低電圧化しても各回路ブロックは著しい速度の低下
がなく、直並列型Ａ／Ｄ変換器全体の高速動作を実現で
き、低電圧で高速なＡ／Ｄ変換器を実現できる。

【００４７】図１１に、アナログ入力信号をサンプル・
ホールドしアナログ減算回路３に供給するサンプル・ホ
ールド回路８を備えている、本発明の第２の実施例を示
す。このＡ／Ｄ変換器のタイミングチャートは図１２の
ようになり、第１の実施例が期間Ｔ１１に上位側Ａ／Ｄ
変換器１の比較（変換）動作、Ｄ／Ａ変換器２の変換動
作、アナログ減算回路３の減算動作、およびサンプル・
ホールド回路４のサンプリング動作を行わなくてはなら
ないのに比べて、第２の実施例では、期間Ｔ１１で上位
側Ａ／Ｄ変換器１の比較（変換）動作を行い、期間Ｔ２
０でＤ／Ａ変換器２の変換動作、アナログ減算回路３の
減算動作、サンプル・ホールド回路４のサンプリング動
作を行う。それによって、各ブロックの動作速度を軽減
できる。

【００４８】図１３に、上位側Ａ／Ｄ変換器１、Ｄ／Ａ
変換器２、アナログ減算回路３、およびサンプル・ホー
ルド回路４を差動化した構成の第３の実施例を示す。差
動化することによって、信号成分は正側信号成分と負側
信号成分との差動で与えられるから、雑音が各信号経路
に混入してもそれらが電源雑音のように同相であれば、
信号成分には影響を与えないので雑音に強くなり、高精
度なＡ／Ｄ変換器が実現できる。

【００４９】図１４に、Ｄ／Ａ変換器として電流出力型
Ｄ／Ａ変換器を用いた本発明の第４の実施例を示す。こ
の実施例のＡ／Ｄ変換器は、入力信号電圧を電流に変換
したものからＤ／Ａ変換器の出力電流を減算する。電流
出力型Ｄ／Ａ変換器としては、図１５に示した、ディジ
タル入力に応じた個数の単位電流セル出力を加算して出
力するＤ／Ａ変換器が挙げられる。また、入力信号電圧
を電流に変換する手段１０および変換した電流からＤ／
Ａ変換器の出力電流を減算する手段１１としては、図１
６に示したような回路構成で実現できる。この実施例で
は、Ｄ／Ａ変換器を単位電流加算型としているので、高
精度なＤ／Ａ変換ができる。また、スイッチで電流経路
を切り替えるだけなので、容量の充放電がなく、高速動
作が可能である。ただし、入力信号電流、Ｄ／Ａ変換器
出力電流の分だけ消費電流が増加する。したがって、消
費電流と速度とのトレードオフで構成が決まる。

【００５０】図１７にアナログ入力信号をサンプル・ホ
ールドし、上位側Ａ／Ｄ変換器１およびアナログ減算回
路３のそれぞれにアナログ信号を供給するサンプル・ホ
ールド回路９を備えている。本発明の第５の実施例を示
す。Ｓ／Ｈ回路の出力信号（サンプル・ホールドされた
入力信号）は、ホールド期間中は振動しながら一定値に
落ちつく。このため、ホールド出力信号をサンプリング
する上位側Ａ／Ｄ変換器１とアナログ減算回路３のサン
プリングタイミングをそろえる必要がなくなる。また、
上位側Ａ／Ｄ変換器に必要な精度はＮ１ビット（Ｎ１＜
Ｎ、Ｎは全体の分解能）であるので、アナログ減算回路
に必要な精度に比べ大幅に緩和されている。したがっ
て、Ｓ／Ｈ回路の出力がＮビット精度に落ちつく以前に
上位側Ａ／Ｄ変換器１の変換動作を開始できる。このこ
とは、図６に示した第１の実施例のタイミングチャート
中のＡＤ１の比較動作が期間Ｔ１０の途中から開始でき
ることを意味する。したがって、上位側Ａ／Ｄ変換器の
比較動作後に行うＤ／Ａ変換動作、減算動作、等の動作
時間を長くとることができ、それらのブロックに対する
動作速度を緩和することができる。ただし、第１の実施
例に比較すると、入力Ｓ／Ｈ回路が増加した分、消費電
力が増加することになる。

【００５１】

【発明の効果】以上述べたような本発明では、従来の直
並列型Ａ／Ｄ変換器に比べて低電圧で高速・高精度なＡ
／Ｄ変換器を実現できる。

【図面の簡単な説明】

【図１】本発明の１実施例を示す図である。

【図２】本発明の上位側Ａ／Ｄ変換器１の構成例を示す
図である。

【図３】本発明の下位側Ａ／Ｄ変換器６の構成例を示す
図である。

【図４】本発明で用いる２ビット４段構成電流ツリー型
Ａ／Ｄ変換器の図である。

【図５】本発明のＤ／Ａ変換器２の構成例を示す図であ
る。

【図６】本発明の第１の実施例のＡ／Ｄ変換器のタイミ
ングチャートの例を示す図である。

【図７】本発明のサンプル・ホールド回路４の構成例を
示す図である。

【図８】本発明の電圧−電流変換回路５の構成例を示す
図である。

【図９】従来の直並列型Ａ／Ｄ変換器のブロック図であ
る。

【図１０】従来のＤ／Ａ減算回路の構成例を示す図であ
る。

【図１１】本発明の第２の実施例を示す図である。

【図１２】本発明の第２の実施例のＡ／Ｄ変換器のタイ
ミングチャートの例を示す図である。

【図１３】本発明の第３の実施例を示す図である。

【図１４】本発明の第４の実施例を示す図である。

【図１５】本発明で用いる電流出力型Ｄ／Ａ変換器の構
成例を示す図である。

【図１６】本発明で用いる入力信号電圧−電流変換およ
び減算手段の構成例を示す図である。

【図１７】本発明の第５の実施例を示す図である。

【符号の説明】

１上位側電圧モードＡ／Ｄ変換器２Ｄ／Ａ変換器３アナログ減算回路４サンプル・ホールド回路５電圧−電流変換回路６下位側電流モードＡ／Ｄ変換器７加算器

Claims

(57)【特許請求の範囲】

【請求項１】アナログ入力信号を分解能の粗いディジタ
ル信号にアナログ／ディジタル変換（Ａ／Ｄ変換）する
上位側アナログ／ディジタル変換器（Ａ／Ｄ変換器）
と、前記上位側Ａ／Ｄ変換器の変換結果をディジタル／
アナログ変換（Ｄ／Ａ変換）するディジタル／アナログ
変換器（Ｄ／Ａ変換器）と、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力アナロ
グ信号との減算を行うアナログ減算回路と、前記アナログ減算回路の出力をＡ／Ｄ変換する下位側Ａ
／Ｄ変換器と、前記上位側Ａ／Ｄ変換器のディジタル出力と前記下位側
Ａ／Ｄ変換器のディジタル出力とからアナログ入力信号
に対応するディジタルコードを決定する加算器部とを備
えている直並列型Ａ／Ｄ変換器において、前記上位側Ａ／Ｄ変換器は、入力電圧信号をＡ／Ｄ変換
する電圧モードＡ／Ｄ変換器で構成され、前記下位側Ａ／Ｄ変換器は、入力電流信号をＡ／Ｄ変換
する電流モードＡ／Ｄ変換器で構成され、前記アナログ減算回路の出力信号が電圧である場合に
は、前記アナログ減算回路は、電圧出力信号を電流信号
に変換する電圧−電流変換回路を介して前記下位側Ａ／
Ｄ変換器に接続されていることを特徴とする直並列型Ａ
／Ｄ変換器。
【請求項２】前記アナログ減算回路の出力と前記電圧−
電流変換回路の出力の少なくとも一方に、サンプル・ホ
ールド回路が接続されている請求項１記載の直並列型Ａ
／Ｄ変換器。
【請求項３】前記下位側Ａ／Ｄ変換器は、一または多出
力カレントミラー回路を多段に縦続接続し、それぞれの
電流経路で電流を減算あるいは加算する電流加減算回路
を有し、最終段のカレントミラー回路の出力電流と比較
電流とを比較してディジタル出力を出力する比較器とを
有する電流モードＡ／Ｄ変換器である請求項１または２
記載の直並列型Ａ／Ｄ変換器。
【請求項４】前記Ｄ／Ａ変換器は、直列接続された複数
個の抵抗で基準電圧を分圧し、各抵抗の接続点からタッ
プを取り出し、各タップの電圧からディジタル入力に応
じた電圧を選択して出力する抵抗列方式Ｄ／Ａ変換器で
あり、前記アナログ減算回路は前記入力信号電圧をキャ
パシタに充電し、次に前記Ｄ／Ａ変換器の出力電圧を前
記キャパシタの一方の電極に印加することで、前記入力
信号電圧と前記Ｄ／Ａ変換器の出力電圧との差分を当該
アナログ減算回路の出力電圧の変化分とする請求項１，
２または３記載の直並列型Ａ／Ｄ変換器。
【請求項５】前記Ｄ／Ａ変換器は、電流出力型Ｄ／Ａ変
換器であり、前記入力信号電圧を電流に電圧−電流変換
する手段を有し、前記入力信号電圧を変換した電流から
前記Ｄ／Ａ変換器の出力電流を減算する手段を有してい
ることを特徴とする請求項２または３記載の直並列型Ａ
／Ｄ変換器。
【請求項６】アナログ入力信号をサンプル・ホールド
し、前記アナログ減算回路に供給するサンプル・ホール
ド回路を備えている請求項１，２，３，４，または５記
載の直並列型Ａ／Ｄ変換器。
【請求項７】アナログ入力信号をサンプル・ホールド
し、前記上位側Ａ／Ｄ変換器および前記アナログ減算回
路のそれぞれにアナログ信号を供給するサンプル・ホー
ルド回路を有する請求項１，２，３，４または５記載の
直並列型Ａ／Ｄ変換器。