JP2762969B2 - 抵抗ストリング型ｄ／ａ変換器、および直並列型ａ／ｄ変換器 - Google Patents
抵抗ストリング型ｄ／ａ変換器、および直並列型ａ／ｄ変換器Info
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- H03M1/74—Simultaneous conversion
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Description
【０００１】
【発明が属する技術分野】本発明は、ディジタル信号を
アナログ信号に変換するディジタル・アナログ変換器
（「Ｄ／Ａ変換器」といい、あるいは「ＤＡＣ」とも略
記される）及びこのＤ／Ａ変換器を用いてアナログ信号
をディジタル信号に変換するアナログ・ディジタル変換
器（「Ａ／Ｄ変換器」といい、あるいは「ＡＤＣ」とも
略記される）に関し、特に抵抗ストリング型Ｄ／Ａ変換
器、及びこれを用いた直並列型Ａ／Ｄ変換器に関する。
アナログ信号に変換するディジタル・アナログ変換器
（「Ｄ／Ａ変換器」といい、あるいは「ＤＡＣ」とも略
記される）及びこのＤ／Ａ変換器を用いてアナログ信号
をディジタル信号に変換するアナログ・ディジタル変換
器（「Ａ／Ｄ変換器」といい、あるいは「ＡＤＣ」とも
略記される）に関し、特に抵抗ストリング型Ｄ／Ａ変換
器、及びこれを用いた直並列型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】抵抗ストリング型Ｄ／Ａ変換器は、抵抗
分割型Ｄ／Ａ変換器の一つであり、抵抗ストリングとは
複数の抵抗を直列に接続し各接続点から端子（タップ）
を引き出した構成とされる。
分割型Ｄ／Ａ変換器の一つであり、抵抗ストリングとは
複数の抵抗を直列に接続し各接続点から端子（タップ）
を引き出した構成とされる。
【０００３】抵抗ストリング型Ｄ／Ａ変換器は、抵抗ス
トリングの各端子の電圧（参照電圧）を、ディジタル入
力値でオン／オフ（ＯＮ，ＯＦＦ）制御される出力選択
用スイッチにより選択して出力することにより、ディジ
タル・アナログ（Ｄ／Ａ）変換をおこなう。
トリングの各端子の電圧（参照電圧）を、ディジタル入
力値でオン／オフ（ＯＮ，ＯＦＦ）制御される出力選択
用スイッチにより選択して出力することにより、ディジ
タル・アナログ（Ｄ／Ａ）変換をおこなう。
【０００４】図５に、抵抗ストリング型Ｄ／Ａ変換器の
従来例として、最も基本的な抵抗ストリング型Ｄ／Ａ変
換器の構成を示す。
従来例として、最も基本的な抵抗ストリング型Ｄ／Ａ変
換器の構成を示す。
【０００５】図５を参照して、この抵抗ストリング型Ｄ
／Ａ変換器の例は、３ビットＤ／Ａ変換器の構成例であ
り、上端基準電圧Ｖｒｔと下端基準電圧Ｖｒｂを抵抗ス
トリングＲ１〜Ｒ７により分圧し、抵抗ストリングの抵
抗Ｒ１とＲ７の端部の端子及び各抵抗の接続点に設けら
れた端子（タップ）に一端がそれぞれ接続され、他端が
出力端子ｎ１０に共通に接続されてなる８個の出力選択
用スイッチＳ１０〜Ｓ１７のいずれか１つだけを選択す
ることにより、８種類の電圧を出力する。
／Ａ変換器の例は、３ビットＤ／Ａ変換器の構成例であ
り、上端基準電圧Ｖｒｔと下端基準電圧Ｖｒｂを抵抗ス
トリングＲ１〜Ｒ７により分圧し、抵抗ストリングの抵
抗Ｒ１とＲ７の端部の端子及び各抵抗の接続点に設けら
れた端子（タップ）に一端がそれぞれ接続され、他端が
出力端子ｎ１０に共通に接続されてなる８個の出力選択
用スイッチＳ１０〜Ｓ１７のいずれか１つだけを選択す
ることにより、８種類の電圧を出力する。
【０００６】しかし、出力端子ｎ１０に出力選択用スイ
ッチＳ１０〜Ｓ１７の一端が複数個共通に接続されるた
め、その寄生容量が大きくなり、セトリング時間が大き
くなるという問題がある。
ッチＳ１０〜Ｓ１７の一端が複数個共通に接続されるた
め、その寄生容量が大きくなり、セトリング時間が大き
くなるという問題がある。
【０００７】特に、Ｄ／Ａ変換器の分解能（ビット数）
が上がると、一端が互いに共通接続される出力選択用ス
イッチの個数は多くなり（ＮビットのＤ／Ａ変換器で２
N個ないし２N−１個）、セトリング時間の劣化は非常に
大きなものとなる。
が上がると、一端が互いに共通接続される出力選択用ス
イッチの個数は多くなり（ＮビットのＤ／Ａ変換器で２
N個ないし２N−１個）、セトリング時間の劣化は非常に
大きなものとなる。
【０００８】ここで、セトリング時間とは、Ｄ／Ａ変換
器の出力が遷移して所定の目標値に達するまでの時間を
いう。
器の出力が遷移して所定の目標値に達するまでの時間を
いう。
【０００９】そこで、抵抗ストリング型Ｄ／Ａ変換器の
第２の従来例として、図６に示すように、出力選択用ス
イッチＳ１０〜Ｓ３１を木構造（tree-structure）に構
成してセトリング時間の高速化を図ったものがある。
第２の従来例として、図６に示すように、出力選択用ス
イッチＳ１０〜Ｓ３１を木構造（tree-structure）に構
成してセトリング時間の高速化を図ったものがある。
【００１０】図６を参照して、この抵抗ストリング型Ｄ
／Ａ変換器は、上端基準電圧Ｖｒｔと下端基準電圧Ｖｒ
ｂとの間に直列に接続され７個の抵抗からなる抵抗スト
リングＲ１〜Ｒ７と、抵抗ストリングＲ１〜Ｒ７のタッ
プと出力端子ｎ３０との間に木構造状に接続されてなる
複数の出力選択用スイッチ群とからなり、抵抗ストリン
グのタップにそれぞれ一端が接続され他端が共通のノー
ドｎ１０〜ｎ１３にそれぞれ接続された４対の出力選択
用トランジスタ（Ｓ１０，Ｓ１１），（Ｓ１２，Ｓ１
３），（Ｓ１４，Ｓ１５），（Ｓ１６，Ｓ１７）からな
る第１のスイッチ群と、一端がノードｎ１０〜ｎ１３に
それぞれ接続され他端が共通のノードｎ２０，ｎ２１に
それぞれ接続された２対の出力選択用スイッチ（Ｓ２
０，Ｓ２１），（Ｓ２２，Ｓ２３）からなる第２のスイ
ッチ群と、一端がそれぞれノードｎ２０，ｎ２１に接続
され他端が出力端子ｎ３０に接続された一対の出力選択
用スイッチ（Ｓ３０，Ｓ３１）からなる第３のスイッチ
群と、から構成されている。
／Ａ変換器は、上端基準電圧Ｖｒｔと下端基準電圧Ｖｒ
ｂとの間に直列に接続され７個の抵抗からなる抵抗スト
リングＲ１〜Ｒ７と、抵抗ストリングＲ１〜Ｒ７のタッ
プと出力端子ｎ３０との間に木構造状に接続されてなる
複数の出力選択用スイッチ群とからなり、抵抗ストリン
グのタップにそれぞれ一端が接続され他端が共通のノー
ドｎ１０〜ｎ１３にそれぞれ接続された４対の出力選択
用トランジスタ（Ｓ１０，Ｓ１１），（Ｓ１２，Ｓ１
３），（Ｓ１４，Ｓ１５），（Ｓ１６，Ｓ１７）からな
る第１のスイッチ群と、一端がノードｎ１０〜ｎ１３に
それぞれ接続され他端が共通のノードｎ２０，ｎ２１に
それぞれ接続された２対の出力選択用スイッチ（Ｓ２
０，Ｓ２１），（Ｓ２２，Ｓ２３）からなる第２のスイ
ッチ群と、一端がそれぞれノードｎ２０，ｎ２１に接続
され他端が出力端子ｎ３０に接続された一対の出力選択
用スイッチ（Ｓ３０，Ｓ３１）からなる第３のスイッチ
群と、から構成されている。
【００１１】出力選択用スイッチＳ１０〜Ｓ３１を木構
造としたことにより、木構造の各ノードｎ１０〜ｎ２
１、及び出力端子ｎ３０に付加される出力選択用スイッ
チの寄生容量が分散されるため、１つの信号経路に付く
寄生容量が小さくなり、その結果、セトリング時間が速
くなる。但し、出力選択用スイッチの個数は、木構造の
構成を採らないものと比べ、多くなる。
造としたことにより、木構造の各ノードｎ１０〜ｎ２
１、及び出力端子ｎ３０に付加される出力選択用スイッ
チの寄生容量が分散されるため、１つの信号経路に付く
寄生容量が小さくなり、その結果、セトリング時間が速
くなる。但し、出力選択用スイッチの個数は、木構造の
構成を採らないものと比べ、多くなる。
【００１２】また、抵抗ストリングの各タップから出力
端子までの経路に、複数の出力選択用スイッチが直列形
態に接続されるため（例えば図６の場合、１つの経路に
出力選択用スイッチは３段接続される）、出力選択用ス
イッチのオン抵抗（導通抵抗）が大きい場合には、セト
リング時間が遅くなる場合もある。
端子までの経路に、複数の出力選択用スイッチが直列形
態に接続されるため（例えば図６の場合、１つの経路に
出力選択用スイッチは３段接続される）、出力選択用ス
イッチのオン抵抗（導通抵抗）が大きい場合には、セト
リング時間が遅くなる場合もある。
【００１３】これらの抵抗ストリング型Ｄ／Ａ変換器
は、直並列型Ａ／Ｄ変換器に内蔵されるＤ／Ａ変換器と
してよく用いられる。
は、直並列型Ａ／Ｄ変換器に内蔵されるＤ／Ａ変換器と
してよく用いられる。
【００１４】直並列（サブレンジング、マルチステッ
プ、又はマルチステージ）型Ａ／Ｄ変換器は、Ａ／Ｄ変
換を複数段階に分けておこなうことにより、いわゆる全
並列（フル・フラッシュ）型Ａ／Ｄ変換器よりも、必要
とされる比較器の個数を低減できるという利点を有す
る。
プ、又はマルチステージ）型Ａ／Ｄ変換器は、Ａ／Ｄ変
換を複数段階に分けておこなうことにより、いわゆる全
並列（フル・フラッシュ）型Ａ／Ｄ変換器よりも、必要
とされる比較器の個数を低減できるという利点を有す
る。
【００１５】全並列型Ａ／Ｄ変換器においては、Ｎビッ
トＡ／Ｄ変換器の場合、２Nまたは２N−１個の比較器に
て、一時に一括してＡ／Ｄ変換する構成とされるが、直
並列型Ａ／Ｄ変換器においては、例えば２段直並列型の
（ｎ＋ｍ）ビットＡＤＣの場合、以下の２通りの変換方
法がある。
トＡ／Ｄ変換器の場合、２Nまたは２N−１個の比較器に
て、一時に一括してＡ／Ｄ変換する構成とされるが、直
並列型Ａ／Ｄ変換器においては、例えば２段直並列型の
（ｎ＋ｍ）ビットＡＤＣの場合、以下の２通りの変換方
法がある。
【００１６】その変換方法の一つは、１段目で粗く（ｎ
ビット）Ａ／Ｄ変換した後、そのＡ／Ｄ変換結果から、
Ｄ／Ａ変換器にて入力信号とｎビットの精度以内で近接
した１つの近似信号を生成し、入力信号と生成された該
近似信号との差分をとり、この差分を２段目で細かく
（ｍビット）Ａ／Ｄ変換し、１段目と２段目のディジタ
ル出力を合わせて（ｎ＋ｍ）ビットのディジタル出力を
得るものである。
ビット）Ａ／Ｄ変換した後、そのＡ／Ｄ変換結果から、
Ｄ／Ａ変換器にて入力信号とｎビットの精度以内で近接
した１つの近似信号を生成し、入力信号と生成された該
近似信号との差分をとり、この差分を２段目で細かく
（ｍビット）Ａ／Ｄ変換し、１段目と２段目のディジタ
ル出力を合わせて（ｎ＋ｍ）ビットのディジタル出力を
得るものである。
【００１７】他の変換方法は、１段目で粗く（ｎビッ
ト）Ａ／Ｄ変換した後、そのＡ／Ｄ変換結果からＤ／Ａ
変換器で入力信号とｎビットの精度以内で近接したｍビ
ット分の個数の近似信号を生成し、さらに２段目で入力
信号とそれらの近似信号とを比較してＡ／Ｄ変換し、１
段目と２段目のディジタル出力を合わせて（ｎ＋ｍ）ビ
ットのディジタル出力を得るものである。
ト）Ａ／Ｄ変換した後、そのＡ／Ｄ変換結果からＤ／Ａ
変換器で入力信号とｎビットの精度以内で近接したｍビ
ット分の個数の近似信号を生成し、さらに２段目で入力
信号とそれらの近似信号とを比較してＡ／Ｄ変換し、１
段目と２段目のディジタル出力を合わせて（ｎ＋ｍ）ビ
ットのディジタル出力を得るものである。
【００１８】上記したＡ／Ｄ変換は、２ステップの構成
であるが、３段以上に分けてＡ／Ｄ変換しても同様であ
る。
であるが、３段以上に分けてＡ／Ｄ変換しても同様であ
る。
【００１９】以上のように、直並列型Ａ／Ｄ変換器で
は、Ｄ／Ａ変換器が必要となり、このためＡ／Ｄ変換の
速度はＤＡＣのセトリング時間の影響を受ける。
は、Ｄ／Ａ変換器が必要となり、このためＡ／Ｄ変換の
速度はＤＡＣのセトリング時間の影響を受ける。
【００２０】
【発明が解決しようとする課題】以上、図５及び図６に
示した従来の抵抗ストリング型Ｄ／Ａ変換器は、以下に
記載の問題を有する。
示した従来の抵抗ストリング型Ｄ／Ａ変換器は、以下に
記載の問題を有する。
【００２１】Ｄ／Ａ変換器の分解能（ビット数）が上が
ると、出力選択用スイッチの個数が多くなり、たとえ木
構造とした場合にも、出力選択用スイッチの寄生容量や
各ノードに接続する配線等の寄生容量が大きくなり、セ
トリング時間が劣化する。
ると、出力選択用スイッチの個数が多くなり、たとえ木
構造とした場合にも、出力選択用スイッチの寄生容量や
各ノードに接続する配線等の寄生容量が大きくなり、セ
トリング時間が劣化する。
【００２２】また、木構造のＤ／Ａ変換器の場合、抵抗
ストリングのタップから出力端子までの経路に出力選択
用スイッチが複数直列接続されて、各ノードの駆動が行
われるため、セトリング時間の劣化を避けられない。
ストリングのタップから出力端子までの経路に出力選択
用スイッチが複数直列接続されて、各ノードの駆動が行
われるため、セトリング時間の劣化を避けられない。
【００２３】そして、上記従来例では、出力選択用スイ
ッチが全てオフしているときには、各々の出力選択用ス
イッチの出力端子側の端子電位はほぼ以前に出力してい
た電圧となり、次にその電圧と大きく異なる電圧を出力
しようとすると、上記した寄生容量や出力選択用スイッ
チの直列抵抗成分によってセトリング時間が遅くなると
いう問題がある。
ッチが全てオフしているときには、各々の出力選択用ス
イッチの出力端子側の端子電位はほぼ以前に出力してい
た電圧となり、次にその電圧と大きく異なる電圧を出力
しようとすると、上記した寄生容量や出力選択用スイッ
チの直列抵抗成分によってセトリング時間が遅くなると
いう問題がある。
【００２４】一方、セトリング時間を速くしようとして
抵抗ストリングを流れる電流を大きくすると消費電力が
大きくなるという問題もある。
抵抗ストリングを流れる電流を大きくすると消費電力が
大きくなるという問題もある。
【００２５】また、上記従来の抵抗ストリング型Ｄ／Ａ
変換器を直並列型Ａ／Ｄ変換器に内蔵する場合、Ｄ／Ａ
変換器の動作時間は、例えば１段目のＡ／Ｄ変換の終了
後とされ、上記従来のＤ／Ａ変換器では、１段目のＡ／
Ｄ変換動作中の時間を有効に活用することができないと
いう問題がある。
変換器を直並列型Ａ／Ｄ変換器に内蔵する場合、Ｄ／Ａ
変換器の動作時間は、例えば１段目のＡ／Ｄ変換の終了
後とされ、上記従来のＤ／Ａ変換器では、１段目のＡ／
Ｄ変換動作中の時間を有効に活用することができないと
いう問題がある。
【００２６】従って、本発明の目的は、セトリング時間
が小さく、且つ消費電力の低減を達成する抵抗ストリン
グ型Ｄ／Ａ変換器を提供することにある。また、本発明
の目的は、抵抗ストリング型Ｄ／Ａ変換器を内蔵した直
並列型Ａ／Ｄ変換器の変換速度を高速化することにあ
る。
が小さく、且つ消費電力の低減を達成する抵抗ストリン
グ型Ｄ／Ａ変換器を提供することにある。また、本発明
の目的は、抵抗ストリング型Ｄ／Ａ変換器を内蔵した直
並列型Ａ／Ｄ変換器の変換速度を高速化することにあ
る。
【００２７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、互いに異なる基準電位の間に挿入された
複数の抵抗を備えタップから所定の電圧が取り出される
抵抗ストリングと、前記抵抗ストリングの前記タップと
出力端子との間に配設され第１のスイッチ群から第Ｎの
スイッチ群（但し、Ｎは所定の正数）がＮ段木構造状に
設けられてなる出力選択用のスイッチ群と、前記第１の
スイッチ群から前記第Ｎのスイッチ群のうちの少なくと
も一のスイッチの前記出力端子側のノードと所定のリセ
ット電位との接続を制御するリセット用スイッチと、を
有することを特徴とする抵抗ストリング型Ｄ／Ａ変換器
を提供する。
に、本発明は、互いに異なる基準電位の間に挿入された
複数の抵抗を備えタップから所定の電圧が取り出される
抵抗ストリングと、前記抵抗ストリングの前記タップと
出力端子との間に配設され第１のスイッチ群から第Ｎの
スイッチ群（但し、Ｎは所定の正数）がＮ段木構造状に
設けられてなる出力選択用のスイッチ群と、前記第１の
スイッチ群から前記第Ｎのスイッチ群のうちの少なくと
も一のスイッチの前記出力端子側のノードと所定のリセ
ット電位との接続を制御するリセット用スイッチと、を
有することを特徴とする抵抗ストリング型Ｄ／Ａ変換器
を提供する。
【００２８】また、本発明は、互いに異なる基準電位の
間に挿入された複数の抵抗を備えタップから所定の電圧
が取り出される抵抗ストリングと、前記抵抗ストリング
の前記タップと出力端子との間に配設され第１のスイッ
チ群から第Ｎのスイッチ群（但し、Ｎは所定の正数）が
Ｎ段木構造状に設けられてなる出力選択用のスイッチ群
と、前記第１のスイッチ群から前記第Ｎのスイッチ群の
うちの少なくとも一のスイッチの前記出力端子側のノー
ドと前記抵抗ストリングの所定の端子との接続を制御す
るリセット用スイッチと、を有することを特徴とする抵
抗ストリング型Ｄ／Ａ変換器を提供する。
間に挿入された複数の抵抗を備えタップから所定の電圧
が取り出される抵抗ストリングと、前記抵抗ストリング
の前記タップと出力端子との間に配設され第１のスイッ
チ群から第Ｎのスイッチ群（但し、Ｎは所定の正数）が
Ｎ段木構造状に設けられてなる出力選択用のスイッチ群
と、前記第１のスイッチ群から前記第Ｎのスイッチ群の
うちの少なくとも一のスイッチの前記出力端子側のノー
ドと前記抵抗ストリングの所定の端子との接続を制御す
るリセット用スイッチと、を有することを特徴とする抵
抗ストリング型Ｄ／Ａ変換器を提供する。
【００２９】そして、本発明は、前記請求項１又は２記
載のＤ／Ａ変換器を含み、該Ｄ／Ａ変換器から出力され
るアナログ信号を比較参照して入力アナログ信号をアナ
ログ・ディジタル変換することを特徴とするＡ／Ｄ変換
器を提供する。
載のＤ／Ａ変換器を含み、該Ｄ／Ａ変換器から出力され
るアナログ信号を比較参照して入力アナログ信号をアナ
ログ・ディジタル変換することを特徴とするＡ／Ｄ変換
器を提供する。
【００３０】本発明は、互いに異なる基準電位の間に挿
入された複数の抵抗を備えタップから所定の電圧が取り
出される抵抗ストリングと、前記抵抗ストリングの前記
タップの後段に配設され第１のスイッチ群から第Ｎのス
イッチ群（但し、Ｎは所定の正数）がＮ段木構造状に設
けられ該第Ｎのスイッチ群が出力端に接続されてなる出
力選択用のスイッチ群と、前記第１のスイッチ群から前
記第Ｎのスイッチ群のうちの少なくとも一のスイッチの
前記出力端側のノードとリセット電位との接続を制御す
るリセット用スイッチと、を有する抵抗ストリング型Ｄ
／Ａ変換器と、入力信号をアナログ・ディジタル変換
（「Ａ／Ｄ変換」という）するＡ／Ｄ変換手段と、を備
え、前記Ａ／Ｄ変換手段の入力端子を前記リセット用ス
イッチを介して前記少なくとも一のスイッチのノードに
接続し、該ノードに前記入力端子の電位を前記リセット
電位として供給することを特徴とするＡ／Ｄ変換器を提
供する。
入された複数の抵抗を備えタップから所定の電圧が取り
出される抵抗ストリングと、前記抵抗ストリングの前記
タップの後段に配設され第１のスイッチ群から第Ｎのス
イッチ群（但し、Ｎは所定の正数）がＮ段木構造状に設
けられ該第Ｎのスイッチ群が出力端に接続されてなる出
力選択用のスイッチ群と、前記第１のスイッチ群から前
記第Ｎのスイッチ群のうちの少なくとも一のスイッチの
前記出力端側のノードとリセット電位との接続を制御す
るリセット用スイッチと、を有する抵抗ストリング型Ｄ
／Ａ変換器と、入力信号をアナログ・ディジタル変換
（「Ａ／Ｄ変換」という）するＡ／Ｄ変換手段と、を備
え、前記Ａ／Ｄ変換手段の入力端子を前記リセット用ス
イッチを介して前記少なくとも一のスイッチのノードに
接続し、該ノードに前記入力端子の電位を前記リセット
電位として供給することを特徴とするＡ／Ｄ変換器を提
供する。
【００３１】また、本発明は、互いに異なる基準電位の
間に挿入された複数の抵抗を備えタップから所定の電圧
が取り出される抵抗ストリングと、前記抵抗ストリング
の前記タップの後段に配設され第１のスイッチ群から第
Ｎのスイッチ群（但し、Ｎは所定の正数）がＮ段木構造
状に設けられ該第Ｎのスイッチ群が出力端に接続されて
なる出力選択用のスイッチ群と、前記第１のスイッチ群
から前記第Ｎのスイッチ群のうちの少なくとも一のスイ
ッチの前記出力端側のノードとリセット電位との接続を
制御するリセット用スイッチと、を有する抵抗ストリン
グ型Ｄ／Ａ変換器と、入力信号をＡ／Ｄ変換するＡ／Ｄ
変換手段と、を備え、前記Ａ／Ｄ変換手段の入力と等価
な信号を入力して駆動する駆動手段を更に備え、前記駆
動手段の出力を前記リセット用スイッチを介して前記少
なくとも一のスイッチのノードに接続し、該ノードに前
記リセット電位を供給することを特徴とするＡ／Ｄ変換
器を提供する。
間に挿入された複数の抵抗を備えタップから所定の電圧
が取り出される抵抗ストリングと、前記抵抗ストリング
の前記タップの後段に配設され第１のスイッチ群から第
Ｎのスイッチ群（但し、Ｎは所定の正数）がＮ段木構造
状に設けられ該第Ｎのスイッチ群が出力端に接続されて
なる出力選択用のスイッチ群と、前記第１のスイッチ群
から前記第Ｎのスイッチ群のうちの少なくとも一のスイ
ッチの前記出力端側のノードとリセット電位との接続を
制御するリセット用スイッチと、を有する抵抗ストリン
グ型Ｄ／Ａ変換器と、入力信号をＡ／Ｄ変換するＡ／Ｄ
変換手段と、を備え、前記Ａ／Ｄ変換手段の入力と等価
な信号を入力して駆動する駆動手段を更に備え、前記駆
動手段の出力を前記リセット用スイッチを介して前記少
なくとも一のスイッチのノードに接続し、該ノードに前
記リセット電位を供給することを特徴とするＡ／Ｄ変換
器を提供する。
【００３２】本発明のＡ／Ｄ変換器は、好ましくは、前
記ノードを前記リセット電位に接続するリセット期間を
前記Ｄ／Ａ変換器が作動しない期間に割り当てたことを
特徴とする。
記ノードを前記リセット電位に接続するリセット期間を
前記Ｄ／Ａ変換器が作動しない期間に割り当てたことを
特徴とする。
【００３３】本発明のＡ／Ｄ変換器は、好ましくは、前
記Ｄ／Ａ変換器の出力信号と前記入力信号との差分を第
２のＡ／Ｄ変換手段でＡ／Ｄ変換して出力することを特
徴とする。
記Ｄ／Ａ変換器の出力信号と前記入力信号との差分を第
２のＡ／Ｄ変換手段でＡ／Ｄ変換して出力することを特
徴とする。
【００３４】本発明のＡ／Ｄ変換器は、好ましくは、前
記Ｄ／Ａ変換器の抵抗ストリングの１又は複数の所定の
タップの電位を前記Ａ／Ｄ変換手段に参照電位として供
給し、前記Ａ／Ｄ変換手段が前記入力信号を前記参照電
位と比較して、選択された参照電位の範囲を指定する符
号を前記Ｄ／Ａ変換器の出力選択用スイッチのオンオフ
を制御する信号として供給することを特徴とする。
記Ｄ／Ａ変換器の抵抗ストリングの１又は複数の所定の
タップの電位を前記Ａ／Ｄ変換手段に参照電位として供
給し、前記Ａ／Ｄ変換手段が前記入力信号を前記参照電
位と比較して、選択された参照電位の範囲を指定する符
号を前記Ｄ／Ａ変換器の出力選択用スイッチのオンオフ
を制御する信号として供給することを特徴とする。
【００３５】また、本発明のＡ／Ｄ変換器は、好ましく
は、前記Ｄ／Ａ変換器が出力端子を複数備え、前記選択
された参照電位の範囲内の各タップの電位を前記出力選
択用スイッチを介して前記複数の出力端子に出力し、前
記Ａ／Ｄ変換手段の後段に設けられた第２のＡ／Ｄ変換
手段の参照電圧として供給することを特徴とする。
は、前記Ｄ／Ａ変換器が出力端子を複数備え、前記選択
された参照電位の範囲内の各タップの電位を前記出力選
択用スイッチを介して前記複数の出力端子に出力し、前
記Ａ／Ｄ変換手段の後段に設けられた第２のＡ／Ｄ変換
手段の参照電圧として供給することを特徴とする。
【００３６】さらに、本発明のＡ／Ｄ変換器は、好まし
くは、複数段のＡ／Ｄ変換手段からなり、各段のＡ／Ｄ
変換出力を併せて所望の分解能のＡ／Ｄ変換を行うよう
に構成された直並列型Ａ／Ｄ変換器として構成してもよ
い。
くは、複数段のＡ／Ｄ変換手段からなり、各段のＡ／Ｄ
変換出力を併せて所望の分解能のＡ／Ｄ変換を行うよう
に構成された直並列型Ａ／Ｄ変換器として構成してもよ
い。
【００３７】
【作用】本発明に係る抵抗ストリング型Ｄ／Ａ変換器の
原理・作用を以下に説明する。
原理・作用を以下に説明する。
【００３８】本発明（請求項１参照）に係るＤ／Ａ変換
器においては、抵抗ストリングと、抵抗ストリングと出
力端子との間に配設される、第１のスイッチ群から第Ｎ
のスイッチ群からなる木構造を備えたことにより、前記
従来例と同様に、出力選択用スイッチ群が木構造を有す
る抵抗ストリング型Ｄ／Ａ変換器を形成し、第１のスイ
ッチ群から第Ｎのスイッチ群の各出力選択用スイッチの
出力端子側の一端（すなわち木構造の各ノード）と複数
種類のリセット電位とを接続する複数のリセット用スイ
ッチを備えたことにより、Ｄ／Ａ変換器の変換終了後
に、次のＤＡ変換に入る前にリセット期間を設け、リセ
ット用スイッチにより木構造の各ノードをリセット電位
にリセットする。
器においては、抵抗ストリングと、抵抗ストリングと出
力端子との間に配設される、第１のスイッチ群から第Ｎ
のスイッチ群からなる木構造を備えたことにより、前記
従来例と同様に、出力選択用スイッチ群が木構造を有す
る抵抗ストリング型Ｄ／Ａ変換器を形成し、第１のスイ
ッチ群から第Ｎのスイッチ群の各出力選択用スイッチの
出力端子側の一端（すなわち木構造の各ノード）と複数
種類のリセット電位とを接続する複数のリセット用スイ
ッチを備えたことにより、Ｄ／Ａ変換器の変換終了後
に、次のＤＡ変換に入る前にリセット期間を設け、リセ
ット用スイッチにより木構造の各ノードをリセット電位
にリセットする。
【００３９】このとき、各ノードは高々リセット用スイ
ッチ１つが直列形態に挿入された状態でリセット電位に
接続されてリセットされるため、高速にリセットされ
る。
ッチ１つが直列形態に挿入された状態でリセット電位に
接続されてリセットされるため、高速にリセットされ
る。
【００４０】リセット用スイッチが設けられない構成の
前記従来例においては、Ｄ／Ａ変換器の各ノードは直列
形態に接続された複数の出力選択用スイッチを介してセ
トリング動作をおこなうため、複数の出力選択用スイッ
チの抵抗成分により時定数が大きくなり、セトリング時
間が長くなる。
前記従来例においては、Ｄ／Ａ変換器の各ノードは直列
形態に接続された複数の出力選択用スイッチを介してセ
トリング動作をおこなうため、複数の出力選択用スイッ
チの抵抗成分により時定数が大きくなり、セトリング時
間が長くなる。
【００４１】これに対して、本発明に係るＤ／Ａ変換器
によれば、各ノードをリセット期間中に所定電位にリセ
ットすることにより、以前に出力していた電位にかかわ
らず、次に出力すべき電圧へのセトリング時間は、リセ
ット電位からのセトリング時間となる。このため、リセ
ット用スイッチがない場合に比べて高速化し、かつ一定
のセトリング時間となる。
によれば、各ノードをリセット期間中に所定電位にリセ
ットすることにより、以前に出力していた電位にかかわ
らず、次に出力すべき電圧へのセトリング時間は、リセ
ット電位からのセトリング時間となる。このため、リセ
ット用スイッチがない場合に比べて高速化し、かつ一定
のセトリング時間となる。
【００４２】また、本発明（請求項２参照）に係るＤ／
Ａ変換器は、木構造の各ノードのリセット電位を生成す
る際に、抵抗ストリングからのタップ電圧を利用するも
のである。本発明においては、このような簡易な構成に
よりリセット電位を発生するようにしたため、例えばリ
セット電位を発生するために別の抵抗ストリング等の電
圧発生手段を設け、この電圧発生手段の構成を簡易化す
るよりも遙かに効果的である。
Ａ変換器は、木構造の各ノードのリセット電位を生成す
る際に、抵抗ストリングからのタップ電圧を利用するも
のである。本発明においては、このような簡易な構成に
よりリセット電位を発生するようにしたため、例えばリ
セット電位を発生するために別の抵抗ストリング等の電
圧発生手段を設け、この電圧発生手段の構成を簡易化す
るよりも遙かに効果的である。
【００４３】本発明に係る直並列型Ａ／Ｄ変換器の原理
・作用を以下に説明する。
・作用を以下に説明する。
【００４４】上記した本発明に係るＤ／Ａ変換器を直並
列型Ａ／Ｄ変換器に内蔵することにより（請求項４等参
照）、Ａ／Ｄ変換器内部のＤＡ変換の変換速度が向上
し、このためＡ／Ｄ変換器の変換速度が向上する。
列型Ａ／Ｄ変換器に内蔵することにより（請求項４等参
照）、Ａ／Ｄ変換器内部のＤＡ変換の変換速度が向上
し、このためＡ／Ｄ変換器の変換速度が向上する。
【００４５】そして、直並列型Ａ／Ｄ変換器に、本発明
に係る抵抗ストリング型Ｄ／Ａ変換器を内蔵する場合、
リセット電位としてＡ／Ｄ変換手段の入力電圧を与える
ように構成すると（請求項４参照）、そのセトリング時
間は、Ａ／Ｄ変換手段の入力電圧からＤ／Ａ変換器の出
力すべき電圧へのセトリング時間となる。直並列型Ａ／
Ｄ変換器においては、内部のＤ／Ａ変換器が出力すべき
出力電圧は入力電圧を粗くＡ／Ｄ変換した結果を用いて
再生される近似入力電圧値であるため、Ａ／Ｄ変換手段
の入力電圧とＤ／Ａ変換器の出力すべき出力電圧との電
位差は、粗くＡ／Ｄ変換する際の最小精度に相当する電
圧よりも小さい。
に係る抵抗ストリング型Ｄ／Ａ変換器を内蔵する場合、
リセット電位としてＡ／Ｄ変換手段の入力電圧を与える
ように構成すると（請求項４参照）、そのセトリング時
間は、Ａ／Ｄ変換手段の入力電圧からＤ／Ａ変換器の出
力すべき電圧へのセトリング時間となる。直並列型Ａ／
Ｄ変換器においては、内部のＤ／Ａ変換器が出力すべき
出力電圧は入力電圧を粗くＡ／Ｄ変換した結果を用いて
再生される近似入力電圧値であるため、Ａ／Ｄ変換手段
の入力電圧とＤ／Ａ変換器の出力すべき出力電圧との電
位差は、粗くＡ／Ｄ変換する際の最小精度に相当する電
圧よりも小さい。
【００４６】したがって、Ａ／Ｄ変換手段の入力端子を
Ｄ／Ａ変換器のリセット端子に接続することにより、Ｄ
Ａ変換の速度が向上し、その結果、直並列型Ａ／Ｄ変換
器の変換速度が向上する。
Ｄ／Ａ変換器のリセット端子に接続することにより、Ｄ
Ａ変換の速度が向上し、その結果、直並列型Ａ／Ｄ変換
器の変換速度が向上する。
【００４７】木構造の各ノードに印加するリセット電位
としてＡ／Ｄ変換手段の入力電圧を与えるように構成し
てなる上記本発明に係る直並列型Ａ／Ｄ変換器において
は、入力信号に十分な負荷駆動力がないとＤ／Ａ変換器
のリセットのために入力信号が歪むため、後段のＡ／Ｄ
変換に支障をきたす場合がある。
としてＡ／Ｄ変換手段の入力電圧を与えるように構成し
てなる上記本発明に係る直並列型Ａ／Ｄ変換器において
は、入力信号に十分な負荷駆動力がないとＤ／Ａ変換器
のリセットのために入力信号が歪むため、後段のＡ／Ｄ
変換に支障をきたす場合がある。
【００４８】このため、本発明（請求項６参照）に係る
Ａ／Ｄ変換器においては、Ａ／Ｄ変換手段の入力信号を
所定の増幅手段で負荷駆動力をもたせてから、Ｄ／Ａ変
換器のリセット電圧として供給することにより、上記の
不都合を解消している。
Ａ／Ｄ変換器においては、Ａ／Ｄ変換手段の入力信号を
所定の増幅手段で負荷駆動力をもたせてから、Ｄ／Ａ変
換器のリセット電圧として供給することにより、上記の
不都合を解消している。
【００４９】また、本発明に係るＡ／Ｄ変換器において
は、Ｄ／Ａ変換器のリセット期間としてＤ／Ａ変換器が
作動しない期間割り当てられるため変換動作の遅延は生
じない。
は、Ｄ／Ａ変換器のリセット期間としてＤ／Ａ変換器が
作動しない期間割り当てられるため変換動作の遅延は生
じない。
【００５０】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に詳細に説明する。
して以下に詳細に説明する。
【００５１】
【実施形態１】図１に、本発明の一実施形態に係る抵抗
ストリング型Ｄ／Ａ変換器を３ビット構成の場合につい
て示す。図１において、前記従来例の説明に参照した図
６の要素と同等の機能をなす要素には同一の参照符号が
付されている。
ストリング型Ｄ／Ａ変換器を３ビット構成の場合につい
て示す。図１において、前記従来例の説明に参照した図
６の要素と同等の機能をなす要素には同一の参照符号が
付されている。
【００５２】図１を参照して、本実施形態においては、
出力選択用スイッチの配列自体は、図６に示した前記従
来例の木構造と同様に構成されている。すなわち、本実
施形態は、第１の基準電圧Ｖｒｔと第２の基準電圧Ｖｒ
ｂとの間に接続された抵抗ストリングＲ１〜Ｒ７と、第
１のスイッチ群Ｓ１０〜Ｓ１７と、第２のスイッチ群Ｓ
２０〜Ｓ２３と、第３のスイッチ群Ｓ３０〜Ｓ３１と、
から構成されている。
出力選択用スイッチの配列自体は、図６に示した前記従
来例の木構造と同様に構成されている。すなわち、本実
施形態は、第１の基準電圧Ｖｒｔと第２の基準電圧Ｖｒ
ｂとの間に接続された抵抗ストリングＲ１〜Ｒ７と、第
１のスイッチ群Ｓ１０〜Ｓ１７と、第２のスイッチ群Ｓ
２０〜Ｓ２３と、第３のスイッチ群Ｓ３０〜Ｓ３１と、
から構成されている。
【００５３】但し、本実施形態においては、前記従来例
の構成と相違して、図１に示すように、木構造における
各ノードｎ１０〜ｎ３０に一端をそれぞれ接続し、他端
を各ノードに応じた所定のリセット電位に接続してなる
リセット用スイッチＴ１０〜Ｔ３０が設けられている。
の構成と相違して、図１に示すように、木構造における
各ノードｎ１０〜ｎ３０に一端をそれぞれ接続し、他端
を各ノードに応じた所定のリセット電位に接続してなる
リセット用スイッチＴ１０〜Ｔ３０が設けられている。
【００５４】なお、実際上は、リセット用スイッチＴ１
０〜Ｔ３０によって各ノードｎ１０〜ｎ３０を完全にリ
セット電位にリセットしない場合でも、セトリング時間
の高速化は達成することもできることから、リセット用
スイッチは出力選択用スイッチに比べてそのサイズを十
分小さくできる。したがって、本実施形態においては、
リセット用スイッチによる寄生容量の増加分は無視でき
る。
０〜Ｔ３０によって各ノードｎ１０〜ｎ３０を完全にリ
セット電位にリセットしない場合でも、セトリング時間
の高速化は達成することもできることから、リセット用
スイッチは出力選択用スイッチに比べてそのサイズを十
分小さくできる。したがって、本実施形態においては、
リセット用スイッチによる寄生容量の増加分は無視でき
る。
【００５５】また、本実施形態では、全てのノードｎ１
０〜ｎ３０に対してリセット用スイッチＴ１０〜Ｔ３０
を設けているが、このように全てのノードにリセット用
スイッチを接続する構成とすることなく、部分的にリセ
ット用スイッチを設けるような構成、例えば出力端子ｎ
３０に近いノード（すなわち電圧変化の大きいところ）
だけにリセット用スイッチを設けるようにしても、所望
するセトリング時間の高速化を達成することができる。
０〜ｎ３０に対してリセット用スイッチＴ１０〜Ｔ３０
を設けているが、このように全てのノードにリセット用
スイッチを接続する構成とすることなく、部分的にリセ
ット用スイッチを設けるような構成、例えば出力端子ｎ
３０に近いノード（すなわち電圧変化の大きいところ）
だけにリセット用スイッチを設けるようにしても、所望
するセトリング時間の高速化を達成することができる。
【００５６】本実施形態に係る抵抗ストリング型Ｄ／Ａ
変換器の動作は、以下の点で図６に示した前記従来例の
Ｄ／Ａ変換器と相違する。
変換器の動作は、以下の点で図６に示した前記従来例の
Ｄ／Ａ変換器と相違する。
【００５７】前記従来例では、Ｄ／Ａ変換器にディジタ
ル入力値が与えられた後、出力選択用スイッチが選択さ
れて抵抗ストリングＲ１〜Ｒ７の１つのタップから出力
端子ｎ３０までの一つの経路のみが導通し、出力電圧Ｖ
ｏｕｔは、対応するタップ電圧に向かってセトリングす
る（「セトリング期間」という）。その後、必要な期間
だけ出力電圧をそのまま保つ（「出力期間」という）。
したがって、前記従来例のＤ／Ａ変換器の動作サイクル
はセトリング期間と出力期間の２つに分かれる。
ル入力値が与えられた後、出力選択用スイッチが選択さ
れて抵抗ストリングＲ１〜Ｒ７の１つのタップから出力
端子ｎ３０までの一つの経路のみが導通し、出力電圧Ｖ
ｏｕｔは、対応するタップ電圧に向かってセトリングす
る（「セトリング期間」という）。その後、必要な期間
だけ出力電圧をそのまま保つ（「出力期間」という）。
したがって、前記従来例のＤ／Ａ変換器の動作サイクル
はセトリング期間と出力期間の２つに分かれる。
【００５８】これに対して、本実施形態では、最初に、
リセット用スイッチをオン状態として、各ノードをリセ
ットする期間（「リセット期間」という）が設けられ、
その後、ディジタル入力値により出力選択用スイッチが
選択され、前記従来例と同様に、セトリング期間、出力
期間と続く。したがって、本実施形態のＤ／Ａ変換器の
動作サイクルは、リセット期間、セトリング期間、及び
出力期間の３つに分かれる。
リセット用スイッチをオン状態として、各ノードをリセ
ットする期間（「リセット期間」という）が設けられ、
その後、ディジタル入力値により出力選択用スイッチが
選択され、前記従来例と同様に、セトリング期間、出力
期間と続く。したがって、本実施形態のＤ／Ａ変換器の
動作サイクルは、リセット期間、セトリング期間、及び
出力期間の３つに分かれる。
【００５９】なお、前記従来例のＤ／Ａ変換器のセトリ
ング時間は、以前に出力していた出力電圧と、次に出力
しようとしている出力電圧とに依存し、このためセトリ
ング期間として、最悪条件での最長のセトリング時間が
必要になる。
ング時間は、以前に出力していた出力電圧と、次に出力
しようとしている出力電圧とに依存し、このためセトリ
ング期間として、最悪条件での最長のセトリング時間が
必要になる。
【００６０】前記従来例のＤ／Ａ変換器におけるセトリ
ング時間と、本実施形態のＤ／Ａ変換器におけるリセッ
ト時間とセトリング時間との和を比較して、本実施形態
のＤ／Ａ変換器におけるリセット時間とセトリング時間
との和の方が短いときに、本実施形態のＤ／Ａ変換器の
前記従来例のＤ／Ａ変換器に対する優位性が生じる。
ング時間と、本実施形態のＤ／Ａ変換器におけるリセッ
ト時間とセトリング時間との和を比較して、本実施形態
のＤ／Ａ変換器におけるリセット時間とセトリング時間
との和の方が短いときに、本実施形態のＤ／Ａ変換器の
前記従来例のＤ／Ａ変換器に対する優位性が生じる。
【００６１】さらに、本実施形態においては、Ｄ／Ａ変
換器が作動する必要のない期間をリセット期間に割り当
てることにより、前記セトリング時間のみが前記従来例
のＤ／Ａ変換器との比較対象となる。
換器が作動する必要のない期間をリセット期間に割り当
てることにより、前記セトリング時間のみが前記従来例
のＤ／Ａ変換器との比較対象となる。
【００６２】そして、直並列型Ａ／Ｄ変換器に内蔵され
るＤ／Ａ変換器においては、Ｄ／Ａ変換器が作動する必
要がない期間が存在するため、好ましくは、その期間が
本実施形態に係るＤ／Ａ変換器のリセット期間に割り当
てられる。
るＤ／Ａ変換器においては、Ｄ／Ａ変換器が作動する必
要がない期間が存在するため、好ましくは、その期間が
本実施形態に係るＤ／Ａ変換器のリセット期間に割り当
てられる。
【００６３】
【実施形態２】図２に、本発明の第２の実施形態に係る
抵抗ストリング型Ｄ／Ａ変換器を３ビット構成の場合に
ついて示す。図２において、図１の要素と同等の機能を
なす要素には同一の参照符号が付されている。以下で
は、主に、本実施形態と、図１を参照して説明した前記
第１の実施形態との相違点を説明する。
抵抗ストリング型Ｄ／Ａ変換器を３ビット構成の場合に
ついて示す。図２において、図１の要素と同等の機能を
なす要素には同一の参照符号が付されている。以下で
は、主に、本実施形態と、図１を参照して説明した前記
第１の実施形態との相違点を説明する。
【００６４】図２を参照して、本実施形態に係る抵抗ス
トリング型Ｄ／Ａ変換器においては、各ノードｎ１０〜
ｎ３０のリセット電位を、リセット電位発生用の抵抗ス
トリング等の電圧発生手段を別途用意することなく、Ｄ
／Ａ変換器自体の抵抗ストリングＲ１〜Ｒ７で発生させ
るように構成されている。
トリング型Ｄ／Ａ変換器においては、各ノードｎ１０〜
ｎ３０のリセット電位を、リセット電位発生用の抵抗ス
トリング等の電圧発生手段を別途用意することなく、Ｄ
／Ａ変換器自体の抵抗ストリングＲ１〜Ｒ７で発生させ
るように構成されている。
【００６５】本実施形態においては、抵抗ストリングの
各抵抗Ｒｉ（ｉ＝１〜７）をそれぞれ、２つ分割した抵
抗Ｒｉ１（ｉ＝１〜７）と抵抗Ｒｉ２（ｉ＝１〜７）を
直列形態に接続して構成し、抵抗Ｒｉ１と抵抗Ｒｉ２
（ｉ＝１〜７）の分割抵抗対の接続点である中間のタッ
プからリセット用スイッチを介して各ノードのリセット
電位を供給している。例えば第１のスイッチ群Ｓ１０〜
Ｓ１７の４つのノードｎ１０〜ｎ１３には抵抗Ｒ１，Ｒ
３，Ｒ５，Ｒ７の各中間タップ（各抵抗を構成する２つ
の抵抗の接続点）からリセット用スイッチＴ１０〜Ｔ１
３を介してリセット電位がそれぞれ供給され、第２のス
イッチ群Ｓ２０〜Ｓ２３の２つのノードｎ２０，ｎ２１
には抵抗Ｒ２，Ｒ６の各中間タップからリセット用スイ
ッチＴ２０，Ｔ２１を介してリセット電位がそれぞれ供
給され、第３のスイッチ群Ｓ３０，Ｓ３１のノードｎ３
０（出力端子）には抵抗Ｒ４の中間タップからリセット
用スイッチＴ３０を介してリセット電位が供給される。
各抵抗Ｒｉ（ｉ＝１〜７）をそれぞれ、２つ分割した抵
抗Ｒｉ１（ｉ＝１〜７）と抵抗Ｒｉ２（ｉ＝１〜７）を
直列形態に接続して構成し、抵抗Ｒｉ１と抵抗Ｒｉ２
（ｉ＝１〜７）の分割抵抗対の接続点である中間のタッ
プからリセット用スイッチを介して各ノードのリセット
電位を供給している。例えば第１のスイッチ群Ｓ１０〜
Ｓ１７の４つのノードｎ１０〜ｎ１３には抵抗Ｒ１，Ｒ
３，Ｒ５，Ｒ７の各中間タップ（各抵抗を構成する２つ
の抵抗の接続点）からリセット用スイッチＴ１０〜Ｔ１
３を介してリセット電位がそれぞれ供給され、第２のス
イッチ群Ｓ２０〜Ｓ２３の２つのノードｎ２０，ｎ２１
には抵抗Ｒ２，Ｒ６の各中間タップからリセット用スイ
ッチＴ２０，Ｔ２１を介してリセット電位がそれぞれ供
給され、第３のスイッチ群Ｓ３０，Ｓ３１のノードｎ３
０（出力端子）には抵抗Ｒ４の中間タップからリセット
用スイッチＴ３０を介してリセット電位が供給される。
【００６６】図２に示すような構成により各ノードへリ
セット電位を供給する構成が、Ｄ／Ａ変換器のセトリン
グ時間を最も短くする。
セット電位を供給する構成が、Ｄ／Ａ変換器のセトリン
グ時間を最も短くする。
【００６７】なお、セトリング時間は多少劣化するが、
理想的な場合のリセット電位に近い電圧の抵抗タップか
らリセット電位を与えれば、図２に示すように抵抗を分
割しなくてもよいことになる。
理想的な場合のリセット電位に近い電圧の抵抗タップか
らリセット電位を与えれば、図２に示すように抵抗を分
割しなくてもよいことになる。
【００６８】図２に示す本実施形態のセトリング時間
と、図６に示した前記従来例のセトリング時間との簡略
的な比較例を以下に示す。
と、図６に示した前記従来例のセトリング時間との簡略
的な比較例を以下に示す。
【００６９】下端（低電位側）の基準電位Ｖｒｂが０
［電圧単位］、上端（高電位側）の基準電位Ｖｒｔが７
［電圧単位］であるものとする。以下では簡単のため電
位を示す数値の電圧単位を省略する。
［電圧単位］、上端（高電位側）の基準電位Ｖｒｔが７
［電圧単位］であるものとする。以下では簡単のため電
位を示す数値の電圧単位を省略する。
【００７０】Ｄ／Ａ変換器が以前に出力していた出力電
圧が「６」、次に出力しようとする出力電圧が「１」で
あるとする。
圧が「６」、次に出力しようとする出力電圧が「１」で
あるとする。
【００７１】Ｄ／Ａ変換器の出力選択用スイッチがバイ
ナリ・ディジタル値で直接オン／オフ制御されるものと
して、（Ｓ１０，Ｓ１２，Ｓ１４，Ｓ１６）の組、（Ｓ
１１，Ｓ１３，Ｓ１５，Ｓ１７）の組、（Ｓ２０，Ｓ２
２）の組、（Ｓ２１，Ｓ２３）の組は、それぞれの組で
必ずスイッチのオン／オフ状態が同一となる。
ナリ・ディジタル値で直接オン／オフ制御されるものと
して、（Ｓ１０，Ｓ１２，Ｓ１４，Ｓ１６）の組、（Ｓ
１１，Ｓ１３，Ｓ１５，Ｓ１７）の組、（Ｓ２０，Ｓ２
２）の組、（Ｓ２１，Ｓ２３）の組は、それぞれの組で
必ずスイッチのオン／オフ状態が同一となる。
【００７２】また、本実施形態のＤ／Ａ変換器はリセッ
ト時間が必要であるが、上述したように、リセット電位
へのリセットはリセット用スイッチが複数個直列形態に
接続されることなく行なわれるため、セトリング時間に
比べて無視できるものとする。
ト時間が必要であるが、上述したように、リセット電位
へのリセットはリセット用スイッチが複数個直列形態に
接続されることなく行なわれるため、セトリング時間に
比べて無視できるものとする。
【００７３】そして、Ｄ／Ａ変換器のビット数が大きく
なり（分解能が大となり）、出力選択用スイッチの直列
形態に接続される数が多くなるほど、リセット時間はセ
トリング時間に比べて相対的に小さくなる。
なり（分解能が大となり）、出力選択用スイッチの直列
形態に接続される数が多くなるほど、リセット時間はセ
トリング時間に比べて相対的に小さくなる。
【００７４】図６に示す前記従来例におけるセトリング
時間と、図２に示す本実施形態におけるセトリング時間
の各ノードｎ１０，ｎ２０，ｎ３０の電圧変化は、それ
ぞれ以下の表１に示すものとなる。
時間と、図２に示す本実施形態におけるセトリング時間
の各ノードｎ１０，ｎ２０，ｎ３０の電圧変化は、それ
ぞれ以下の表１に示すものとなる。
【００７５】
【表１】
【００７６】もし、出力選択用スイッチのオン抵抗が十
分小さく、各ノードに付く寄生容量は、全て略等しいも
のとすると、セトリング時間は各ノードにおける電荷の
移動量に比例するものとみなしてよい。
分小さく、各ノードに付く寄生容量は、全て略等しいも
のとすると、セトリング時間は各ノードにおける電荷の
移動量に比例するものとみなしてよい。
【００７７】このとき、セトリング時間は、前記従来例
では、（１＋１＋５）＝７に比例的であるのに対し、本
実施形態では、所定のリセット期間中に、ノードｎ１０
はリセット用スイッチＴ１０を介してリセット電位０．
５に、ノードｎ２０はリセット用スイッチＴ２０を介し
てリセット電位２．５に、ノードｎ３０はリセット用ス
イッチＴ３０を介してリセット電位４．５にリセットさ
れ、その後出力選択用スイッチＳ１１，Ｓ２０，Ｓ３０
が閉成して、ノードｎ１０，ｎ２０，ｎ３０が抵抗Ｒ１
とＲ２の接続点のタップ電位である「１」にセットされ
るため、各ノードの電圧変化の和である、（０．５＋
１．５＋３．５）＝５．５に比例的となり、本実施形態
の方が高速であることがわかる。
では、（１＋１＋５）＝７に比例的であるのに対し、本
実施形態では、所定のリセット期間中に、ノードｎ１０
はリセット用スイッチＴ１０を介してリセット電位０．
５に、ノードｎ２０はリセット用スイッチＴ２０を介し
てリセット電位２．５に、ノードｎ３０はリセット用ス
イッチＴ３０を介してリセット電位４．５にリセットさ
れ、その後出力選択用スイッチＳ１１，Ｓ２０，Ｓ３０
が閉成して、ノードｎ１０，ｎ２０，ｎ３０が抵抗Ｒ１
とＲ２の接続点のタップ電位である「１」にセットされ
るため、各ノードの電圧変化の和である、（０．５＋
１．５＋３．５）＝５．５に比例的となり、本実施形態
の方が高速であることがわかる。
【００７８】上記比較例では、簡単のため３ビット構成
のＤ／Ａ変換器に基づき説明したため、本実施形態のセ
トリング時間の前記従来例に対する特段の高速化は差程
顕著とはいえないが、Ｄ／Ａ変換器のビット数が大きく
なると、木構造の中の選択された経路において直列形態
に接続される出力選択用スイッチの個数の増加によるオ
ン抵抗の増加や、各ノードの配線等による寄生容量の増
大により、本実施形態によるセトリング時間の高速化は
極めて顕著なものとなる。
のＤ／Ａ変換器に基づき説明したため、本実施形態のセ
トリング時間の前記従来例に対する特段の高速化は差程
顕著とはいえないが、Ｄ／Ａ変換器のビット数が大きく
なると、木構造の中の選択された経路において直列形態
に接続される出力選択用スイッチの個数の増加によるオ
ン抵抗の増加や、各ノードの配線等による寄生容量の増
大により、本実施形態によるセトリング時間の高速化は
極めて顕著なものとなる。
【００７９】本実施形態に係るＤ／Ａ変換器は、出力に
増幅器を接続することにより、Ｄ／Ａ変換器出力の負荷
の駆動能力を向上させることもできる。
増幅器を接続することにより、Ｄ／Ａ変換器出力の負荷
の駆動能力を向上させることもできる。
【００８０】一般に、この種の増幅器としては、利得が
「１」でインピーダンス変換用のボルテージフォロワ等
が用いられる。
「１」でインピーダンス変換用のボルテージフォロワ等
が用いられる。
【００８１】また、本実施形態の変形として、一部のノ
ードに対するリセット電位はＤ／Ａ変換器の外部から供
給し、別のノードに対するリセット電位はＤ／Ａ変換器
の抵抗ストリングから供給するようにしてもよい。
ードに対するリセット電位はＤ／Ａ変換器の外部から供
給し、別のノードに対するリセット電位はＤ／Ａ変換器
の抵抗ストリングから供給するようにしてもよい。
【００８２】また、セトリング時間の高速化にあまり寄
与しない部位のノードに対するリセット用スイッチを設
けないようにしてもよい。
与しない部位のノードに対するリセット用スイッチを設
けないようにしてもよい。
【００８３】
【実施形態３】本発明の第３の実施形態として、上記本
発明の実施形態に係るＤ／Ａ変換器を直並列型Ａ／Ｄ変
換器に適用した構成を以下に説明する。図３に、上記実
施形態に係るＤ／Ａ変換器を内蔵した直並列型Ａ／Ｄ変
換器の構成の主要部を模式的に示す。
発明の実施形態に係るＤ／Ａ変換器を直並列型Ａ／Ｄ変
換器に適用した構成を以下に説明する。図３に、上記実
施形態に係るＤ／Ａ変換器を内蔵した直並列型Ａ／Ｄ変
換器の構成の主要部を模式的に示す。
【００８４】図３を参照して、本実施形態に係る直並列
型Ａ／Ｄ変換器は、１段目のＡ／Ｄ変換部（ユニット）
ＡＤ１と、１段目のＡＤ変換部ＡＤ１から出力されるデ
ィジタル符号であるディジタル出力群Ｄ１を入力とする
Ｄ／Ａ変換器ＤＡＣと、入力電圧ＶｉｎからＤ／Ａ変換
器ＤＡＣの出力電圧Ｖｄａｃを減算して２段目のＡ／Ｄ
変換部ＡＤ２に供給する減算器ＳＵＢと、から構成され
ている。２段目のＡ／Ｄ変換部ＡＤ２以降も同様にして
後続段を接続することができる。
型Ａ／Ｄ変換器は、１段目のＡ／Ｄ変換部（ユニット）
ＡＤ１と、１段目のＡＤ変換部ＡＤ１から出力されるデ
ィジタル符号であるディジタル出力群Ｄ１を入力とする
Ｄ／Ａ変換器ＤＡＣと、入力電圧ＶｉｎからＤ／Ａ変換
器ＤＡＣの出力電圧Ｖｄａｃを減算して２段目のＡ／Ｄ
変換部ＡＤ２に供給する減算器ＳＵＢと、から構成され
ている。２段目のＡ／Ｄ変換部ＡＤ２以降も同様にして
後続段を接続することができる。
【００８５】ここで、１段目のＡ／Ｄ変換部ＡＤ１から
のディジタル出力群Ｄ１は、Ｄ／Ａ変換器ＤＡＣの出力
選択用スイッチＳ０〜Ｓ３１をオン／オフ制御する信号
として入力され、１段目のＡ／Ｄ変換部ＡＤ１のＡ／Ｄ
変換結果に基づいて生成される。
のディジタル出力群Ｄ１は、Ｄ／Ａ変換器ＤＡＣの出力
選択用スイッチＳ０〜Ｓ３１をオン／オフ制御する信号
として入力され、１段目のＡ／Ｄ変換部ＡＤ１のＡ／Ｄ
変換結果に基づいて生成される。
【００８６】図３に示す例では、簡単のため、Ｄ／Ａ変
換器ＤＡＣは３ビット構成とされて入力電圧Ｖｉｎと近
似した電圧を生成する。
換器ＤＡＣは３ビット構成とされて入力電圧Ｖｉｎと近
似した電圧を生成する。
【００８７】そして、本実施形態では、入力電圧Ｖｉｎ
を直接にＤ／Ａ変換器ＤＡＣのリセット電位として供給
せずに、駆動回路ＡＭＰ１を介して供給している。
を直接にＤ／Ａ変換器ＤＡＣのリセット電位として供給
せずに、駆動回路ＡＭＰ１を介して供給している。
【００８８】駆動回路（増幅器）ＡＭＰ１は、図３に示
すように、差動増幅器の出力端と反転入力端とを接続
し、非反転入力端に入力信号Ｖｉｎを入力するボルテー
ジフォロワ構成とされ、バッファアンプ（緩衝増幅器）
の役割をしている。なお、図３に示す駆動回路（増幅
器）ＡＭＰ１としては、ボルテージフォロワ構成以外に
も、インピーダンス変換器として作用するエミッタフォ
ロワ又はソースフォロワ等を用いてもよいことは勿論で
ある。
すように、差動増幅器の出力端と反転入力端とを接続
し、非反転入力端に入力信号Ｖｉｎを入力するボルテー
ジフォロワ構成とされ、バッファアンプ（緩衝増幅器）
の役割をしている。なお、図３に示す駆動回路（増幅
器）ＡＭＰ１としては、ボルテージフォロワ構成以外に
も、インピーダンス変換器として作用するエミッタフォ
ロワ又はソースフォロワ等を用いてもよいことは勿論で
ある。
【００８９】これにより、Ｄ／Ａ変換器ＤＡＣにリセッ
ト電位を供給するための入力信号Ｖｉｎの駆動能力が増
強されるため、例えば入力信号Ｖｉｎが歪んで後段のＡ
／Ｄ変換動作に影響するという事態が回避されている。
ト電位を供給するための入力信号Ｖｉｎの駆動能力が増
強されるため、例えば入力信号Ｖｉｎが歪んで後段のＡ
／Ｄ変換動作に影響するという事態が回避されている。
【００９０】そして、リセット電位は必ずしも入力信号
電圧Ｖｉｎと厳密に一致する必要はないことから、増幅
器ＡＭＰ１の精度は差程要求されない。なお、応用とし
ては、増幅器ＡＭＰ１を設けなくても済む場合もある。
電圧Ｖｉｎと厳密に一致する必要はないことから、増幅
器ＡＭＰ１の精度は差程要求されない。なお、応用とし
ては、増幅器ＡＭＰ１を設けなくても済む場合もある。
【００９１】また、本実施形態例では、駆動回路はボル
テージフォロワ構成とされるため、利得は「１」である
が、Ｄ／Ａ変換器ＤＡＣの出力電圧レンジに合わせて利
得を変えてもよいことは勿論である。
テージフォロワ構成とされるため、利得は「１」である
が、Ｄ／Ａ変換器ＤＡＣの出力電圧レンジに合わせて利
得を変えてもよいことは勿論である。
【００９２】さらに、本実施形態では、Ｄ／Ａ変換器Ｄ
ＡＣの木構造の各ノードｎ１０〜ｎ３０すべてをリセッ
トせずに、一部のノードｎ２０，ｎ２１，ｎ３０のみを
リセットしている。
ＡＣの木構造の各ノードｎ１０〜ｎ３０すべてをリセッ
トせずに、一部のノードｎ２０，ｎ２１，ｎ３０のみを
リセットしている。
【００９３】出力選択用スイッチＳ１０〜Ｓ３１は、１
段目のＡ／Ｄ変換ユニットＡＤ１のディジタル出力群Ｄ
１によりオン／オフ制御される。
段目のＡ／Ｄ変換ユニットＡＤ１のディジタル出力群Ｄ
１によりオン／オフ制御される。
【００９４】リセット用スイッチＴ２０〜Ｔ３０のリセ
ット期間については、Ａ／Ｄ変換ユニットが入力される
電圧をサンプル及びホールドする機能を有しているか否
か、または１段目のＡ／Ｄ変換ユニットＡＤ１と２段目
のＡ／Ｄ変換ユニットＡＤ２をパイプライン動作させる
か否か等の条件により変わってくる。
ット期間については、Ａ／Ｄ変換ユニットが入力される
電圧をサンプル及びホールドする機能を有しているか否
か、または１段目のＡ／Ｄ変換ユニットＡＤ１と２段目
のＡ／Ｄ変換ユニットＡＤ２をパイプライン動作させる
か否か等の条件により変わってくる。
【００９５】１段目のＡ／Ｄ変換ユニットＡＤ１が入力
信号Ｖｉｎをサンプリングするのと同時にノードをリセ
ットすることが、出力電圧Ｖｄａｃとリセット電位の差
が小さいので都合がよい。
信号Ｖｉｎをサンプリングするのと同時にノードをリセ
ットすることが、出力電圧Ｖｄａｃとリセット電位の差
が小さいので都合がよい。
【００９６】図３を参照して、本実施形態に係る直並列
型Ａ／Ｄ変換器の回路動作の一例を以下に説明する。
型Ａ／Ｄ変換器の回路動作の一例を以下に説明する。
【００９７】入力信号Ｖｉｎは、第１及び第２のＡ／Ｄ
変換部ＡＤ１，ＡＤ２がＡ／Ｄ変換を終了するまで、不
図示のサンプルアンドホールド回路等により変化しない
ように保持されているものとする。また、第１及び第２
のＡ／Ｄ変換部ＡＤ１，ＡＤ２はパイプライン動作しな
いものとする（第２のＡ／Ｄ変換部ＡＤ２は第１のＡ／
Ｄ変換部ＡＤ１の変換動作後に動作する）。さらに、第
１及び第２のＡ／Ｄ変換部ＡＤ１，ＡＤ２はその内部に
必要なだけの参照電位を有し、第１のＡ／Ｄ変換部ＡＤ
１はＤ／Ａ変換器と同じレンジ、同じ分解能の参照電位
をもち、第２のＡ／Ｄ変換部ＡＤ２は、第１のＡ／Ｄ変
換部ＡＤ１よりもさらに細かい参照電位を持つものとす
る。
変換部ＡＤ１，ＡＤ２がＡ／Ｄ変換を終了するまで、不
図示のサンプルアンドホールド回路等により変化しない
ように保持されているものとする。また、第１及び第２
のＡ／Ｄ変換部ＡＤ１，ＡＤ２はパイプライン動作しな
いものとする（第２のＡ／Ｄ変換部ＡＤ２は第１のＡ／
Ｄ変換部ＡＤ１の変換動作後に動作する）。さらに、第
１及び第２のＡ／Ｄ変換部ＡＤ１，ＡＤ２はその内部に
必要なだけの参照電位を有し、第１のＡ／Ｄ変換部ＡＤ
１はＤ／Ａ変換器と同じレンジ、同じ分解能の参照電位
をもち、第２のＡ／Ｄ変換部ＡＤ２は、第１のＡ／Ｄ変
換部ＡＤ１よりもさらに細かい参照電位を持つものとす
る。
【００９８】まず、第１のＡ／Ｄ変換部ＡＤ１が入力信
号Ｖｉｎを粗くＡ／Ｄ変換しディジタル出力群Ｄ１を得
る。
号Ｖｉｎを粗くＡ／Ｄ変換しディジタル出力群Ｄ１を得
る。
【００９９】第１のＡ／Ｄ変換部ＡＤ１のＡ／Ｄ変換中
に、リセット用スイッチＴ２０，Ｔ２１，Ｔ３０によ
り、Ｄ／Ａ変換器ＤＡＣの各ノードｎ２０，ｎ２１，ｎ
３０を入力信号Ｖｉｎを増幅器ＡＭＰ１を介して所定利
得増強した信号電位へリセットする。
に、リセット用スイッチＴ２０，Ｔ２１，Ｔ３０によ
り、Ｄ／Ａ変換器ＤＡＣの各ノードｎ２０，ｎ２１，ｎ
３０を入力信号Ｖｉｎを増幅器ＡＭＰ１を介して所定利
得増強した信号電位へリセットする。
【０１００】このとき、Ｄ／Ａ変換器ＤＡＣの出力選択
スイッチＳ１０〜Ｓ３１はすべてオフ状態とされてい
る。
スイッチＳ１０〜Ｓ３１はすべてオフ状態とされてい
る。
【０１０１】上記のディジタル出力群Ｄ１により、出力
選択スイッチＳ１０〜Ｓ３１がオン／オフ制御され、Ｄ
／Ａ変換器ＤＡＣは各参照電位Ｖｒｂ，Ｖｒ１，Ｖｒ
２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒｔのうち、
入力信号電位Ｖｉｎを超えないＶｉｎに最も近接した参
照電位を入力近似信号Ｖｄａｃとして出力する。
選択スイッチＳ１０〜Ｓ３１がオン／オフ制御され、Ｄ
／Ａ変換器ＤＡＣは各参照電位Ｖｒｂ，Ｖｒ１，Ｖｒ
２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒｔのうち、
入力信号電位Ｖｉｎを超えないＶｉｎに最も近接した参
照電位を入力近似信号Ｖｄａｃとして出力する。
【０１０２】例えば、入力信号Ｖｉｎが電圧レンジ（参
照電圧）Ｖｒ５〜Ｖｒ６の範囲にあるときディジタル出
力群Ｄ１により、出力選択用スイッチＳ１５，Ｓ２２，
Ｓ３１がオンし、Ｄ／Ａ変換器ＤＡＣの出力電圧Ｖｄａ
ｃを参照電位Ｖｒ５へとセトリングする。
照電圧）Ｖｒ５〜Ｖｒ６の範囲にあるときディジタル出
力群Ｄ１により、出力選択用スイッチＳ１５，Ｓ２２，
Ｓ３１がオンし、Ｄ／Ａ変換器ＤＡＣの出力電圧Ｖｄａ
ｃを参照電位Ｖｒ５へとセトリングする。
【０１０３】入力信号Ｖｉｎは電圧レンジ（参照電圧）
Ｖｒ５〜Ｖｒ６の範囲にあるので、ノードｎ１２，ｎ２
１，ｎ３０の電圧変化は最大でも（Ｖｒ６−Ｖｒ５）の
大きさとされ、これは、リセット手段が設けられない場
合の最大の電圧変化（Ｖｒ６−Ｖｒｂ）より小さく、Ｄ
／Ａ変換器ＤＡＣのセトリング時間は高速化される。
Ｖｒ５〜Ｖｒ６の範囲にあるので、ノードｎ１２，ｎ２
１，ｎ３０の電圧変化は最大でも（Ｖｒ６−Ｖｒ５）の
大きさとされ、これは、リセット手段が設けられない場
合の最大の電圧変化（Ｖｒ６−Ｖｒｂ）より小さく、Ｄ
／Ａ変換器ＤＡＣのセトリング時間は高速化される。
【０１０４】そして、減算手段ＳＵＢにより、入力信号
ＶｉｎとＤ／Ａ変換器ＤＡＣの出力電圧の差信号である
（Ｖｉｎ−Ｖｄａｃ）が第２のＡ／Ｄ変換部ＡＤ２に入
力され、第２のＡ／Ｄ変換部ＡＤ２はさらに細かい参照
電位にてこの差信号（Ｖｉｎ−Ｖｄａｃ）をＡ／Ｄ変換
する。
ＶｉｎとＤ／Ａ変換器ＤＡＣの出力電圧の差信号である
（Ｖｉｎ−Ｖｄａｃ）が第２のＡ／Ｄ変換部ＡＤ２に入
力され、第２のＡ／Ｄ変換部ＡＤ２はさらに細かい参照
電位にてこの差信号（Ｖｉｎ−Ｖｄａｃ）をＡ／Ｄ変換
する。
【０１０５】以上のように、第１のＡ／Ｄ変換部ＡＤ
１、Ｄ／Ａ変換器ＤＡＣ、第２のＡ／Ｄ変換部ＡＤ２に
より直並列型Ａ／Ｄ変換ができる。
１、Ｄ／Ａ変換器ＤＡＣ、第２のＡ／Ｄ変換部ＡＤ２に
より直並列型Ａ／Ｄ変換ができる。
【０１０６】
【実施形態４】図４に、本発明の第４の実施形態とし
て、上記した本発明の実施形態に係るＤ／Ａ変換器を内
蔵した直並列型Ａ／Ｄ変換器（一部分）の構成例を示
す。本実施形態は、図３に示した減算手段ＳＵＢを明示
的には具備しない方式の直並列型Ａ／Ｄ変換器の構成を
示している。
て、上記した本発明の実施形態に係るＤ／Ａ変換器を内
蔵した直並列型Ａ／Ｄ変換器（一部分）の構成例を示
す。本実施形態は、図３に示した減算手段ＳＵＢを明示
的には具備しない方式の直並列型Ａ／Ｄ変換器の構成を
示している。
【０１０７】図４を参照して、本実施形態においては、
簡単のため、Ｄ／Ａ変換器ＤＡＣは２ビット３出力Ｄ／
Ａ変換器とされている。
簡単のため、Ｄ／Ａ変換器ＤＡＣは２ビット３出力Ｄ／
Ａ変換器とされている。
【０１０８】Ｄ／Ａ変換器ＤＡＣは、入力信号Ｖｉｎを
超えない近似電圧として、第２のＡ／Ｄ変換部ＡＤ２の
ための比較参照電圧Ｖｄａｃ１，Ｖｄａｃ２，Ｖｄａｃ
３を生成出力する。また、Ｄ／Ａ変換器ＤＡＣは、第１
のＡ／Ｄ変換部ＡＤ１のための比較参照電圧Ｖｒ４，Ｖ
ｒ８，Ｖｒ１２も供給している。
超えない近似電圧として、第２のＡ／Ｄ変換部ＡＤ２の
ための比較参照電圧Ｖｄａｃ１，Ｖｄａｃ２，Ｖｄａｃ
３を生成出力する。また、Ｄ／Ａ変換器ＤＡＣは、第１
のＡ／Ｄ変換部ＡＤ１のための比較参照電圧Ｖｒ４，Ｖ
ｒ８，Ｖｒ１２も供給している。
【０１０９】本実施形態では、第１及び第２のＡ／Ｄ変
換部ＡＤ１，ＡＤ２はそれぞれ２ビットのＡ／Ｄ変換を
おこない、入力電圧Ｖｉｎと比較するための３つの比較
参照電圧を入力する。第２のＡ／Ｄ変換部ＡＤ２以降に
も同様にして後続段を接続することができる。
換部ＡＤ１，ＡＤ２はそれぞれ２ビットのＡ／Ｄ変換を
おこない、入力電圧Ｖｉｎと比較するための３つの比較
参照電圧を入力する。第２のＡ／Ｄ変換部ＡＤ２以降に
も同様にして後続段を接続することができる。
【０１１０】本実施形態では、入力電圧Ｖｉｎを直接に
Ｄ／Ａ変換器ＤＡＣのリセット電位として供給している
が、駆動手段または増幅手段を介して供給してもよいこ
とは勿論である。
Ｄ／Ａ変換器ＤＡＣのリセット電位として供給している
が、駆動手段または増幅手段を介して供給してもよいこ
とは勿論である。
【０１１１】第１のＡ／Ｄ変換部ＡＤ１のディジタル出
力群Ｄ１はＤ／Ａ変換器ＤＡＣの出力選択スイッチＳ１
１〜Ｓ２８をオン／オフ制御する信号で、第１のＡ／Ｄ
変換部ＡＤ１のＡ／Ｄ変換結果に基づいて生成される。
力群Ｄ１はＤ／Ａ変換器ＤＡＣの出力選択スイッチＳ１
１〜Ｓ２８をオン／オフ制御する信号で、第１のＡ／Ｄ
変換部ＡＤ１のＡ／Ｄ変換結果に基づいて生成される。
【０１１２】リセット用スイッチＴ１１〜Ｔ２３のリセ
ット期間については、Ａ／Ｄ変換変換が、入力される電
圧をサンプルアンドホールドする機能を有しているか否
か、または第１及び第２のＡ／Ｄ変換部ＡＤ１，ＡＤ２
をパイプライン動作させるか否か等の条件により変わっ
てくる。しかし、第１のＡ／Ｄ変換部ＡＤ１が入力信号
をサンプリングするのと同時にリセットするのが出力電
圧Ｖｄａｃとリセット電位の差が小さいので都合がよ
い。
ット期間については、Ａ／Ｄ変換変換が、入力される電
圧をサンプルアンドホールドする機能を有しているか否
か、または第１及び第２のＡ／Ｄ変換部ＡＤ１，ＡＤ２
をパイプライン動作させるか否か等の条件により変わっ
てくる。しかし、第１のＡ／Ｄ変換部ＡＤ１が入力信号
をサンプリングするのと同時にリセットするのが出力電
圧Ｖｄａｃとリセット電位の差が小さいので都合がよ
い。
【０１１３】図４に示す本実施形態に係る直並列型Ａ／
Ｄ変換器の回路動作の一例を以下に説明する。
Ｄ変換器の回路動作の一例を以下に説明する。
【０１１４】第１及び第２のＡ／Ｄ変換部ＡＤ１，ＡＤ
２は入力信号Ｖｉｎをサンプルホールドする手段を具備
し、第１及び第２のＡ／Ｄ変換部ＡＤ１，ＡＤ２はパイ
プライン動作しないものとする。
２は入力信号Ｖｉｎをサンプルホールドする手段を具備
し、第１及び第２のＡ／Ｄ変換部ＡＤ１，ＡＤ２はパイ
プライン動作しないものとする。
【０１１５】まず、第１及び第２のＡ／Ｄ変換部ＡＤ
１，ＡＤ２は、入力信号Ｖｉｎを同時にサンプリングす
る。このとき、Ｄ／Ａ変換器ＤＡＣのリセット用スイッ
チＴ１１〜Ｔ２３も同時に入力信号Ｖｉｎをサンプリン
グし、Ｄ／Ａ変換器ＤＡＣの各ノードｎ１１〜ｎ２３を
入力信号Ｖｉｎまたはその付近の電位にリセットする。
このとき、Ｄ／Ａ変換器ＤＡＣの出力選択用スイッチＳ
１１〜Ｓ２８は全てオフ状態とされる。
１，ＡＤ２は、入力信号Ｖｉｎを同時にサンプリングす
る。このとき、Ｄ／Ａ変換器ＤＡＣのリセット用スイッ
チＴ１１〜Ｔ２３も同時に入力信号Ｖｉｎをサンプリン
グし、Ｄ／Ａ変換器ＤＡＣの各ノードｎ１１〜ｎ２３を
入力信号Ｖｉｎまたはその付近の電位にリセットする。
このとき、Ｄ／Ａ変換器ＤＡＣの出力選択用スイッチＳ
１１〜Ｓ２８は全てオフ状態とされる。
【０１１６】第１のＡ／Ｄ変換部ＡＤ１はＤ／Ａ変換器
ＤＡＣから供給されている参照電位Ｖｒ４，Ｖｒ８，Ｖ
ｒ１２と入力信号Ｖｉｎとを比較し、入力信号Ｖｉｎが
電圧レンジＶｒｂ〜Ｖｒ４、Ｖｒ４〜Ｖｒ８、Ｖｒ８〜
Ｖｒ１２、Ｖｒ１２〜Ｖｒｔのうちのいずれのレンジに
入っているかを判定し、第１のＡ／Ｄ変換部ＡＤ１のデ
ィジタル出力群Ｄ１を出力する。
ＤＡＣから供給されている参照電位Ｖｒ４，Ｖｒ８，Ｖ
ｒ１２と入力信号Ｖｉｎとを比較し、入力信号Ｖｉｎが
電圧レンジＶｒｂ〜Ｖｒ４、Ｖｒ４〜Ｖｒ８、Ｖｒ８〜
Ｖｒ１２、Ｖｒ１２〜Ｖｒｔのうちのいずれのレンジに
入っているかを判定し、第１のＡ／Ｄ変換部ＡＤ１のデ
ィジタル出力群Ｄ１を出力する。
【０１１７】第１のＡ／Ｄ変換部ＡＤ１のＡ／Ｄ変換が
終了後、ディジタル出力群Ｄ１により、Ｄ／Ａ変換器Ｄ
ＡＣの出力選択用スイッチＳ１１〜Ｓ２８をオン／オフ
制御する。
終了後、ディジタル出力群Ｄ１により、Ｄ／Ａ変換器Ｄ
ＡＣの出力選択用スイッチＳ１１〜Ｓ２８をオン／オフ
制御する。
【０１１８】例えば、入力信号Ｖｉｎが電圧レンジＶｒ
８〜Ｖｒ１２の範囲にあるとき、出力選択用スイッチＳ
１７〜Ｓ１９、Ｓ２６〜Ｓ２８がオンし、Ｄ／Ａ変換器
ＤＡＣの出力電圧Ｖｄａｃ１，Ｖｄａｃ２，Ｖｄａｃ３
はそれぞれ参照電位Ｖｒ９，Ｖｒ１０，Ｖｒ１１へとセ
トリングする。
８〜Ｖｒ１２の範囲にあるとき、出力選択用スイッチＳ
１７〜Ｓ１９、Ｓ２６〜Ｓ２８がオンし、Ｄ／Ａ変換器
ＤＡＣの出力電圧Ｖｄａｃ１，Ｖｄａｃ２，Ｖｄａｃ３
はそれぞれ参照電位Ｖｒ９，Ｖｒ１０，Ｖｒ１１へとセ
トリングする。
【０１１９】入力信号Ｖｉｎは電圧レンジＶｒ８〜Ｖｒ
１２の範囲にあることから、ノードｎ１４〜ｎ１６，ｎ
２１〜ｎ２３の電圧変化は、最大でも（Ｖｒ１２−Ｖｒ
８）の大きさとされ、これはノードのリセット手段が設
けられない場合の最大の電圧変化（Ｖｒ１２−Ｖｒｂ）
より小さく、セトリング時間が高速化される。
１２の範囲にあることから、ノードｎ１４〜ｎ１６，ｎ
２１〜ｎ２３の電圧変化は、最大でも（Ｖｒ１２−Ｖｒ
８）の大きさとされ、これはノードのリセット手段が設
けられない場合の最大の電圧変化（Ｖｒ１２−Ｖｒｂ）
より小さく、セトリング時間が高速化される。
【０１２０】Ｄ／Ａ変換器ＤＡＣの出力電圧Ｖｄａｃ１
〜Ｖｄａｃ３が十分にセトリングした後、第２のＡ／Ｄ
変換部ＡＤ２はそれまでホールドしていた入力信号Ｖｉ
ｎと出力電圧Ｖｄａｃ１，Ｖｄａｃ２，Ｖｄａｃ３とを
比較し、さらに細かくＡ／Ｄ変換をおこなう。以上のよ
うに、第１のＡ／Ｄ変換部ＡＤ１、Ｄ／Ａ変換器ＤＡ
Ｃ、第２のＡ／Ｄ変換部ＡＤ２により直並列型Ａ／Ｄ変
換ができる。
〜Ｖｄａｃ３が十分にセトリングした後、第２のＡ／Ｄ
変換部ＡＤ２はそれまでホールドしていた入力信号Ｖｉ
ｎと出力電圧Ｖｄａｃ１，Ｖｄａｃ２，Ｖｄａｃ３とを
比較し、さらに細かくＡ／Ｄ変換をおこなう。以上のよ
うに、第１のＡ／Ｄ変換部ＡＤ１、Ｄ／Ａ変換器ＤＡ
Ｃ、第２のＡ／Ｄ変換部ＡＤ２により直並列型Ａ／Ｄ変
換ができる。
【０１２１】なお、上記本発明の実施の形態に係るＡ／
Ｄ変換器として直並列型Ａ／Ｄ変換器を例に説明した
が、上記本発明の第１及び第２の実施形態に係るＤ／Ａ
変換器は、アナログ入力信号をディジタル信号に変換す
る際に、例えば比較器を備えディジタル符号をＤ／Ａ変
換器に入力してアナログ信号に変換しこのアナログ信号
と入力信号とを比較器にて比較する方式（例えば逐次比
較型方式）のＡ／Ｄ変換器にも好適に適用され、その変
換時間を高速化する。
Ｄ変換器として直並列型Ａ／Ｄ変換器を例に説明した
が、上記本発明の第１及び第２の実施形態に係るＤ／Ａ
変換器は、アナログ入力信号をディジタル信号に変換す
る際に、例えば比較器を備えディジタル符号をＤ／Ａ変
換器に入力してアナログ信号に変換しこのアナログ信号
と入力信号とを比較器にて比較する方式（例えば逐次比
較型方式）のＡ／Ｄ変換器にも好適に適用され、その変
換時間を高速化する。
【０１２２】
【発明の効果】以上説明したように、本発明に係る抵抗
ストリング型Ｄ／Ａ変換器によれば、木構造に接続され
た出力選択用スイッチの各ノードをリセット電位にリセ
ットするスイッチを具備したことにより、セトリング時
間を高速化することができる。その結果、本発明によれ
ば、抵抗ストリングに流す電流を低減することが可能と
され、消費電力の低減を達成するという効果を有する。
ストリング型Ｄ／Ａ変換器によれば、木構造に接続され
た出力選択用スイッチの各ノードをリセット電位にリセ
ットするスイッチを具備したことにより、セトリング時
間を高速化することができる。その結果、本発明によれ
ば、抵抗ストリングに流す電流を低減することが可能と
され、消費電力の低減を達成するという効果を有する。
【０１２３】また、本発明に係る抵抗ストリング型Ｄ／
Ａ変換器を内蔵したＡ／Ｄ変換器は、内部のＤＡ変換の
セトリング時間が高速化されるため、Ａ／Ｄ変換器全体
の変換速度が高速化されるという利点を有する。
Ａ変換器を内蔵したＡ／Ｄ変換器は、内部のＤＡ変換の
セトリング時間が高速化されるため、Ａ／Ｄ変換器全体
の変換速度が高速化されるという利点を有する。
【図面の簡単な説明】
【図１】本発明の一実施形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の別の一実施形態の構成を示すブロック
図である。
図である。
【図３】本発明の更に別の実施形態として、上記本発明
の実施形態に係るＤ／Ａ変換器を具備したＡ／Ｄ変換器
の構成を示すブロック図である。
の実施形態に係るＤ／Ａ変換器を具備したＡ／Ｄ変換器
の構成を示すブロック図である。
【図４】本発明のまた更に別の実施形態として、上記本
発明の実施形態に係るＤ／Ａ変換器を具備したＡ／Ｄ変
換器の構成を示すブロック図である。
発明の実施形態に係るＤ／Ａ変換器を具備したＡ／Ｄ変
換器の構成を示すブロック図である。
【図５】従来の抵抗ストリング型Ｄ／Ａ変換器の構成を
示す図である。
示す図である。
【図６】従来の抵抗ストリング型Ｄ／Ａ変換器の別の構
成を示す図である。
成を示す図である。
Ｖｒｔ、Ｖｒｂ 基準電圧 Ｓ００〜Ｓ３１ 出力選択用スイッチ Ｔ１０〜Ｔ３０ リセット用スイッチ ｎ１０〜ｎ３０ ノード Ｒ１〜Ｒ７２ 抵抗または抵抗値 Ｖｏｕｔ 出力電圧 Ｖｉｎ 入力電圧 Ｖｄａｃ，Ｖｄａｃ１〜Ｖｄａｃ３ Ｄ／Ａ変換器の出
力電圧 ＤＡＣ ＤＡ変換部（Ｄ／Ａ変換器） ＡＤ１，ＡＤ２ 第１、第２のＡ／Ｄ変換部（Ａ／Ｄ変
換器） ＳＵＢ 減算手段 ＡＭＰ１ 駆動手段（増幅器） Ｄ１ ＡＤ１のディジタル出力群 Ｖｒ１〜Ｖｒ１５ 抵抗ストリングの端子電圧または参
照電圧
力電圧 ＤＡＣ ＤＡ変換部（Ｄ／Ａ変換器） ＡＤ１，ＡＤ２ 第１、第２のＡ／Ｄ変換部（Ａ／Ｄ変
換器） ＳＵＢ 減算手段 ＡＭＰ１ 駆動手段（増幅器） Ｄ１ ＡＤ１のディジタル出力群 Ｖｒ１〜Ｖｒ１５ 抵抗ストリングの端子電圧または参
照電圧
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/76 H03M 1/14
Claims (10)
- 【請求項１】互いに異なる基準電位の間に挿入された複
数の抵抗を備えタップから所定の電圧が取り出される抵
抗ストリングと、 前記抵抗ストリングの前記タップと出力端子との間に配
設され第１のスイッチ群から第Ｎのスイッチ群（但し、
Ｎは所定の正数）がＮ段木構造状に設けられてなる出力
選択用のスイッチ群と、 前記第１のスイッチ群から前記第Ｎのスイッチ群のうち
の少なくとも一のスイッチの前記出力端子側のノードと
所定のリセット電位との接続を制御するリセット用スイ
ッチと、 を有することを特徴とする抵抗ストリング型Ｄ／Ａ変換
器。 - 【請求項２】互いに異なる基準電位の間に挿入された複
数の抵抗を備えタップから所定の電圧が取り出される抵
抗ストリングと、 前記抵抗ストリングの前記タップと出力端子との間に配
設され第１のスイッチ群から第Ｎのスイッチ群（但し、
Ｎは所定の正数）がＮ段木構造状に設けられてなる出力
選択用のスイッチ群と、 前記第１のスイッチ群から前記第Ｎのスイッチ群のうち
の少なくとも一のスイッチの前記出力端子側のノードと
前記抵抗ストリングの所定の端子との接続を制御するリ
セット用スイッチと、 を有することを特徴とする抵抗ストリング型Ｄ／Ａ変換
器。 - 【請求項３】前記請求項１又は２記載のＤ／Ａ変換器を
含み、該Ｄ／Ａ変換器から出力されるアナログ信号を比
較参照して入力アナログ信号をアナログ・ディジタル変
換することを特徴とするＡ／Ｄ変換器。 - 【請求項４】互いに異なる基準電位の間に挿入された複
数の抵抗を備えタップから所定の電圧が取り出される抵
抗ストリングと、 前記抵抗ストリングの前記タップの後段に配設され第１
のスイッチ群から第Ｎのスイッチ群（但し、Ｎは所定の
正数）がＮ段木構造状に設けられ該第Ｎのスイッチ群が
出力端に接続されてなる出力選択用のスイッチ群と、 前記第１のスイッチ群から前記第Ｎのスイッチ群のうち
の少なくとも一のスイッチの前記出力端側のノードとリ
セット電位との接続を制御するリセット用スイッチと、 を有する抵抗ストリング型Ｄ／Ａ変換器と、 入力信号をアナログ・ディジタル変換（「Ａ／Ｄ変換」
という）するＡ／Ｄ変換手段と、を備え、 前記Ａ／Ｄ変換手段の入力端子を前記リセット用スイッ
チを介して前記少なくとも一のスイッチのノードに接続
し、該ノードに前記入力端子の電位を前記リセット電位
として供給することを特徴とするＡ／Ｄ変換器。 - 【請求項５】互いに異なる基準電位の間に挿入された複
数の抵抗を備えタップから所定の電圧が取り出される抵
抗ストリングと、 前記抵抗ストリングの前記タップの後段に配設され第１
のスイッチ群から第Ｎのスイッチ群（但し、Ｎは所定の
正数）がＮ段木構造状に設けられ該第Ｎのスイッチ群が
出力端に接続されてなる出力選択用のスイッチ群と、 前記第１のスイッチ群から前記第Ｎのスイッチ群のうち
の少なくとも一のスイッチの前記出力端側のノードとリ
セット電位との接続を制御するリセット用スイッチと、 を有する抵抗ストリング型Ｄ／Ａ変換器と、 入力信号をＡ／Ｄ変換するＡ／Ｄ変換手段と、を備え、 前記Ａ／Ｄ変換手段の入力と等価な信号を入力して駆動
する駆動手段を更に備え、 前記駆動手段の出力を前記リセット用スイッチを介して
前記少なくとも一のスイッチのノードに接続し、該ノー
ドに前記リセット電位を供給することを特徴とするＡ／
Ｄ変換器。 - 【請求項６】前記ノードを前記リセット電位に接続する
リセット期間を前記Ｄ／Ａ変換器が作動しない期間に割
り当てたことを特徴とする請求項４又は５記載のＡ／Ｄ
変換器。 - 【請求項７】前記Ｄ／Ａ変換器の出力信号と前記入力信
号との差分を第２のＡ／Ｄ変換手段でＡ／Ｄ変換して出
力することを特徴とする請求項４又は５記載のＡ／Ｄ変
換器。 - 【請求項８】前記Ｄ／Ａ変換器の抵抗ストリングの１又
は複数の所定のタップの電位を前記Ａ／Ｄ変換手段に参
照電位として供給し、前記Ａ／Ｄ変換手段が前記入力信
号を前記参照電位と比較して、選択された参照電位の範
囲を指定する符号を前記Ｄ／Ａ変換器の出力選択用スイ
ッチのオンオフを制御する信号として供給することを特
徴とする請求項４又は５記載のＡ／Ｄ変換器。 - 【請求項９】前記Ｄ／Ａ変換器が出力端子を複数備え、
前記選択された参照電位の範囲内の各タップの電位を前
記出力選択用スイッチを介して前記複数の出力端子に出
力し、前記Ａ／Ｄ変換手段の後段に設けられた第２のＡ
／Ｄ変換手段の参照電圧として供給することを特徴とす
る請求項８記載のＡ／Ｄ変換器。 - 【請求項１０】前記請求項４〜９のいずれか一に記載の
Ａ／Ｄ変換器が、複数段のＡ／Ｄ変換手段からなり、各
段のＡ／Ｄ変換出力を併せて所望の分解能のＡ／Ｄ変換
を行うように構成された直並列型Ａ／Ｄ変換器として構
成されたことを特徴とするＡ／Ｄ変換器。
Priority Applications (2)
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|---|---|---|---|
| JP7254724A JP2762969B2 (ja) | 1995-09-06 | 1995-09-06 | 抵抗ストリング型ｄ／ａ変換器、および直並列型ａ／ｄ変換器 |
| US08/706,535 US5708434A (en) | 1995-09-06 | 1996-09-05 | Resistor string digital/analog converter with resetting switches |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7254724A JP2762969B2 (ja) | 1995-09-06 | 1995-09-06 | 抵抗ストリング型ｄ／ａ変換器、および直並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0983369A JPH0983369A (ja) | 1997-03-28 |
| JP2762969B2 true JP2762969B2 (ja) | 1998-06-11 |
Family
ID=17268973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7254724A Expired - Fee Related JP2762969B2 (ja) | 1995-09-06 | 1995-09-06 | 抵抗ストリング型ｄ／ａ変換器、および直並列型ａ／ｄ変換器 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2762969B2 (ja) |
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| KR100480565B1 (ko) * | 1997-08-29 | 2005-05-16 | 삼성전자주식회사 | 다중모드기저대역아날로그신호처리시스템의아날로그/디지탈변환장치및그의변환방법 |
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| JP4629971B2 (ja) | 2003-12-11 | 2011-02-09 | 株式会社半導体エネルギー研究所 | 非直線ａ／ｄ変換されたデジタル信号対応のｄ／ａ変換回路及びそれを内蔵した音声信号処理回路及び表示装置 |
| JP2009288526A (ja) * | 2008-05-29 | 2009-12-10 | Sharp Corp | Ｄａ変換回路、液晶駆動回路、液晶表示装置、およびｄａ変換回路の設計方法 |
| JP5226085B2 (ja) * | 2009-01-07 | 2013-07-03 | 株式会社アドバンテスト | デジタル／アナログ変換回路 |
| KR101675573B1 (ko) | 2016-03-21 | 2016-11-11 | 주식회사 이노액시스 | 레벨 시프터, 디지털 아날로그 변환기, 버퍼 증폭기 및 이를 포함하는 소스 드라이버와 전자 장치 |
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|---|---|---|---|---|
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| JPS56116326A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Conversion circuit |
| US4354175A (en) * | 1980-05-01 | 1982-10-12 | Mostek Corporation | Analog/digital converter utilizing a single column of analog switches |
| JPH0595285A (ja) * | 1991-10-03 | 1993-04-16 | Mitsubishi Electric Corp | 電圧比較器 |
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-
1995
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-
1996
- 1996-09-05 US US08/706,535 patent/US5708434A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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