JPH0595285A - 電圧比較器 - Google Patents
電圧比較器Info
- Publication number
- JPH0595285A JPH0595285A JP3256367A JP25636791A JPH0595285A JP H0595285 A JPH0595285 A JP H0595285A JP 3256367 A JP3256367 A JP 3256367A JP 25636791 A JP25636791 A JP 25636791A JP H0595285 A JPH0595285 A JP H0595285A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- input
- stage
- comparison
- compensation function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
- H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
- H03M1/147—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters at least two of which share a common reference generator
- H03M1/148—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters at least two of which share a common reference generator the reference generator being arranged in a two-dimensional array
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 直並列型Ａ／Ｄ変換器の構成を簡単化すると
ともに、高速および高精度の電圧比較器を得る。 【構成】 アナログ入力電圧と上位参照電圧とを比較す
る上位前置比較回路と、アナログ入力電圧と下位参照電
圧とを比較する下位前置比較回路と、両前置回路の出力
を増幅する自動零補償機能付増幅段とを含み、上位前置
比較回路および下位電圧比較回路は、互いの比較出力が
重複しないように順次に比較出力を自動零補償機能付増
幅段に与え、自動零補償機能付増幅段は、与えられる比
較出力を増幅する前にしきい値電圧にリセットされる。
ともに、高速および高精度の電圧比較器を得る。 【構成】 アナログ入力電圧と上位参照電圧とを比較す
る上位前置比較回路と、アナログ入力電圧と下位参照電
圧とを比較する下位前置比較回路と、両前置回路の出力
を増幅する自動零補償機能付増幅段とを含み、上位前置
比較回路および下位電圧比較回路は、互いの比較出力が
重複しないように順次に比較出力を自動零補償機能付増
幅段に与え、自動零補償機能付増幅段は、与えられる比
較出力を増幅する前にしきい値電圧にリセットされる。
Description
【０００１】
【産業上の利用分野】この発明は、Ａ／Ｄ変換器などに
多く用いられる電圧比較器に関するものである。
多く用いられる電圧比較器に関するものである。
【０００２】
【従来の技術】Ａ／Ｄ変換器は、アナログ信号をデジタ
ル信号に変換するが、Ａ／Ｄ変換器としては、完全並列
型、直並列型などがある。直並列型のＡ／Ｄ変換器は、
アナログ信号を上位ビットと下位ビットとの２段階でＡ
／Ｄ変換する。この直並列型のＡ／Ｄ変換器は完全並列
型と比べて回路規模が小さくかつ消費電力が小さい。こ
のことから、直並列型のＡ／Ｄ変換器はＬＳＩやＶＬＳ
Ｉなどに取込みやすい。直並列型はこのような利点があ
るため、最近になって急速に開発され始めた。このよう
な直並列型Ａ／Ｄ変換器の一例が文献「（“Ａ ＣＭＯ
Ｓ ４０ＭＨｚ８６ １０５ｍＷ Ｔｗｏ−Ｓｔｅｐ
ＡＤＣ”ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇ．ｏｆ Ｔｅａ
ｃｈ．Ｐａｐｅｒｓ．ｐｐ．１４−１５，１９８９」に
紹介されている。
ル信号に変換するが、Ａ／Ｄ変換器としては、完全並列
型、直並列型などがある。直並列型のＡ／Ｄ変換器は、
アナログ信号を上位ビットと下位ビットとの２段階でＡ
／Ｄ変換する。この直並列型のＡ／Ｄ変換器は完全並列
型と比べて回路規模が小さくかつ消費電力が小さい。こ
のことから、直並列型のＡ／Ｄ変換器はＬＳＩやＶＬＳ
Ｉなどに取込みやすい。直並列型はこのような利点があ
るため、最近になって急速に開発され始めた。このよう
な直並列型Ａ／Ｄ変換器の一例が文献「（“Ａ ＣＭＯ
Ｓ ４０ＭＨｚ８６ １０５ｍＷ Ｔｗｏ−Ｓｔｅｐ
ＡＤＣ”ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇ．ｏｆ Ｔｅａ
ｃｈ．Ｐａｐｅｒｓ．ｐｐ．１４−１５，１９８９」に
紹介されている。
【０００３】図１１は、前記文献に記載された従来の直
並列型Ａ／Ｄ変換器のブロック図である。図１１に示さ
れる直並列型Ａ／Ｄ変換器は上位ｍビットと下位ｎビッ
トとからなる合計ｍ＋ｎビットのＡ／Ｄ変換を行なう。
図１１を参照して、この直並列型Ａ／Ｄ変換器は、参照
電圧発生回路１、上位電圧比較器Ａ0〜Ａk-1 （但しｋ
＝２m −１）、ｍビットの上位エンコーダ２、下位電圧
比較器Ｂ0 〜Ｂl-1 （ｌ≧２n −１）、ｎビットの下位
エンコーダ３、エラー補正回路４を備える。参照電圧発
生回路１は、基準電圧ＶｒｔおよびＶｒｂを印加する２
つの入力端子５および６ならびに制御信号用入力端子７
を有する。参照電圧発生回路１は、これらの入力電圧あ
るいは入力信号をもとにアナログ電圧を出力するｋ個の
上位参照電圧出力端子ａ0 〜ａk-1 およびｌ個の下位参
照電圧出力端子ｂ0 〜ｂl-1 を持つ。各上位電圧比較器
Ａi （ｉ＝０〜ｋ−１）は２つの入力端子を持ち、その
一方はアナログ電圧印加端子８に共通に接続され、他方
は各々上位参照電圧出力端子ａi に接続される。上位エ
ンコーダ２はｋ個の上位電圧比較器ａi の出力に接続さ
れるｋ個の入力端子と、エンコード結果を出力する４ビ
ットのエンコーダ結果出力端子と制御用出力端子を有す
る。エンコード結果を出力する端子はエラー補正回路４
の入力端子に接続され、制御信号出力端子は参照電圧発
生回路１の制御信号入力端子７に接続される。各下位比
較器Ｂj （ｊ＝０〜ｌ−１）も上位電圧比較器Ａi と同
様に２つの入力端子を有し、一方はアナログ電圧印加端
子８に共通に接続され、他方は各々下位参照電圧出力端
子ｂj に接続される。下位エンコーダ３は下位電圧比較
器Ｂj の出力に接続されるｌ個の入力端子と、ｎビット
のエンコード結果を出力する出力端子９およびエラー補
正回路４へエラー検出信号を出力するエラー検出信号出
力端子１０を有する。エラー補正回路４は上位エンコー
ダ２の出力に接続されるｍ個の入力端子とエラー検出信
号出力端子１０に接続される入力端子、およびこれらか
らエラー補正された最終的なｍビットの上位エンコーダ
結果を出力する出力端子１１を有する。
並列型Ａ／Ｄ変換器のブロック図である。図１１に示さ
れる直並列型Ａ／Ｄ変換器は上位ｍビットと下位ｎビッ
トとからなる合計ｍ＋ｎビットのＡ／Ｄ変換を行なう。
図１１を参照して、この直並列型Ａ／Ｄ変換器は、参照
電圧発生回路１、上位電圧比較器Ａ0〜Ａk-1 （但しｋ
＝２m −１）、ｍビットの上位エンコーダ２、下位電圧
比較器Ｂ0 〜Ｂl-1 （ｌ≧２n −１）、ｎビットの下位
エンコーダ３、エラー補正回路４を備える。参照電圧発
生回路１は、基準電圧ＶｒｔおよびＶｒｂを印加する２
つの入力端子５および６ならびに制御信号用入力端子７
を有する。参照電圧発生回路１は、これらの入力電圧あ
るいは入力信号をもとにアナログ電圧を出力するｋ個の
上位参照電圧出力端子ａ0 〜ａk-1 およびｌ個の下位参
照電圧出力端子ｂ0 〜ｂl-1 を持つ。各上位電圧比較器
Ａi （ｉ＝０〜ｋ−１）は２つの入力端子を持ち、その
一方はアナログ電圧印加端子８に共通に接続され、他方
は各々上位参照電圧出力端子ａi に接続される。上位エ
ンコーダ２はｋ個の上位電圧比較器ａi の出力に接続さ
れるｋ個の入力端子と、エンコード結果を出力する４ビ
ットのエンコーダ結果出力端子と制御用出力端子を有す
る。エンコード結果を出力する端子はエラー補正回路４
の入力端子に接続され、制御信号出力端子は参照電圧発
生回路１の制御信号入力端子７に接続される。各下位比
較器Ｂj （ｊ＝０〜ｌ−１）も上位電圧比較器Ａi と同
様に２つの入力端子を有し、一方はアナログ電圧印加端
子８に共通に接続され、他方は各々下位参照電圧出力端
子ｂj に接続される。下位エンコーダ３は下位電圧比較
器Ｂj の出力に接続されるｌ個の入力端子と、ｎビット
のエンコード結果を出力する出力端子９およびエラー補
正回路４へエラー検出信号を出力するエラー検出信号出
力端子１０を有する。エラー補正回路４は上位エンコー
ダ２の出力に接続されるｍ個の入力端子とエラー検出信
号出力端子１０に接続される入力端子、およびこれらか
らエラー補正された最終的なｍビットの上位エンコーダ
結果を出力する出力端子１１を有する。
【０００４】次に図１１の直並列型Ａ／Ｄ変換器の動作
について説明する。直並列型Ａ／Ｄ変換器は上位Ａ／Ｄ
変換および下位Ａ／Ｄ変換の２段階で動作する。第１段
階すなわち上位Ａ／Ｄ変換の段階ではまず各上位電圧比
較器Ａi がアナログ信号電圧Ｖｉｎと上位参照電圧入力
端子ａi から出力される上位参照電圧Ｖａi との電圧比
較を行なう。ここで上位参照電圧Ｖａi は、通常、参照
電圧発生回路１の基準電圧印加端子５および６に印加さ
れる２つの電圧ＶｒｔおよびＶｒｂを分圧することによ
って得られる電圧である。このような参照電圧Ｖａi と
アナログ信号電圧Ｖｉｎとの大小比較が電圧比較器で行
なわれることによってアナログ電圧Ｖｉｎの存在する電
圧範囲が検出され、エンコーダ２において所望のコード
に変換される。またこれと同時に上記検出信号は制御信
号として参照電圧発生回路１の制御信号入力端子７に印
加される。
について説明する。直並列型Ａ／Ｄ変換器は上位Ａ／Ｄ
変換および下位Ａ／Ｄ変換の２段階で動作する。第１段
階すなわち上位Ａ／Ｄ変換の段階ではまず各上位電圧比
較器Ａi がアナログ信号電圧Ｖｉｎと上位参照電圧入力
端子ａi から出力される上位参照電圧Ｖａi との電圧比
較を行なう。ここで上位参照電圧Ｖａi は、通常、参照
電圧発生回路１の基準電圧印加端子５および６に印加さ
れる２つの電圧ＶｒｔおよびＶｒｂを分圧することによ
って得られる電圧である。このような参照電圧Ｖａi と
アナログ信号電圧Ｖｉｎとの大小比較が電圧比較器で行
なわれることによってアナログ電圧Ｖｉｎの存在する電
圧範囲が検出され、エンコーダ２において所望のコード
に変換される。またこれと同時に上記検出信号は制御信
号として参照電圧発生回路１の制御信号入力端子７に印
加される。
【０００５】第２段階すなわち下位Ａ／Ｄ変換の段階で
は、まず制御信号をもとに下位参照電圧印加端子Ｂj に
出力される下位参照電圧Ｖｂj が発生される。たとえば
上位Ａ／Ｄ変換においてアナログ信号電圧Ｖｉｎが上位
参照電圧Ｖａi とＶａi+1 の間に存在すると検出された
場合には、両電圧を含む形でさらに分圧された電圧が発
生される。このようにして発生された各下位参照電圧Ｖ
ｂj は対応する電圧比較器Ｂj の一方の入力端に入力さ
れる。各電圧比較器Ｂj の他方の入力端にはアナログ信
号電圧Ｖｉｎが共通に印加され、上位Ａ／Ｄ変換同様に
比較およびエンコーダが行なわれて、最終的に所望のコ
ードにして下位Ａ／Ｄ変換結果が端子９から出力され
る。これと同時に下位Ａ／Ｄ変換において検出されるア
ナログ信号電圧Ｖｉｎの存在範囲が上位Ａ／Ｄ変換結果
のそれと一致しているかどうかが判断され、一致してい
ない場合はエラー検出信号出力端子１０を介してエラー
補正回路４に制御信号が伝達される。エラー補正回路４
はこの制御信号に基づいて上位エンコーダ結果に補正を
加え、最終的に端子１１に上位Ａ／Ｄ変換結果を出力す
る。
は、まず制御信号をもとに下位参照電圧印加端子Ｂj に
出力される下位参照電圧Ｖｂj が発生される。たとえば
上位Ａ／Ｄ変換においてアナログ信号電圧Ｖｉｎが上位
参照電圧Ｖａi とＶａi+1 の間に存在すると検出された
場合には、両電圧を含む形でさらに分圧された電圧が発
生される。このようにして発生された各下位参照電圧Ｖ
ｂj は対応する電圧比較器Ｂj の一方の入力端に入力さ
れる。各電圧比較器Ｂj の他方の入力端にはアナログ信
号電圧Ｖｉｎが共通に印加され、上位Ａ／Ｄ変換同様に
比較およびエンコーダが行なわれて、最終的に所望のコ
ードにして下位Ａ／Ｄ変換結果が端子９から出力され
る。これと同時に下位Ａ／Ｄ変換において検出されるア
ナログ信号電圧Ｖｉｎの存在範囲が上位Ａ／Ｄ変換結果
のそれと一致しているかどうかが判断され、一致してい
ない場合はエラー検出信号出力端子１０を介してエラー
補正回路４に制御信号が伝達される。エラー補正回路４
はこの制御信号に基づいて上位エンコーダ結果に補正を
加え、最終的に端子１１に上位Ａ／Ｄ変換結果を出力す
る。
【０００６】図１２は従来の２入力の電圧比較器の一例
を示す回路図である。図１２においてこの電圧比較器
は、上位電圧比較器Ａi および下位電圧比較器Ｂj が独
立にされている。
を示す回路図である。図１２においてこの電圧比較器
は、上位電圧比較器Ａi および下位電圧比較器Ｂj が独
立にされている。
【０００７】上位電圧比較器Ａi は入力段１２、自動零
補償機能付増幅段１３および１４ならびに反転増幅器１
５の直列接続で構成される。入力段１２はアナログ信号
印加端子８に接続されるスイッチＳ１と、上位参照電圧
印加端子Ａi に接続されるスイッチＳ２を備える。スイ
ッチＳ１はクロック信号φ１に応答してオン・オフす
る。スイッチＳ２はクロック信号φ２に応答してオン・
オフする。スイッチＳ１およびＳ２の出力端子は自動零
補償機能付増幅段１３の入力端に共通に接続される。自
動零補償機能付増幅段１３は結合容量Ｃｃと、反転増幅
器１６と、反転増幅器１６の入力と出力との間に接続さ
れるスイッチＳ３を含む。結合容量Ｃｃは、その一端が
入力段１２の出力にその他端が反転増幅器１６の入力に
接続される。スイッチＳ３はクロック信号φ１に応答し
てオン・オフする。スイッチＳ３がオンした場合には、
反転増幅器１６の出力がその増幅器１６の入力に帰還さ
れる。自動零補償機能付増幅段１４は自動零補償機能付
増幅段１３と同様な構成をしている。
補償機能付増幅段１３および１４ならびに反転増幅器１
５の直列接続で構成される。入力段１２はアナログ信号
印加端子８に接続されるスイッチＳ１と、上位参照電圧
印加端子Ａi に接続されるスイッチＳ２を備える。スイ
ッチＳ１はクロック信号φ１に応答してオン・オフす
る。スイッチＳ２はクロック信号φ２に応答してオン・
オフする。スイッチＳ１およびＳ２の出力端子は自動零
補償機能付増幅段１３の入力端に共通に接続される。自
動零補償機能付増幅段１３は結合容量Ｃｃと、反転増幅
器１６と、反転増幅器１６の入力と出力との間に接続さ
れるスイッチＳ３を含む。結合容量Ｃｃは、その一端が
入力段１２の出力にその他端が反転増幅器１６の入力に
接続される。スイッチＳ３はクロック信号φ１に応答し
てオン・オフする。スイッチＳ３がオンした場合には、
反転増幅器１６の出力がその増幅器１６の入力に帰還さ
れる。自動零補償機能付増幅段１４は自動零補償機能付
増幅段１３と同様な構成をしている。
【０００８】下位電圧比較器Ｂj は上位電圧比較器Ａi
と同様に入力段１７、自動零補償機能付増幅段１３およ
び１４ならびに反転増幅器１５の直列接続で構成され
る。上位電圧比較器Ａi と異なるところは、入力段１７
が下位参照電圧出力端子Ｂj （図１１参照）に接続され
ていること、および下位参照電圧出力端子ｂj がスイッ
チＳ４を介して自動零補償機能付増幅段１３の入力端に
接続されている点である。このスイッチＳ４はクロック
信号φ３に応答してオン・オフする。
と同様に入力段１７、自動零補償機能付増幅段１３およ
び１４ならびに反転増幅器１５の直列接続で構成され
る。上位電圧比較器Ａi と異なるところは、入力段１７
が下位参照電圧出力端子Ｂj （図１１参照）に接続され
ていること、および下位参照電圧出力端子ｂj がスイッ
チＳ４を介して自動零補償機能付増幅段１３の入力端に
接続されている点である。このスイッチＳ４はクロック
信号φ３に応答してオン・オフする。
【０００９】図１３は、図１２の各回路の信号波形図で
ある。同図中実線で示されるＶ3 ，Ｖ4 ，Ｖ5 の波形
は、上位比較における電圧波形であり、破線で示される
Ｖ3 ，Ｖ4 ，Ｖ5 の波形は下位比較における電圧波形で
ある。図１３を参照しながら、図１２に示す上位電圧比
較器Ａi の動作を説明する。クロック信号φ１が“Ｈ”
レベルの期間（この期間をオートゼロ期間と呼ぶ）に
は、スイッチＳ１およびＳ３がオン状態となり、スイッ
チＳ２はオフ状態となる。スイッチＳ１がオンすること
により、自動零補償機能付増幅段１３にアナログ信号電
圧Ｖｉｎが印加される。また、スイッチＳ３がオンする
ことにより、自動零補償機能付増幅段１３および１４の
内部ノードＮ１，Ｎ２および出力は反転増幅器１６の論
理しきい値電圧Ｖｂにバイアスされる。それにより、各
自動零補償機能付増幅段１３および１４の内部ノードＮ
１，Ｎ２に電荷が蓄えられる。蓄えられた電荷はそれぞ
れＱ1 ，Ｑ2 として、ノードＮ１，Ｎ２の寄生容量をＣ
ｓ1 ，Ｃｓ2 とすると、 Ｑ1 ＝ＰＣｃ（Ｖｂ−Ｖｉｎ）＋Ｃｓ1 Ｖｂ …（１） Ｑ2 ＝ＰＣｃ（Ｖｂ−Ｖｂ）＋Ｃｓ2 Ｖｂ＝Ｃｓ2 Ｖｂ …（２） となる。またこのとき反転増幅器１５の出力もしきい値
Ｖｂにバイアスされる。
ある。同図中実線で示されるＶ3 ，Ｖ4 ，Ｖ5 の波形
は、上位比較における電圧波形であり、破線で示される
Ｖ3 ，Ｖ4 ，Ｖ5 の波形は下位比較における電圧波形で
ある。図１３を参照しながら、図１２に示す上位電圧比
較器Ａi の動作を説明する。クロック信号φ１が“Ｈ”
レベルの期間（この期間をオートゼロ期間と呼ぶ）に
は、スイッチＳ１およびＳ３がオン状態となり、スイッ
チＳ２はオフ状態となる。スイッチＳ１がオンすること
により、自動零補償機能付増幅段１３にアナログ信号電
圧Ｖｉｎが印加される。また、スイッチＳ３がオンする
ことにより、自動零補償機能付増幅段１３および１４の
内部ノードＮ１，Ｎ２および出力は反転増幅器１６の論
理しきい値電圧Ｖｂにバイアスされる。それにより、各
自動零補償機能付増幅段１３および１４の内部ノードＮ
１，Ｎ２に電荷が蓄えられる。蓄えられた電荷はそれぞ
れＱ1 ，Ｑ2 として、ノードＮ１，Ｎ２の寄生容量をＣ
ｓ1 ，Ｃｓ2 とすると、 Ｑ1 ＝ＰＣｃ（Ｖｂ−Ｖｉｎ）＋Ｃｓ1 Ｖｂ …（１） Ｑ2 ＝ＰＣｃ（Ｖｂ−Ｖｂ）＋Ｃｓ2 Ｖｂ＝Ｃｓ2 Ｖｂ …（２） となる。またこのとき反転増幅器１５の出力もしきい値
Ｖｂにバイアスされる。
【００１０】クロック信号φ２が“Ｈ”レベルの期間
（この期間を上位比較期間と呼ぶ）には、スイッチＳ２
がオンし、スイッチＳ１およびＳ３がオフする。スイッ
チＳ３がオフすることにより、各自動零補償機能付増幅
段１３および１４は、内部ノードＮ１，Ｎ２への電荷の
流入および流出経路を失うため、オートゼロ期間に蓄え
られた電荷Ｑ1 およびＱ2 がそのまま保持される。一
方、この期間において上位電圧比較器Ａi の自動零補償
機能付増幅段１３の入力端にはアナログ信号電圧Ｖｉｎ
に代わり上位参照電圧Ｖａi が印加される。これによ
り、各自動零補償機能付増幅段１３および１４の内部ノ
ードＮ１，Ｎ２の電圧もしきい値電圧Ｖｂからある電圧
Ｖ1 およびＶ2 に変化する。したがって、このとき自動
零補償機能付増幅段１３の内部ノードＮ１の電荷量Ｑ1
は電圧Ｖ1 を用いて次式のように表わされる。
（この期間を上位比較期間と呼ぶ）には、スイッチＳ２
がオンし、スイッチＳ１およびＳ３がオフする。スイッ
チＳ３がオフすることにより、各自動零補償機能付増幅
段１３および１４は、内部ノードＮ１，Ｎ２への電荷の
流入および流出経路を失うため、オートゼロ期間に蓄え
られた電荷Ｑ1 およびＱ2 がそのまま保持される。一
方、この期間において上位電圧比較器Ａi の自動零補償
機能付増幅段１３の入力端にはアナログ信号電圧Ｖｉｎ
に代わり上位参照電圧Ｖａi が印加される。これによ
り、各自動零補償機能付増幅段１３および１４の内部ノ
ードＮ１，Ｎ２の電圧もしきい値電圧Ｖｂからある電圧
Ｖ1 およびＶ2 に変化する。したがって、このとき自動
零補償機能付増幅段１３の内部ノードＮ１の電荷量Ｑ1
は電圧Ｖ1 を用いて次式のように表わされる。
【００１１】 Ｑ1 ＝Ｃｃ（Ｖ1 −Ｖａi ）＋Ｃｓ1 Ｖ1 …（３） したがって、式（１）および（３）より電圧Ｖ1 につい
て解くと最終的に次式が得られる。
て解くと最終的に次式が得られる。
【００１２】 Ｖ1 ＝Ｖｂ＋λ（Ｖａi −Ｖｉｎ） …（４） 但し、λ＝Ｃｃ／（Ｃｃ＋Ｃｓ） …（５） 式（４）は自動零補償機能付増幅段１３の内部ノードＮ
１の電圧が、入力で発生する電圧変化に応答して（この
比例量を電圧伝達率λと呼ぶ）しきい値電圧Ｖｂからシ
フトすることを意味する。すなわち、結合容量Ｃｃおよ
び寄生容量Ｃｓにより入力側で発生した電圧変化分がλ
倍され、このλ倍された電圧変化分がしきい値電圧Ｖｂ
に重畳される。今、入力側の電圧変化をΔＶｉｎ、この
電圧変化が伝達される前の出力側電圧をＶｏｕｔ 0 、伝
達された後の出力側電圧をＶｏｕｔとしたとき、Ｖｏｕ
ｔは一般に次の式で与えられる。
１の電圧が、入力で発生する電圧変化に応答して（この
比例量を電圧伝達率λと呼ぶ）しきい値電圧Ｖｂからシ
フトすることを意味する。すなわち、結合容量Ｃｃおよ
び寄生容量Ｃｓにより入力側で発生した電圧変化分がλ
倍され、このλ倍された電圧変化分がしきい値電圧Ｖｂ
に重畳される。今、入力側の電圧変化をΔＶｉｎ、この
電圧変化が伝達される前の出力側電圧をＶｏｕｔ 0 、伝
達された後の出力側電圧をＶｏｕｔとしたとき、Ｖｏｕ
ｔは一般に次の式で与えられる。
【００１３】 Ｖｏｕｔ＝Ｖｏｕｔ 0 ＋λΔＶｉｎ …（６） したがって、自動零補償機能付増幅段１３の入力はλΔ
Ｖｉｃ（但し、ΔＶｉｃ＝Ｖａi −Ｖｉｎ；上位入力差
電圧）だけしきい値Ｖｂからシフトする。このようなシ
フト量が自動零補償機能付増幅段１３の反転増幅器１６
によって増幅される。反転増幅器１６の電圧増幅率を−
Ｇ、出力電圧をＶ3 とすると、出力電圧Ｖ3 は次式で与
えられる。
Ｖｉｃ（但し、ΔＶｉｃ＝Ｖａi −Ｖｉｎ；上位入力差
電圧）だけしきい値Ｖｂからシフトする。このようなシ
フト量が自動零補償機能付増幅段１３の反転増幅器１６
によって増幅される。反転増幅器１６の電圧増幅率を−
Ｇ、出力電圧をＶ3 とすると、出力電圧Ｖ3 は次式で与
えられる。
【００１４】 Ｖ3 ＝Ｖｂ−λＧΔＶｉｃ …（７） ２段目の自動零補償機能付増幅段１４ではオートゼロ期
間のしきい値電圧Ｖｂに代わり前記電圧Ｖ3 が印加され
る。出力電圧Ｖ3 の印加によって内部ノードＮ２の電圧
がＶｂから変化する。この電圧変化量は内部ノードＮ２
における電荷の保存則を用いて求めることができるが、
ここで式（６）に基づいて結果のみを記す。すなわち、
２段目の自動零補償機能付増幅段１４の入力側電圧変化
ΔＶ3 は式（７）より−λＧΔＶｉｃなので、ノードＮ
２で発生される電圧変化ΔＶ2 は、 ΔＶ2 ＝λΔＶ3 ＝−λ2 ＧΔＶｉｃ …（８） で与えられる。この電圧変化ΔＶ2 が増幅段１４の反転
増幅器１６によってさらに増幅される。反転増幅器１６
の出力端における電圧変化ΔＶ4は次式で与えられる。
間のしきい値電圧Ｖｂに代わり前記電圧Ｖ3 が印加され
る。出力電圧Ｖ3 の印加によって内部ノードＮ２の電圧
がＶｂから変化する。この電圧変化量は内部ノードＮ２
における電荷の保存則を用いて求めることができるが、
ここで式（６）に基づいて結果のみを記す。すなわち、
２段目の自動零補償機能付増幅段１４の入力側電圧変化
ΔＶ3 は式（７）より−λＧΔＶｉｃなので、ノードＮ
２で発生される電圧変化ΔＶ2 は、 ΔＶ2 ＝λΔＶ3 ＝−λ2 ＧΔＶｉｃ …（８） で与えられる。この電圧変化ΔＶ2 が増幅段１４の反転
増幅器１６によってさらに増幅される。反転増幅器１６
の出力端における電圧変化ΔＶ4は次式で与えられる。
【００１５】 ΔＶ4 ＝−ＧΔＶ2 ＝λ2 Ｇ2 ΔＶｉｃ …（９） これが反転増幅器１５によってさらに増幅されるため、
増幅器１５の出力電圧Ｖ 5 は次式で与えられる。
増幅器１５の出力電圧Ｖ 5 は次式で与えられる。
【００１６】 Ｖ5 ＝Ｖｂ−ＧΔＶ4 ＝Ｖｂ−λ2 Ｇ3 ΔＶｉｃ …（１０） 式（１０）は上位電圧比較器Ａi では上位入力差電圧Δ
Ｖｉｃがλ2 Ｇ3 倍されて出力されることを意味する。
したがって、たとえばλ＝１、Ｇ＝１０、Ｖｂ＝２．５
Ｖとしたとき、入力差電圧が１．７ｍＶ以上であれば論
理レベル（電源電圧５Ｖとしたとき“Ｈ”が４．２Ｖ以
上、“Ｌ”が０．８Ｖ以下）まで増幅できる。このとき
電圧比較器はＶｉｎ＞Ｖａi のとき“Ｈ”レベルを出力
し、Ｖｉｎ＜Ｖａi のとき“Ｌ”レベルを出力する。こ
の出力結果（比較結果）に基づいて参照電圧発生回路１
は下位参照電圧Ｖｂj を発生し、下位参照電圧印加端子
ｂj に与える。
Ｖｉｃがλ2 Ｇ3 倍されて出力されることを意味する。
したがって、たとえばλ＝１、Ｇ＝１０、Ｖｂ＝２．５
Ｖとしたとき、入力差電圧が１．７ｍＶ以上であれば論
理レベル（電源電圧５Ｖとしたとき“Ｈ”が４．２Ｖ以
上、“Ｌ”が０．８Ｖ以下）まで増幅できる。このとき
電圧比較器はＶｉｎ＞Ｖａi のとき“Ｈ”レベルを出力
し、Ｖｉｎ＜Ｖａi のとき“Ｌ”レベルを出力する。こ
の出力結果（比較結果）に基づいて参照電圧発生回路１
は下位参照電圧Ｖｂj を発生し、下位参照電圧印加端子
ｂj に与える。
【００１７】下位電圧比較器Ｂj も上位電圧比較器Ａi
と同様の原理で動作する。また上位電圧比較器Ａi と異
なるのは、クロック信号φ３が“Ｈ”レベルのとき（こ
れを下位比較期間と呼ぶ）比較を行なうことのみなので
ここでは説明を省略する。
と同様の原理で動作する。また上位電圧比較器Ａi と異
なるのは、クロック信号φ３が“Ｈ”レベルのとき（こ
れを下位比較期間と呼ぶ）比較を行なうことのみなので
ここでは説明を省略する。
【００１８】以上のように従来の２入力の電圧比較器を
直並列型Ａ／Ｄ変換器に用いる場合には、上位Ａ／Ｄ変
換用の電圧比較器と、下位Ａ／Ｄ変換用の電圧比較器と
をそれぞれ別個に設ける必要があった。前述のとおり直
並列型Ａ／Ｄ変換器は並列型Ａ／Ｄ変換を２段階で行な
うものであるが、たとえばｍビットの並列型Ａ／Ｄ変換
を行なわせるためには、少なくとも２m −１個の電圧比
較器が必要であることが知られている。したがって、分
解能の増加に伴い、必要となる電圧比較器の数が指数関
数的に増加するという問題があった。直並列型Ａ／Ｄ変
換器のこのような問題を緩和するために、３入力の電圧
比較器を用いることが文献「（１９９０年ＩＥＥＥ Ｊ
ｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔ“Ａｎ ８−ｂｉｔ ２０ＭＳ／ｓ ＣＭＯＳ
Ａ／ＤＣｏｎｖｅｒｔｅｒｗｉｔｈ ５０−ｍＷ Ｐ
ｏｗｅｒ Ｃｏｎｓｕｍｐｔｉｏｎ” Ｖｏｌ．２５，
Ｎｏ．１ ｐｐ１６７−１７２）」に記載されている。
直並列型Ａ／Ｄ変換器に用いる場合には、上位Ａ／Ｄ変
換用の電圧比較器と、下位Ａ／Ｄ変換用の電圧比較器と
をそれぞれ別個に設ける必要があった。前述のとおり直
並列型Ａ／Ｄ変換器は並列型Ａ／Ｄ変換を２段階で行な
うものであるが、たとえばｍビットの並列型Ａ／Ｄ変換
を行なわせるためには、少なくとも２m −１個の電圧比
較器が必要であることが知られている。したがって、分
解能の増加に伴い、必要となる電圧比較器の数が指数関
数的に増加するという問題があった。直並列型Ａ／Ｄ変
換器のこのような問題を緩和するために、３入力の電圧
比較器を用いることが文献「（１９９０年ＩＥＥＥ Ｊ
ｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔ“Ａｎ ８−ｂｉｔ ２０ＭＳ／ｓ ＣＭＯＳ
Ａ／ＤＣｏｎｖｅｒｔｅｒｗｉｔｈ ５０−ｍＷ Ｐ
ｏｗｅｒ Ｃｏｎｓｕｍｐｔｉｏｎ” Ｖｏｌ．２５，
Ｎｏ．１ ｐｐ１６７−１７２）」に記載されている。
【００１９】図１４は、前記文献に記載された３入力電
圧比較器の回路図であり、図１５は図１４の各回路の信
号波形図である。図１４を参照して、この電圧比較器と
図１２の電圧比較器とが異なるところは、２入力の入力
段に代えて３入力の入力段１９が用いられ、かつ自動零
補償機能付増幅段１３および１４ならびに反転増幅器１
５がそれぞれ１個設けられていることである。入力段１
９はアナログ信号印加端子８、上位参照電圧印加端子ａ
i および下位参照電圧印加端子ｂj の３つの入力端子を
有する。各入力端子８、ａi よびｂj はそれぞれスイッ
チＳ１、Ｓ２およびＳ４を介して共通に自動零補償機能
付増幅段１３の入力端に接続される。スイッチＳ１はク
ロック信号φ１に応答してオン・オフする。スイッチＳ
２はクロック信号φ２に応答してオン・オフする。スイ
ッチＳ４はクロック信号φ３に応答してオン・オフす
る。
圧比較器の回路図であり、図１５は図１４の各回路の信
号波形図である。図１４を参照して、この電圧比較器と
図１２の電圧比較器とが異なるところは、２入力の入力
段に代えて３入力の入力段１９が用いられ、かつ自動零
補償機能付増幅段１３および１４ならびに反転増幅器１
５がそれぞれ１個設けられていることである。入力段１
９はアナログ信号印加端子８、上位参照電圧印加端子ａ
i および下位参照電圧印加端子ｂj の３つの入力端子を
有する。各入力端子８、ａi よびｂj はそれぞれスイッ
チＳ１、Ｓ２およびＳ４を介して共通に自動零補償機能
付増幅段１３の入力端に接続される。スイッチＳ１はク
ロック信号φ１に応答してオン・オフする。スイッチＳ
２はクロック信号φ２に応答してオン・オフする。スイ
ッチＳ４はクロック信号φ３に応答してオン・オフす
る。
【００２０】次に動作について説明する。この電圧比較
器は図１５に示すクロック信号（図１３と同様）により
制御され、３段階で動作する。クロック信号φ１が
“Ｈ”レベルのとき（オートゼロ期間）には、スイッチ
Ｓ１およびＳ３がオン状態となり、スイッチＳ２および
Ｓ４はオフ状態となる。スイッチＳ１がオンすることに
より、自動零補償機能付増幅段１３の入力にはアナログ
信号電圧Ｖｉｎが印加される。またスイッチＳ３がオン
することにより、各自動零補償機能付増幅段１３および
１４の内部ノードＮ１，Ｎ２ならびに出力は反転増幅器
１６の論理しきい値電圧Ｖｂにバイアスされる。これに
伴い反転増幅器１５の出力も電圧Ｖｂにバイアスされ
る。
器は図１５に示すクロック信号（図１３と同様）により
制御され、３段階で動作する。クロック信号φ１が
“Ｈ”レベルのとき（オートゼロ期間）には、スイッチ
Ｓ１およびＳ３がオン状態となり、スイッチＳ２および
Ｓ４はオフ状態となる。スイッチＳ１がオンすることに
より、自動零補償機能付増幅段１３の入力にはアナログ
信号電圧Ｖｉｎが印加される。またスイッチＳ３がオン
することにより、各自動零補償機能付増幅段１３および
１４の内部ノードＮ１，Ｎ２ならびに出力は反転増幅器
１６の論理しきい値電圧Ｖｂにバイアスされる。これに
伴い反転増幅器１５の出力も電圧Ｖｂにバイアスされ
る。
【００２１】クロック信号φ２が“Ｈ”レベルの期間
（上位比較期間）には、スイッチＳ２のみがオンし、他
のスイッチＳ１、Ｓ３およびＳ４がオフする。この場合
の動作は前述の電圧比較器（図１２）と同様であるの
で、ここではその説明を省略する。
（上位比較期間）には、スイッチＳ２のみがオンし、他
のスイッチＳ１、Ｓ３およびＳ４がオフする。この場合
の動作は前述の電圧比較器（図１２）と同様であるの
で、ここではその説明を省略する。
【００２２】クロック信号φ３が“Ｈ”レベルの期間
（下位比較期間）には、スイッチＳ４がオン状態とな
り、他のスイッチＳ１〜Ｓ３はオフする。この期間にお
いてもスイッチＳ３は依然オフしているので、自動零補
償機能付増幅段１３および１４の内部ノードＮ１，Ｎ２
はハイインピーダンス状態である。したがって、オート
ゼロ期間において内部ノードＮ１，Ｎ２に保持された電
荷はこの期間においても保持され、前述した式（６）は
この期間においても成立する。一方、スイッチＳ４がオ
ンすることによって初段自動零補償機能付増幅段１３の
入力には上位参照電圧Ｖａi に代わって下位参照電圧Ｖ
ｂj が印加される。この電圧変化（Ｖｂj −Ｖａi ）を
λ倍した電圧が式（４）で与えられる電圧Ｖ1 に重畳さ
れる。したがって、下位比較期間における増幅段１３の
ノードＮ３の電圧Ｖ11は次式で与えられる。
（下位比較期間）には、スイッチＳ４がオン状態とな
り、他のスイッチＳ１〜Ｓ３はオフする。この期間にお
いてもスイッチＳ３は依然オフしているので、自動零補
償機能付増幅段１３および１４の内部ノードＮ１，Ｎ２
はハイインピーダンス状態である。したがって、オート
ゼロ期間において内部ノードＮ１，Ｎ２に保持された電
荷はこの期間においても保持され、前述した式（６）は
この期間においても成立する。一方、スイッチＳ４がオ
ンすることによって初段自動零補償機能付増幅段１３の
入力には上位参照電圧Ｖａi に代わって下位参照電圧Ｖ
ｂj が印加される。この電圧変化（Ｖｂj −Ｖａi ）を
λ倍した電圧が式（４）で与えられる電圧Ｖ1 に重畳さ
れる。したがって、下位比較期間における増幅段１３の
ノードＮ３の電圧Ｖ11は次式で与えられる。
【００２３】 Ｖ11＝Ｖ1 ＋λ（Ｖｂj −Ｖａi ） ＝Ｖｂ＋λ（Ｖａi −Ｖｉｎ）＋λ（Ｖｂj −Ｖａi ） ＝Ｖｂ＋λ（Ｖｂj −Ｖｉｎ） …（１１） 式（１１）は結局Ｖｉｎから下位参照電圧Ｖｂj への電
圧変化が自動零補償機能付増幅段１３の入力端で発生し
たことを意味する。この論理しきい値電圧Ｖｂからの電
圧シフトは図１２に示した電圧比較器と同様に後段に伝
達され、下位比較が行なわれる。ここでは電圧比較器を
図１４に示すような構成にした場合、上位および下位電
圧比較を１つの電圧比較器で実行することがきる。した
がって、たとえば上位および下位ともにｍビットからな
る合計２ｍビットのＡ／Ｄ変換を行なう場合には、（２
m −１）個の電圧比較器を設ければよい。これは、２・
（２ m −１）個の電圧比較器を必要とする２入力の電圧
比較器（図１２）に比べ、必要な電圧比較器の数が半減
したことを意味する。しかしながら、このような構成の
電圧比較器には次に示す欠点がある。
圧変化が自動零補償機能付増幅段１３の入力端で発生し
たことを意味する。この論理しきい値電圧Ｖｂからの電
圧シフトは図１２に示した電圧比較器と同様に後段に伝
達され、下位比較が行なわれる。ここでは電圧比較器を
図１４に示すような構成にした場合、上位および下位電
圧比較を１つの電圧比較器で実行することがきる。した
がって、たとえば上位および下位ともにｍビットからな
る合計２ｍビットのＡ／Ｄ変換を行なう場合には、（２
m −１）個の電圧比較器を設ければよい。これは、２・
（２ m −１）個の電圧比較器を必要とする２入力の電圧
比較器（図１２）に比べ、必要な電圧比較器の数が半減
したことを意味する。しかしながら、このような構成の
電圧比較器には次に示す欠点がある。
【００２４】この欠点の説明は、図１３に示す下位電圧
比較器Ｂj の各増幅段の出力過渡応答波形および図１５
に示す３入力の電圧比較器の各増幅段の過渡応答波形を
参照する。図１３および図１５においてＶ３は初段の初
段の自動零補償機能付増幅段１３の出力電圧、Ｖ４は２
段目の自動零補償機能付増幅段１４の出力電圧、Ｖ５は
反転増幅器１５の出力電圧を示す。図１３から明らかな
ように、２入力の電圧比較器では下位比較直前に全内部
ノードＮ１〜Ｎ４がしきい値電圧Ｖｂにバイアスされて
おり（これを初期状態と呼ぶ）、下位参照電圧Ｖｂj が
印加された瞬間から各内部ノードＮ１〜Ｎ４は正しい比
較結果を出力すべく応答を始める。これに対し、３入力
の電圧比較器では下位比較が実行される直前において各
内部ノードは上位比較結果に応じて論理しきい値電圧Ｖ
ｂからシフトしている。このため３入力の電圧比較器で
は上位比較終了時の電圧から初期状態に戻るまでの時間
（これを回復時間と呼ぶ）が余分に必要となる。たとえ
ば初段自動零補償機能付増幅段１３では出力電圧Ｖ３が
論理しきい値電圧Ｖｂを横切るまでの時間が増幅段１３
の回復時間となる。２段目の自動零補償機能付増幅段１
４の出力電圧Ｖ４は自動零補償機能付増幅段１３の出力
電圧がＶｂを横切った時点で反転し始める。したがっ
て、増幅段１４の回復時間は初段の回復時間と自段の回
復時間の和となる。このようにして回復時間は後段へ行
くほど大きくなり、電圧比較器全体の比較速度を劣化さ
せる要因となる。
比較器Ｂj の各増幅段の出力過渡応答波形および図１５
に示す３入力の電圧比較器の各増幅段の過渡応答波形を
参照する。図１３および図１５においてＶ３は初段の初
段の自動零補償機能付増幅段１３の出力電圧、Ｖ４は２
段目の自動零補償機能付増幅段１４の出力電圧、Ｖ５は
反転増幅器１５の出力電圧を示す。図１３から明らかな
ように、２入力の電圧比較器では下位比較直前に全内部
ノードＮ１〜Ｎ４がしきい値電圧Ｖｂにバイアスされて
おり（これを初期状態と呼ぶ）、下位参照電圧Ｖｂj が
印加された瞬間から各内部ノードＮ１〜Ｎ４は正しい比
較結果を出力すべく応答を始める。これに対し、３入力
の電圧比較器では下位比較が実行される直前において各
内部ノードは上位比較結果に応じて論理しきい値電圧Ｖ
ｂからシフトしている。このため３入力の電圧比較器で
は上位比較終了時の電圧から初期状態に戻るまでの時間
（これを回復時間と呼ぶ）が余分に必要となる。たとえ
ば初段自動零補償機能付増幅段１３では出力電圧Ｖ３が
論理しきい値電圧Ｖｂを横切るまでの時間が増幅段１３
の回復時間となる。２段目の自動零補償機能付増幅段１
４の出力電圧Ｖ４は自動零補償機能付増幅段１３の出力
電圧がＶｂを横切った時点で反転し始める。したがっ
て、増幅段１４の回復時間は初段の回復時間と自段の回
復時間の和となる。このようにして回復時間は後段へ行
くほど大きくなり、電圧比較器全体の比較速度を劣化さ
せる要因となる。
【００２５】上記問題に加えて従来の２入力および３入
力の電圧比較器ではクロックノイズが原因で比較精度が
劣化するという問題がある。図１２および図１４に示す
電圧比較器においてスイッチＳ１〜Ｓ４には一般に図１
６に示すようなトランスミッションゲートが用いられ
る。トランスミッションゲートはＰ型電界効果トランジ
スタ２０と、これに並列に接続されるＮ型電界効果トラ
ンジスタ２１を含む。Ｐ型およびＮ型電界効果トランジ
スタ２０および２１は、そのゲート端子２２および２３
に互いに相補的なクロック信号が与えられる。また、両
トランジスタ２０および２１のドレインおよびソース端
子はそれぞれ端子２４および２５に共通接続される。ま
た、各トランジスタ２０、２１のゲート端子２２、２３
とドレイン端子２４との間には容量Ｃ1 およびＣ2 のゲ
ート−ドレイン容量２６および２７が寄生的に存在す
る。同様に各トランジスタ２０および２１のゲート端子
とソース端子との間には、容量値Ｃ3 およびＣ4 のゲー
ト−ソース間容量２８および２９が寄生的に存在する。
力の電圧比較器ではクロックノイズが原因で比較精度が
劣化するという問題がある。図１２および図１４に示す
電圧比較器においてスイッチＳ１〜Ｓ４には一般に図１
６に示すようなトランスミッションゲートが用いられ
る。トランスミッションゲートはＰ型電界効果トランジ
スタ２０と、これに並列に接続されるＮ型電界効果トラ
ンジスタ２１を含む。Ｐ型およびＮ型電界効果トランジ
スタ２０および２１は、そのゲート端子２２および２３
に互いに相補的なクロック信号が与えられる。また、両
トランジスタ２０および２１のドレインおよびソース端
子はそれぞれ端子２４および２５に共通接続される。ま
た、各トランジスタ２０、２１のゲート端子２２、２３
とドレイン端子２４との間には容量Ｃ1 およびＣ2 のゲ
ート−ドレイン容量２６および２７が寄生的に存在す
る。同様に各トランジスタ２０および２１のゲート端子
とソース端子との間には、容量値Ｃ3 およびＣ4 のゲー
ト−ソース間容量２８および２９が寄生的に存在する。
【００２６】次に寄生容量を含めて考えたときのトラン
スミッションゲートの動作について説明する。ゲート端
子２２に印加される信号が“Ｌ”レベルから“Ｈ”レベ
ルに、かつゲート端子２３に印加される信号が“Ｈ”レ
ベルから“Ｌ”レベルに変化したとき、トランスミッシ
ョンゲートはオフする。このゲート電圧変化が寄生容量
を介して端子２４および２５に伝達される。すなわち、
ゲート電圧の変化による電荷が端子２４および２５に注
入される。端子２４および２５がハイインピーダンス状
態の場合には、注入された電荷によって微小な電圧変化
が発生する。デジタル回路のように大きな振幅の信号を
伴う場合には、このような微小電圧変化は問題とならな
いが、アナログ回路では大きな問題となる。
スミッションゲートの動作について説明する。ゲート端
子２２に印加される信号が“Ｌ”レベルから“Ｈ”レベ
ルに、かつゲート端子２３に印加される信号が“Ｈ”レ
ベルから“Ｌ”レベルに変化したとき、トランスミッシ
ョンゲートはオフする。このゲート電圧変化が寄生容量
を介して端子２４および２５に伝達される。すなわち、
ゲート電圧の変化による電荷が端子２４および２５に注
入される。端子２４および２５がハイインピーダンス状
態の場合には、注入された電荷によって微小な電圧変化
が発生する。デジタル回路のように大きな振幅の信号を
伴う場合には、このような微小電圧変化は問題とならな
いが、アナログ回路では大きな問題となる。
【００２７】次に、このような電荷の注入を考慮に入れ
た場合の２入力の上位電圧比較器Ａ i の動作を説明す
る。たとえば、図１２において初段自動零補償機能付増
幅段１３のスイッチＳ３に着目する。このスイッチＳ３
はトランスミッションゲートで構成されている場合には
オフした瞬間にクロック信号の変化に起因する電圧変化
を内部ノードＮ２に発生させる。このクロックの変化の
みに起因した内部ノードＮ２の電圧変化ΔＶ21はＰ型ト
ランジスタのゲート端子電圧ΔＶｃｌｋ、Ｎ型トランジ
スタのゲート端子電圧を−ΔＶｃｌｋとして、
た場合の２入力の上位電圧比較器Ａ i の動作を説明す
る。たとえば、図１２において初段自動零補償機能付増
幅段１３のスイッチＳ３に着目する。このスイッチＳ３
はトランスミッションゲートで構成されている場合には
オフした瞬間にクロック信号の変化に起因する電圧変化
を内部ノードＮ２に発生させる。このクロックの変化の
みに起因した内部ノードＮ２の電圧変化ΔＶ21はＰ型ト
ランジスタのゲート端子電圧ΔＶｃｌｋ、Ｎ型トランジ
スタのゲート端子電圧を−ΔＶｃｌｋとして、
【００２８】
【数１】
【００２９】で与えられる。したがって、このようなク
ロックノイズを考慮に入れた場合の上位比較期間におけ
る初段自動零補償機能付増幅段１３の内部ノードＮ１の
電圧Ｖ 1 は Ｖ1 ＝Ｖｂ＋λΔＶｉｃ＋λＣΔＶｃｌｋ …（１３） 但し、λｃ＝（Ｃ1 −Ｃ2 ）／（Ｃｃ＋Ｃｓ1 ） …（１４） となる。上式より、たとえばΔＶｉｃ＝−１ｍＶ、ΔＶ
ｃｌｋ＝５Ｖのとき、 Ｃ1 −Ｃ2 ＞Ｃｃ／５０００ …（１５） ならば、クロックノイズが原因で誤動作することを意味
している。式（１５）が満たされるとき、ΔＶｉｃ＜０
であるにもかかわらず、Ｖ1 −Ｖｂ＞０となるためであ
る。誤動作を防止するためには、たとえばＣｃ＝０．１
ｆＦとした場合、Ｃ1 −Ｃ2 ＜０．０２ｆＦ未満に抑え
なければならない。Ｃ1 およびＣ2 は寄生容量であるた
め、上記のようなオーダで容量値を制御することは困難
である。初段増幅段１３で誤動作が発生すると、これが
誤ったまま増幅され比較結果として出力される。またこ
のようなクロックノイズは２段目増幅段１４においても
発生するが、既に初段増幅段１３で信号が増幅された後
なので初段ほどは問題とならない。
ロックノイズを考慮に入れた場合の上位比較期間におけ
る初段自動零補償機能付増幅段１３の内部ノードＮ１の
電圧Ｖ 1 は Ｖ1 ＝Ｖｂ＋λΔＶｉｃ＋λＣΔＶｃｌｋ …（１３） 但し、λｃ＝（Ｃ1 −Ｃ2 ）／（Ｃｃ＋Ｃｓ1 ） …（１４） となる。上式より、たとえばΔＶｉｃ＝−１ｍＶ、ΔＶ
ｃｌｋ＝５Ｖのとき、 Ｃ1 −Ｃ2 ＞Ｃｃ／５０００ …（１５） ならば、クロックノイズが原因で誤動作することを意味
している。式（１５）が満たされるとき、ΔＶｉｃ＜０
であるにもかかわらず、Ｖ1 −Ｖｂ＞０となるためであ
る。誤動作を防止するためには、たとえばＣｃ＝０．１
ｆＦとした場合、Ｃ1 −Ｃ2 ＜０．０２ｆＦ未満に抑え
なければならない。Ｃ1 およびＣ2 は寄生容量であるた
め、上記のようなオーダで容量値を制御することは困難
である。初段増幅段１３で誤動作が発生すると、これが
誤ったまま増幅され比較結果として出力される。またこ
のようなクロックノイズは２段目増幅段１４においても
発生するが、既に初段増幅段１３で信号が増幅された後
なので初段ほどは問題とならない。
【００３０】
【発明が解決しようとする課題】従来の２入力の電圧比
較器は以上のように構成されているので、これを用いて
Ａ／Ｄ変換器を構成した場合に必要となる電圧比較器の
数は、Ａ／Ｄ変換器の分解能増加に伴って指数関数的に
増加するという問題がある。また、従来の３入力の電圧
比較器は上記問題を緩和するものの、比較速度が劣化す
るという問題がある。また、両電圧比較器ともにクロッ
クノイズに起因した誤動作を起こしやすく、比較精度に
問題がある。
較器は以上のように構成されているので、これを用いて
Ａ／Ｄ変換器を構成した場合に必要となる電圧比較器の
数は、Ａ／Ｄ変換器の分解能増加に伴って指数関数的に
増加するという問題がある。また、従来の３入力の電圧
比較器は上記問題を緩和するものの、比較速度が劣化す
るという問題がある。また、両電圧比較器ともにクロッ
クノイズに起因した誤動作を起こしやすく、比較精度に
問題がある。
【００３１】それゆえに、この発明の１つの目的は、直
並列型Ａ／Ｄ変換器の構成を簡単化することがでるとと
もに、高速かつ高精度な電圧比較器を得ることである。
並列型Ａ／Ｄ変換器の構成を簡単化することがでるとと
もに、高速かつ高精度な電圧比較器を得ることである。
【００３２】
【課題を解決するための手段】前記目的を達成するため
のこの発明に係る電圧比較器は、アナログ入力信号と少
なくとも２つの基準電圧とを比較する電圧比較器であっ
て、前記少なくとも２つの基準電圧に対応して設けら
れ、各々が前記アナログ信号と対応の基準電圧との差に
相当する電圧信号を時分割的に発生する少なくとも２つ
の電圧信号発生手段と、前記少なくとも２つの電圧信号
発生手段より時分割的に発生された基準電圧を、所定の
リセット期間を設けて順次に増幅する手段と、前記所定
のリセット期間に前記増幅手段のオフセット電圧をリセ
ットするリセット手段とを含む。
のこの発明に係る電圧比較器は、アナログ入力信号と少
なくとも２つの基準電圧とを比較する電圧比較器であっ
て、前記少なくとも２つの基準電圧に対応して設けら
れ、各々が前記アナログ信号と対応の基準電圧との差に
相当する電圧信号を時分割的に発生する少なくとも２つ
の電圧信号発生手段と、前記少なくとも２つの電圧信号
発生手段より時分割的に発生された基準電圧を、所定の
リセット期間を設けて順次に増幅する手段と、前記所定
のリセット期間に前記増幅手段のオフセット電圧をリセ
ットするリセット手段とを含む。
【００３３】
【作用】以上の発明では、少なくとも２つの電圧信号発
生手段がアナログ入力信号と対応の基準電圧との差に相
当する電圧信号を時分割的に発生している。発生された
それぞれの電圧信号は順次に増幅手段に与えられる。増
幅手段は、各電圧信号を受ける前にリセット手段により
リセットされる。それにより、電圧信号を増幅する際に
蓄積されたオフセット電圧がキャンセルされ、その後に
与えられる電圧信号を増幅する。それにより増幅手段に
は回復期間を設ける必要がなくなり、比較に要する時間
が短縮される。また、リセット期間から次の比較期間に
かけてのクロックノイズは、少なくとも２つの電圧信号
発生手段の出力同士で相殺されるため、クロックノイズ
による誤動作は抑制される。
生手段がアナログ入力信号と対応の基準電圧との差に相
当する電圧信号を時分割的に発生している。発生された
それぞれの電圧信号は順次に増幅手段に与えられる。増
幅手段は、各電圧信号を受ける前にリセット手段により
リセットされる。それにより、電圧信号を増幅する際に
蓄積されたオフセット電圧がキャンセルされ、その後に
与えられる電圧信号を増幅する。それにより増幅手段に
は回復期間を設ける必要がなくなり、比較に要する時間
が短縮される。また、リセット期間から次の比較期間に
かけてのクロックノイズは、少なくとも２つの電圧信号
発生手段の出力同士で相殺されるため、クロックノイズ
による誤動作は抑制される。
【００３４】
【実施例】図１はこの発明の電圧比較器の一実施例を示
す回路図である。図１において、この電圧比較器は上位
前置比較回路３０、下位前置比較回路３１、２入力の自
動零補償機能付増幅段３２および反転増幅器１５を備え
る。２入力自動零補償機能付増幅段３２は上位前置比較
回路３０、下位前置比較回路３１の出力に接続される。
反転増幅器１５は２入力自動零補償機能付増幅段３２の
出力に接続される。上位前置比較回路３０は入力部１２
および自動零補償機能付増幅段１３の直列接続で構成さ
れる。また、下位前置比較回路３１は入力部３３および
自動零補償機能付増幅段１３の直列接続で構成される。
入力部１２および増幅段１３の構成は図１２と同様なの
でここでは説明を省略する。また、入力部３３は図１２
の入力部１７のスイッチＳ４をクロック信号φ４で制御
されるスイッチＳ５で置換えた構成をしている。２入力
自動零補償機能付増幅段３２は容量３４および３５、ス
イッチＳ６および反転増幅器３７を備える。容量３４
は、容量値Ｃ34を持ち、その一端が上位比較器３０の出
力に接続され、容量３５は容量値Ｃ35を持ち、その一端
が下位前置比較回路４１の出力に接続され、容量３４お
よび３５の他端は内部ノード３６に共通接続される。内
部ノード３６は反転増幅器３７の入力に接続される。反
転増幅器３７の出力は反転増幅器１５の入力に接続され
るとともにスイッチＳ６を介して入力に帰還される。ス
イッチＳ６はクロック信号φ５に応答してオン・オフす
る。
す回路図である。図１において、この電圧比較器は上位
前置比較回路３０、下位前置比較回路３１、２入力の自
動零補償機能付増幅段３２および反転増幅器１５を備え
る。２入力自動零補償機能付増幅段３２は上位前置比較
回路３０、下位前置比較回路３１の出力に接続される。
反転増幅器１５は２入力自動零補償機能付増幅段３２の
出力に接続される。上位前置比較回路３０は入力部１２
および自動零補償機能付増幅段１３の直列接続で構成さ
れる。また、下位前置比較回路３１は入力部３３および
自動零補償機能付増幅段１３の直列接続で構成される。
入力部１２および増幅段１３の構成は図１２と同様なの
でここでは説明を省略する。また、入力部３３は図１２
の入力部１７のスイッチＳ４をクロック信号φ４で制御
されるスイッチＳ５で置換えた構成をしている。２入力
自動零補償機能付増幅段３２は容量３４および３５、ス
イッチＳ６および反転増幅器３７を備える。容量３４
は、容量値Ｃ34を持ち、その一端が上位比較器３０の出
力に接続され、容量３５は容量値Ｃ35を持ち、その一端
が下位前置比較回路４１の出力に接続され、容量３４お
よび３５の他端は内部ノード３６に共通接続される。内
部ノード３６は反転増幅器３７の入力に接続される。反
転増幅器３７の出力は反転増幅器１５の入力に接続され
るとともにスイッチＳ６を介して入力に帰還される。ス
イッチＳ６はクロック信号φ５に応答してオン・オフす
る。
【００３５】図２は、図１の各回路の出力波形図であ
る。図２に示した出力波形を参照しながらこの実施例の
動作について説明する。本電圧比較器はオートゼロ期間
（１）、上位比較期間（２）、リセット（３）、下位比
較期間（４）の４段階で動作する。オートゼロ期間
（１）においては、クロック信号φ１およびφ５がＨレ
ベル、クロック信号φ２およびφ４がＬレベルになるの
で、スイッチＳ１、Ｓ３およびＳ６がオン状態となり、
スイッチＳ２およびＳ５がオフ状態となる。スイッチＳ
１がオンすることにより、前置比較回路３０および３１
の自動零補償機能付増幅段１３の入力にはアナログ信号
電圧Ｖｉｎが印加される。また、スイッチＳ３、Ｓ６が
オンすることにより、反転増幅器１５、１６および３７
の入出力端はしきい値電圧Ｖｂにバイアスされる。
る。図２に示した出力波形を参照しながらこの実施例の
動作について説明する。本電圧比較器はオートゼロ期間
（１）、上位比較期間（２）、リセット（３）、下位比
較期間（４）の４段階で動作する。オートゼロ期間
（１）においては、クロック信号φ１およびφ５がＨレ
ベル、クロック信号φ２およびφ４がＬレベルになるの
で、スイッチＳ１、Ｓ３およびＳ６がオン状態となり、
スイッチＳ２およびＳ５がオフ状態となる。スイッチＳ
１がオンすることにより、前置比較回路３０および３１
の自動零補償機能付増幅段１３の入力にはアナログ信号
電圧Ｖｉｎが印加される。また、スイッチＳ３、Ｓ６が
オンすることにより、反転増幅器１５、１６および３７
の入出力端はしきい値電圧Ｖｂにバイアスされる。
【００３６】上位比較期間（２）において、クロック信
号φ２のみが“Ｈ”レベルとなるため、スイッチＳ２の
みがオンし、他のすべてのスイッチＳ１、Ｓ３、Ｓ５お
よびＳ６がオフする。スイッチＳ３およびＳ６がオフす
ることにより、自動零補償機能付増幅段１３および１４
の内部ノードＮ１およびＮ２ならびに２入力自動零補償
機能付増幅段３２の内部ノード３６は、ハイインピーダ
ンス状態となり、オートゼロ期間に蓄えられた電荷が保
存される。一方、この期間において上位前置比較回路３
０の自動零補償機能付増幅段１３の入力端にはアナログ
入力電圧Ｖｉｎに代わり上位参照電圧Ｖａi が印加され
る。これに対し、下位前置比較回路３１の自動零補償機
能付増幅段１３には何も印加されない。したがって、下
位前置比較回路３１の出力は後述するクロックノイズに
起因するものを除いて電圧変動が起こらず、上位比較は
直列に接続された増幅段１３、３２および１５によって
従来と同様の原理で行なわれる。
号φ２のみが“Ｈ”レベルとなるため、スイッチＳ２の
みがオンし、他のすべてのスイッチＳ１、Ｓ３、Ｓ５お
よびＳ６がオフする。スイッチＳ３およびＳ６がオフす
ることにより、自動零補償機能付増幅段１３および１４
の内部ノードＮ１およびＮ２ならびに２入力自動零補償
機能付増幅段３２の内部ノード３６は、ハイインピーダ
ンス状態となり、オートゼロ期間に蓄えられた電荷が保
存される。一方、この期間において上位前置比較回路３
０の自動零補償機能付増幅段１３の入力端にはアナログ
入力電圧Ｖｉｎに代わり上位参照電圧Ｖａi が印加され
る。これに対し、下位前置比較回路３１の自動零補償機
能付増幅段１３には何も印加されない。したがって、下
位前置比較回路３１の出力は後述するクロックノイズに
起因するものを除いて電圧変動が起こらず、上位比較は
直列に接続された増幅段１３、３２および１５によって
従来と同様の原理で行なわれる。
【００３７】リセット期間（３）では、クロック信号φ
５のみがＨレベルとなるため、スイッチＳ６のみがオン
し、他のすべてのスイッチＳ１、Ｓ２、Ｓ３およびＳ５
はオフする。スイッチＳ６がオンすることにより、反転
増幅器１５の入力および反転増幅器３７の入力端は再び
しきい値Ｖｂにバイアスされる。一方、この期間および
これに続く下位比較期間において上位前置比較回路３０
の出力電圧変動は起こらない。したがって、下位比較が
完了するまでの期間において下位前置比較回路３１、２
入力自動零補償機能付増幅段３２および反転増幅器１５
からなる回路について信号の流れを考えればよい。今、
リセット期間（３）における下位前置比較回路３１の内
部ノードＮ３の電圧を考える。本来この期間（３）にお
いても反転増幅器１６の入出力端における電圧はしきい
値電圧Ｖｂであるはずであるが、従来例で説明したよう
にクロックノイズによる電圧変化ΔＶｃｌｋがあるた
め、入力電圧Ｖ1 および出力電圧Ｖ3 は反転増幅器１６
の増幅率を−Ｇとして次式で与えられる。
５のみがＨレベルとなるため、スイッチＳ６のみがオン
し、他のすべてのスイッチＳ１、Ｓ２、Ｓ３およびＳ５
はオフする。スイッチＳ６がオンすることにより、反転
増幅器１５の入力および反転増幅器３７の入力端は再び
しきい値Ｖｂにバイアスされる。一方、この期間および
これに続く下位比較期間において上位前置比較回路３０
の出力電圧変動は起こらない。したがって、下位比較が
完了するまでの期間において下位前置比較回路３１、２
入力自動零補償機能付増幅段３２および反転増幅器１５
からなる回路について信号の流れを考えればよい。今、
リセット期間（３）における下位前置比較回路３１の内
部ノードＮ３の電圧を考える。本来この期間（３）にお
いても反転増幅器１６の入出力端における電圧はしきい
値電圧Ｖｂであるはずであるが、従来例で説明したよう
にクロックノイズによる電圧変化ΔＶｃｌｋがあるた
め、入力電圧Ｖ1 および出力電圧Ｖ3 は反転増幅器１６
の増幅率を−Ｇとして次式で与えられる。
【００３８】 Ｖ1 ＝Ｖｂ＋λｃΔＶｃｌｋ …（１６） Ｖ3 ＝Ｖｂ−λｃＧΔＶｃｌｋ …（１７） 下位比較器（４）では、クロック信号φ４のみが“Ｈ”
レベルになるため、スイッチＳ５のみがオンし、他のす
べてのスイッチＳ１、Ｓ２、Ｓ３およびＳ６はオフす
る。スイッチＳ６がオフすることにより、反転増幅器３
７の入出力端は再びハイインピーダンス状態となり、リ
セット期間に内部ノード３６に蓄えられた電荷が保持さ
れる。一方、スイッチＳ５がオンすることによって下位
前置比較回路３１の自動零補償機能付増幅段１３にはア
ナログ信号電圧Ｖｉｎに代わって下位参照電圧Ｖｂj が
印加される。この電圧変化ΔＶｉｆ＝Ｖｂj −Ｖｉｎが
下位前置比較回路３１のノードＮ３に伝達され、反転増
幅器１６によって増幅される。このときの反転増幅器１
６の入力電圧Ｖ11、出力電圧Ｖ13は次式で与えられる。
レベルになるため、スイッチＳ５のみがオンし、他のす
べてのスイッチＳ１、Ｓ２、Ｓ３およびＳ６はオフす
る。スイッチＳ６がオフすることにより、反転増幅器３
７の入出力端は再びハイインピーダンス状態となり、リ
セット期間に内部ノード３６に蓄えられた電荷が保持さ
れる。一方、スイッチＳ５がオンすることによって下位
前置比較回路３１の自動零補償機能付増幅段１３にはア
ナログ信号電圧Ｖｉｎに代わって下位参照電圧Ｖｂj が
印加される。この電圧変化ΔＶｉｆ＝Ｖｂj −Ｖｉｎが
下位前置比較回路３１のノードＮ３に伝達され、反転増
幅器１６によって増幅される。このときの反転増幅器１
６の入力電圧Ｖ11、出力電圧Ｖ13は次式で与えられる。
【００３９】 Ｖ11＝Ｖｂ＋λｃΔＶｃｌｋ＋λΔＶｉｆ …（１８） Ｖ13＝Ｖｂ−λｃΔＶＧｃｌｋ−λＧΔＶｉｆ …（１９） 一方、増幅段３２はリセット期間においてリセットされ
るので、ノード３６にはリセット期間（３）から下位比
較期間（４）にかけての電圧変化分のみが容量３４およ
び３５を介して伝達される。容量３４の入力端では電圧
変化はないので、内部ノード３６には容量３５を介して
伝達される電圧変化のみがしきい値電圧Ｖｂに重畳され
る。リセット期間（３）から下位比較期間（４）かけて
の電圧変化ΔＶは式（１７）および（１９）から次のよ
うになる。
るので、ノード３６にはリセット期間（３）から下位比
較期間（４）にかけての電圧変化分のみが容量３４およ
び３５を介して伝達される。容量３４の入力端では電圧
変化はないので、内部ノード３６には容量３５を介して
伝達される電圧変化のみがしきい値電圧Ｖｂに重畳され
る。リセット期間（３）から下位比較期間（４）かけて
の電圧変化ΔＶは式（１７）および（１９）から次のよ
うになる。
【００４０】 ΔＶ＝Ｖ13−Ｖ3 ＝−λＧΔＶｉｆ …（２０） したがって、ノード３６の電圧Ｖ36は Ｖ36＝Ｖｂ−λＧΔＶｉｆ …（２１） で与えられる。同式（２１）から明らかなように、内部
ノード３６は下位入力差電圧Ｖｉｆに比例した電圧だけ
Ｖｂからシフトしてクロックノイズにより影響はない。
そして、このしきい値Ｖｂからのシフト量が反転増幅器
３７および１５によって増幅され、ノイズが原因で誤動
作することなく、ＶｉｆとＶｂj の大小比較結果が出力
される。
ノード３６は下位入力差電圧Ｖｉｆに比例した電圧だけ
Ｖｂからシフトしてクロックノイズにより影響はない。
そして、このしきい値Ｖｂからのシフト量が反転増幅器
３７および１５によって増幅され、ノイズが原因で誤動
作することなく、ＶｉｆとＶｂj の大小比較結果が出力
される。
【００４１】電圧比較器を以上のような構成にすること
によって、Ａ／Ｄ変換器を構成するために必要となる電
圧比較器の数は従来の２入力の電圧比較器に比べて約１
／２となる。また、上位および下位比較とも初期状態か
ら開始されるので、従来の３入力電圧比較器のように回
復時間を必要としない。また、クロックノイズ相殺機能
もあるので、比較精度も向上できる。なお、上位比較に
対しては上記ノイズ相殺機能は働かないが、通常Ａ／Ｄ
変換器では下位Ａ／Ｄ変換結果をもとに上位Ａ／Ｄ変換
結果を補正するので、下位比較を正確に行なえば特に問
題とはならない。
によって、Ａ／Ｄ変換器を構成するために必要となる電
圧比較器の数は従来の２入力の電圧比較器に比べて約１
／２となる。また、上位および下位比較とも初期状態か
ら開始されるので、従来の３入力電圧比較器のように回
復時間を必要としない。また、クロックノイズ相殺機能
もあるので、比較精度も向上できる。なお、上位比較に
対しては上記ノイズ相殺機能は働かないが、通常Ａ／Ｄ
変換器では下位Ａ／Ｄ変換結果をもとに上位Ａ／Ｄ変換
結果を補正するので、下位比較を正確に行なえば特に問
題とはならない。
【００４２】図３はこの発明の第２の実施例を示す回路
図である。図３の電圧比較器が図１の電圧比較器と異な
るところは、上位前置比較回路３０のスイッチＳ３に代
えてクロック信号／φ２で制御されるスイッチＳ７を設
け、各下位前置比較回路３１のスイッチＳ３に代えてク
ロック信号／φ４で制御されるスイッチＳ８を設けてい
ることである。
図である。図３の電圧比較器が図１の電圧比較器と異な
るところは、上位前置比較回路３０のスイッチＳ３に代
えてクロック信号／φ２で制御されるスイッチＳ７を設
け、各下位前置比較回路３１のスイッチＳ３に代えてク
ロック信号／φ４で制御されるスイッチＳ８を設けてい
ることである。
【００４３】動作において、スイッチＳ７は上位比較期
間（２）においてのみオフし、スイッチＳ８は下位比較
期間においてのみオフする。それにより、タイミング的
には図１の電圧比較器と同様に上位比較および下位比較
を行なうことができ、また、３入力電圧比較器のごとく
回復期間を設ける必要がない。但し、リセット期間
（３）においては、両スイッチがオン状態となっている
ので、リセット期間から下位比較に移るときに発生する
クロックノイズを相殺することができない。
間（２）においてのみオフし、スイッチＳ８は下位比較
期間においてのみオフする。それにより、タイミング的
には図１の電圧比較器と同様に上位比較および下位比較
を行なうことができ、また、３入力電圧比較器のごとく
回復期間を設ける必要がない。但し、リセット期間
（３）においては、両スイッチがオン状態となっている
ので、リセット期間から下位比較に移るときに発生する
クロックノイズを相殺することができない。
【００４４】以上の実施例は説明のため回路構成を簡単
化したものである。本発明の一般的な実施例を図４に示
す。図４の電圧比較器は、上位前置比較回路３８、下位
前置比較回路３９の出力が２入力自動零補償機能付増幅
段３２の入力に接続された構成をとる。自動零補償機能
付増幅段３２の出力は、直列接続されたｍ段（ｍ≧０）
の自動零補償機能付増幅段１３の入力に接続される。直
列接続されたｍ段の自動零補償機能付増幅段１３の最終
出力はｎ（ｎ≧０）の直列接続された反転増幅器１５の
入力接続される。上位前置比較回路３８は入力部１２お
よび直列接続されたｌ段（ｌ≧１）の自動零補償機能付
増幅段１３が直列接続されて構成される。また下位前置
比較回路３９は入力部３３および直列接続されたｋ段
（ｋ≧１）の自動零補償機能付増幅段１３から構成され
る。なお、上記ｍ、ｎ、ｌ、ｋは図１１に示したビット
数とは異なる。
化したものである。本発明の一般的な実施例を図４に示
す。図４の電圧比較器は、上位前置比較回路３８、下位
前置比較回路３９の出力が２入力自動零補償機能付増幅
段３２の入力に接続された構成をとる。自動零補償機能
付増幅段３２の出力は、直列接続されたｍ段（ｍ≧０）
の自動零補償機能付増幅段１３の入力に接続される。直
列接続されたｍ段の自動零補償機能付増幅段１３の最終
出力はｎ（ｎ≧０）の直列接続された反転増幅器１５の
入力接続される。上位前置比較回路３８は入力部１２お
よび直列接続されたｌ段（ｌ≧１）の自動零補償機能付
増幅段１３が直列接続されて構成される。また下位前置
比較回路３９は入力部３３および直列接続されたｋ段
（ｋ≧１）の自動零補償機能付増幅段１３から構成され
る。なお、上記ｍ、ｎ、ｌ、ｋは図１１に示したビット
数とは異なる。
【００４５】図５は、この発明の第４の実施例を示す回
路図である。図５に示す電圧比較器は、アナログ電圧Ｖ
ｉｎを異なるｈレベル（ｈ≧２）の参照電圧に対して順
次比較することができる。図５を参照して、この電圧比
較器は、ｈ個の前置比較器４０の出力が入力端子数ｈの
複数入力自動零補償機能付増幅段４１の入力に接続され
る。この増幅段４１の出力は直列接続されたｍ段（ｍ≧
０）の自動零補償機能付増幅段１３の入力に接続され
る。直列接続されたｍ段の自動零補償機能付増幅段１３
の出力はｎ個（ｎ≧０）の直列接続された反転増幅器１
５の入力に接続される。
路図である。図５に示す電圧比較器は、アナログ電圧Ｖ
ｉｎを異なるｈレベル（ｈ≧２）の参照電圧に対して順
次比較することができる。図５を参照して、この電圧比
較器は、ｈ個の前置比較器４０の出力が入力端子数ｈの
複数入力自動零補償機能付増幅段４１の入力に接続され
る。この増幅段４１の出力は直列接続されたｍ段（ｍ≧
０）の自動零補償機能付増幅段１３の入力に接続され
る。直列接続されたｍ段の自動零補償機能付増幅段１３
の出力はｎ個（ｎ≧０）の直列接続された反転増幅器１
５の入力に接続される。
【００４６】前置比較回路４０は図６に示すようにアナ
ログ電圧印加端子８、参照電圧印加端子４２、アナログ
信号用クロック信号印加端子４３、参照電圧用クロック
信号印加端子４４、クロック信号印加端子４５の５つの
入力端子を有する。前置比較回路４０は入力部４６に直
列接続されたｌ段（ｌ≧１）の自動零補償機能付増幅段
１３が直列接続された構成である。入力部４６は、アナ
ログ電圧印加端子８および参照電圧印加端子４２の２つ
の入力端子を有し、各々端子４３および４４に印加され
るクロックによって制御されるスイッチＳ９およびＳ１
０を介して出力端に共通接続される。自動零補償機能付
増幅段１３のスイッチＳ３（図１）は、端子４５に印加
されるクロック信号φ１によって制御される。複数入力
自動零補償機能付増幅段４１は、図７に示すようにｈ個
の入力端子Ｉ0 〜Ｉh-1 を有し、その各々は容量Ｃｃp
（ｐ＝０〜ｈ−１）を介して共通に反転増幅器３７の入
力に接続される。同増幅器３７の出力はリセットのため
のクロック信号φ０で制御されるスイッチＳ６を介して
入力に帰還される。
ログ電圧印加端子８、参照電圧印加端子４２、アナログ
信号用クロック信号印加端子４３、参照電圧用クロック
信号印加端子４４、クロック信号印加端子４５の５つの
入力端子を有する。前置比較回路４０は入力部４６に直
列接続されたｌ段（ｌ≧１）の自動零補償機能付増幅段
１３が直列接続された構成である。入力部４６は、アナ
ログ電圧印加端子８および参照電圧印加端子４２の２つ
の入力端子を有し、各々端子４３および４４に印加され
るクロックによって制御されるスイッチＳ９およびＳ１
０を介して出力端に共通接続される。自動零補償機能付
増幅段１３のスイッチＳ３（図１）は、端子４５に印加
されるクロック信号φ１によって制御される。複数入力
自動零補償機能付増幅段４１は、図７に示すようにｈ個
の入力端子Ｉ0 〜Ｉh-1 を有し、その各々は容量Ｃｃp
（ｐ＝０〜ｈ−１）を介して共通に反転増幅器３７の入
力に接続される。同増幅器３７の出力はリセットのため
のクロック信号φ０で制御されるスイッチＳ６を介して
入力に帰還される。
【００４７】再び図５を参照して、アナログ信号印加端
子８には、共通にアナログ電圧Ｖｉｎが印加され、参照
電圧印加端子４２には、各々異なるｈレベルの参照電圧
Ｖｐ（ｐ＝０〜ｈ−１）が印加される。また、クロック
信号印加端子４３および４４にはクロック信号φ１およ
びφｐ（ｐ＝０〜ｈ−１）が各々印加される。また、端
子４５（図６）には、クロック信号φ１が印加される。
図８は図５ないし図７に示した電圧比較器の動作を示す
タイミングチャートである。図８を参照しながらこの電
圧比較器の動作を説明する。この電圧比較器は２ｈ段階
で動作する。まず、第１の期間ｐ1 （クロックφ１が
“Ｈ”の期間）において、前置比較回路４０はアナログ
信号電圧Ｖｉｎを入力してオートゼロにする。このとき
複数入力自動零補償機能付増幅段４１およびこの増幅段
４１に直列接続されるｍ段の自動零補償機能付増幅段１
３もオートゼロする。次に第２の期間ｐ2 （クロック信
号φ２が“Ｈ”レベルの期間）において第１の参照電圧
Ｖｐ 0 を入力する前置比較回路４０が比較モードとな
り、参照電圧Ｖｐ0 を印加する。このとき、前述の増幅
段４１および１３はすべて比較モードとなり、アナログ
入力電圧Ｖｉｎと参照電圧Ｖｐ0 との電圧比較が行なわ
れる。第３の期間ｐ3 では複数入力自動零補償機能付増
幅段４１およびこれに直列接続されたｍ段の自動零補償
機能付増幅段１３が再びオートゼロし、前述の第１の比
較結果はリセットされる。次に、クロック信号φ３が
“Ｈ”の期間、すなわち第４の期間ｐ4 では第２の参照
電圧Ｖｐ1 を入力する前置比較回路４０が比較モードと
なり、参照電圧Ｖｐ1 を入力する。このとき、前述の増
幅段４１および１３も再び比較モードとなり、アナログ
入力電圧Ｖｉｎと参照電圧Ｖｐ1 との電圧比較が行なわ
れる。以下、同様に電圧比較を繰返すことにより、Ｈレ
ベルの参照電圧Ｖｐ0 〜Ｖｐh- 1 を時系列的に比較して
いく。
子８には、共通にアナログ電圧Ｖｉｎが印加され、参照
電圧印加端子４２には、各々異なるｈレベルの参照電圧
Ｖｐ（ｐ＝０〜ｈ−１）が印加される。また、クロック
信号印加端子４３および４４にはクロック信号φ１およ
びφｐ（ｐ＝０〜ｈ−１）が各々印加される。また、端
子４５（図６）には、クロック信号φ１が印加される。
図８は図５ないし図７に示した電圧比較器の動作を示す
タイミングチャートである。図８を参照しながらこの電
圧比較器の動作を説明する。この電圧比較器は２ｈ段階
で動作する。まず、第１の期間ｐ1 （クロックφ１が
“Ｈ”の期間）において、前置比較回路４０はアナログ
信号電圧Ｖｉｎを入力してオートゼロにする。このとき
複数入力自動零補償機能付増幅段４１およびこの増幅段
４１に直列接続されるｍ段の自動零補償機能付増幅段１
３もオートゼロする。次に第２の期間ｐ2 （クロック信
号φ２が“Ｈ”レベルの期間）において第１の参照電圧
Ｖｐ 0 を入力する前置比較回路４０が比較モードとな
り、参照電圧Ｖｐ0 を印加する。このとき、前述の増幅
段４１および１３はすべて比較モードとなり、アナログ
入力電圧Ｖｉｎと参照電圧Ｖｐ0 との電圧比較が行なわ
れる。第３の期間ｐ3 では複数入力自動零補償機能付増
幅段４１およびこれに直列接続されたｍ段の自動零補償
機能付増幅段１３が再びオートゼロし、前述の第１の比
較結果はリセットされる。次に、クロック信号φ３が
“Ｈ”の期間、すなわち第４の期間ｐ4 では第２の参照
電圧Ｖｐ1 を入力する前置比較回路４０が比較モードと
なり、参照電圧Ｖｐ1 を入力する。このとき、前述の増
幅段４１および１３も再び比較モードとなり、アナログ
入力電圧Ｖｉｎと参照電圧Ｖｐ1 との電圧比較が行なわ
れる。以下、同様に電圧比較を繰返すことにより、Ｈレ
ベルの参照電圧Ｖｐ0 〜Ｖｐh- 1 を時系列的に比較して
いく。
【００４８】図９は、この発明の第５の実施例を示す回
路図である。図９の電圧比較器と図５の電圧比較器とが
異なるところは、複数入力自動零補償機能付増幅段を２
つ以上使用していることである。図９を参照して、この
電圧比較器は、３レベルの参照電圧Ｖｐ0 〜Ｖｐ2 を入
力する３つの前置比較回路４０、この第１および第２の
前置比較回路４０の出力に接続される第１の２入力自動
零補償機能付増幅段４７、この増幅段４７および第３の
前置比較回路４０に接続される第２の２入力自動零補償
機能付増幅段４８、この増幅段４８に直列接続されたｍ
段（ｍ≧０）の自動零補償機能付増幅段１３、この増幅
段１３に直列接続されたｎ段（ｎ≧０）の反転増幅器１
５を備える。
路図である。図９の電圧比較器と図５の電圧比較器とが
異なるところは、複数入力自動零補償機能付増幅段を２
つ以上使用していることである。図９を参照して、この
電圧比較器は、３レベルの参照電圧Ｖｐ0 〜Ｖｐ2 を入
力する３つの前置比較回路４０、この第１および第２の
前置比較回路４０の出力に接続される第１の２入力自動
零補償機能付増幅段４７、この増幅段４７および第３の
前置比較回路４０に接続される第２の２入力自動零補償
機能付増幅段４８、この増幅段４８に直列接続されたｍ
段（ｍ≧０）の自動零補償機能付増幅段１３、この増幅
段１３に直列接続されたｎ段（ｎ≧０）の反転増幅器１
５を備える。
【００４９】次にこの実施例の動作を説明する。この電
圧比較器は６段階で動作する。まず、第１段階におい
て、第１ないし第３の前置比較回路４０、第１および第
２の２入力自動零補償機能付増幅段４７および４８、自
動零補償機能付増幅段１８のすべてがオートゼロする。
このとき、前記第１の前置比較回路４０はアナログ信号
電圧Ｖｉｎを入力する。第２段階においては、前記第１
の前置比較回路４０が比較モードとなり、参照電圧Ｖｐ
0 を入力する。このとき、前述の増幅段４７、４８およ
び１３はすべて比較モードとなり、ＶｉｎとＶｐ0 との
電圧比較が行なわれる。第３段階では、前述の増幅段４
７、４８および１３が再びオートゼロし、前述の第１の
比較結果はリセットされる。第４段階では、第２の参照
電圧Ｖｐ1 を入力する第２の前置比較回路４０が比較モ
ードとなり、参照電圧Ｖｐ1 を入力する。このとき、前
述の増幅段４７、４８および１３も再び比較モードとな
り、ＶｉｎとＶｐ1 との電圧比較が行なわれる。第５段
階では、増幅段４８および１３が再びオートゼロし、前
述の第２の比較結果はリセットされる。第６段階では、
第３の参照電圧Ｖｐ2 を入力する第３の前置比較回路４
０が比較モードとなり、参照電圧Ｖｐ2 を入力する。こ
のとき、前述の増幅段４８および１３も再び比較モード
となり、ＶｉｎとＶｐ2 との電圧比較が行なわれる。こ
のようにしてアナログ信号電圧と３レベルの参照電圧と
の比較を行なうことができる。
圧比較器は６段階で動作する。まず、第１段階におい
て、第１ないし第３の前置比較回路４０、第１および第
２の２入力自動零補償機能付増幅段４７および４８、自
動零補償機能付増幅段１８のすべてがオートゼロする。
このとき、前記第１の前置比較回路４０はアナログ信号
電圧Ｖｉｎを入力する。第２段階においては、前記第１
の前置比較回路４０が比較モードとなり、参照電圧Ｖｐ
0 を入力する。このとき、前述の増幅段４７、４８およ
び１３はすべて比較モードとなり、ＶｉｎとＶｐ0 との
電圧比較が行なわれる。第３段階では、前述の増幅段４
７、４８および１３が再びオートゼロし、前述の第１の
比較結果はリセットされる。第４段階では、第２の参照
電圧Ｖｐ1 を入力する第２の前置比較回路４０が比較モ
ードとなり、参照電圧Ｖｐ1 を入力する。このとき、前
述の増幅段４７、４８および１３も再び比較モードとな
り、ＶｉｎとＶｐ1 との電圧比較が行なわれる。第５段
階では、増幅段４８および１３が再びオートゼロし、前
述の第２の比較結果はリセットされる。第６段階では、
第３の参照電圧Ｖｐ2 を入力する第３の前置比較回路４
０が比較モードとなり、参照電圧Ｖｐ2 を入力する。こ
のとき、前述の増幅段４８および１３も再び比較モード
となり、ＶｉｎとＶｐ2 との電圧比較が行なわれる。こ
のようにしてアナログ信号電圧と３レベルの参照電圧と
の比較を行なうことができる。
【００５０】なお、第１ないし第５の実施例では、自動
零補償機能付増幅段あるいは複数入力自動零補償機能付
増幅段のバイアス構成を帰還用のスイッチを用いたもの
について説明したが、これに限るものではない。たとえ
ば、このようなバイアスを図１０に示す回路で実現して
もよい。図１０を参照して、この自動零補償機能付増幅
段は、３入力結合容量Ｃｃを介して反転増幅器１６に入
力される。また反転増幅器１６の入力には、クロック信
号φで制御されるスイッチＳを介してバイアス発生回路
４９の出力に接続される。このバイアス発生回路４９
は、論理しきい値電圧Ｖｂとほぼ同程度の電圧信号を発
生する。
零補償機能付増幅段あるいは複数入力自動零補償機能付
増幅段のバイアス構成を帰還用のスイッチを用いたもの
について説明したが、これに限るものではない。たとえ
ば、このようなバイアスを図１０に示す回路で実現して
もよい。図１０を参照して、この自動零補償機能付増幅
段は、３入力結合容量Ｃｃを介して反転増幅器１６に入
力される。また反転増幅器１６の入力には、クロック信
号φで制御されるスイッチＳを介してバイアス発生回路
４９の出力に接続される。このバイアス発生回路４９
は、論理しきい値電圧Ｖｂとほぼ同程度の電圧信号を発
生する。
【００５１】動作において。反転増幅器１６はバイアス
発生回路４９によって発生されたバイアス電圧によって
リセットされる。
発生回路４９によって発生されたバイアス電圧によって
リセットされる。
【００５２】
【発明の効果】以上のように、この発明によれば、アナ
ログ入力信号と少なくとも２つの基準電圧との比較を１
つの電圧比較器で行なうようにしているので、従来の２
入力電圧比較器と比べて電圧比較器の数を少なくするこ
とができる。それにより、直並列型Ａ／Ｄ変換器の構成
を簡単化することができる。また、増幅手段は少なくと
も２つの電圧信号発生手段から出力される各電圧信号を
増幅する前にリセットされるので、回復期間を設ける必
要がなくなり、かつクロックノイズを相殺することがで
きる。その結果、高速かつ高精度の電圧比較器を得るこ
とができるという効果がある。
ログ入力信号と少なくとも２つの基準電圧との比較を１
つの電圧比較器で行なうようにしているので、従来の２
入力電圧比較器と比べて電圧比較器の数を少なくするこ
とができる。それにより、直並列型Ａ／Ｄ変換器の構成
を簡単化することができる。また、増幅手段は少なくと
も２つの電圧信号発生手段から出力される各電圧信号を
増幅する前にリセットされるので、回復期間を設ける必
要がなくなり、かつクロックノイズを相殺することがで
きる。その結果、高速かつ高精度の電圧比較器を得るこ
とができるという効果がある。
【図１】この発明の電圧比較器の一実施例す回路図であ
る。
る。
【図２】図１の各回路の出力信号波形図である。
【図３】この発明の第２の実施例を示す回路図である。
【図４】この発明の第３の実施例を示す回路図である。
【図５】この発明の第４の実施例を示す回路図である。
【図６】図５の前置比較回路を示す回路図である。
【図７】図５の複数入力自動零補償機能付増幅段の詳細
を示す回路図である。
を示す回路図である。
【図８】図５の電圧比較器の動作を示すタイミングチャ
ートである。
ートである。
【図９】この発明の第５の実施例を示す回路図である。
【図１０】自動零補償機能付増幅段の変更例を示す回路
図である。
図である。
【図１１】従来の直並列型Ａ／Ｄ変換器のブロック図で
ある。
ある。
【図１２】従来の２入力電圧比較器の回路図である。
【図１３】従来の２入力電圧比較器の各回路の出力波形
図である。
図である。
【図１４】従来の３入力電圧比較器の回路図である。
【図１５】図１４に示す電圧比較器の各回路の出力波形
図である。
図である。
【図１６】トランスミッションゲートの構成図である。
８ アナログ信号印加端子 １２ 入力部 １３ 自動零補償機能付増幅段 １５、１６、３７ 反転増幅器 ３０ 上位前置比較回路 ３１ 下位前置比較回路 ａi 上位参照電圧印加端子 ｂj 下位参照電圧印加端子 Ａi 上位電圧比較器 Ｂj 下位電圧比較器 Ｓ１〜Ｓ８ スイッチ
Claims (1)
- 【請求項１】 アナログ入力信号と少なくとも２つの基
準電圧とを比較する電圧比較器であって、 前記少なくとも２つの基準電圧に対応して設けられ、各
々が前記アナログ信号と対応の基準電圧との差に相当す
る電圧信号を時分割的に発生する少なくとも２つの電圧
信号発生手段と、 前記少なくとも２つの電圧信号発生手段より時分割的に
発生された基準電圧を、所定のリセット期間を設けて順
次に増幅する手段と、 前記所定のリセット期間に前記増幅手段のオフセット電
圧をリセットするリセット手段とを含むことを特徴とす
る電圧比較器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256367A JPH0595285A (ja) | 1991-10-03 | 1991-10-03 | 電圧比較器 |
| US07/952,421 US5302869A (en) | 1991-10-03 | 1992-09-29 | Voltage comparator and subranging A/D converter including such voltage comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256367A JPH0595285A (ja) | 1991-10-03 | 1991-10-03 | 電圧比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595285A true JPH0595285A (ja) | 1993-04-16 |
Family
ID=17291704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3256367A Pending JPH0595285A (ja) | 1991-10-03 | 1991-10-03 | 電圧比較器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5302869A (ja) |
| JP (1) | JPH0595285A (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666080A (en) * | 1993-06-17 | 1997-09-09 | Yozan, Inc. | Computational circuit |
| US5617053A (en) * | 1993-06-17 | 1997-04-01 | Yozan, Inc. | Computational circuit |
| US5600270A (en) * | 1993-06-18 | 1997-02-04 | Yozan Inc. | Computational circuit |
| CN1108778A (zh) * | 1993-09-20 | 1995-09-20 | 株式会社鹰山 | 多极开关电路 |
| CN1109404C (zh) * | 1993-09-20 | 2003-05-21 | 株式会社鹰山 | 计算电路 |
| FR2722625B1 (fr) * | 1994-07-18 | 1996-10-04 | Thomson Consumer Electronics | Convertisseur a/n a comparaison multiple utilisant le principe d'interpolation |
| US5525920A (en) * | 1995-05-01 | 1996-06-11 | Motorola, Inc. | Comparator circuit and method thereof |
| US5581255A (en) * | 1995-07-03 | 1996-12-03 | Industrial Technology Research Institute | Embedded subranging analog to digital converter |
| US5701105A (en) * | 1995-08-04 | 1997-12-23 | Lg Semicon Co., Ltd. | Timer oscillation circuit with comparator clock control signal synchronized with oscillation signal |
| JP2762969B2 (ja) * | 1995-09-06 | 1998-06-11 | 日本電気株式会社 | 抵抗ストリング型ｄ／ａ変換器、および直並列型ａ／ｄ変換器 |
| US5682163A (en) * | 1996-03-06 | 1997-10-28 | Industrial Technology Research Institute | Semi-pipelined analog-to-digital converter |
| CN1055811C (zh) * | 1996-04-26 | 2000-08-23 | 财团法人工业技术研究院 | 似串列式模/数转换器 |
| US5745067A (en) * | 1996-07-17 | 1998-04-28 | Industrial Technology Research Institute | Two stage analoge-to-digital converter having unique fine encoding circuitry |
| US6094155A (en) * | 1997-08-29 | 2000-07-25 | Burr-Brown Corporation | Dual reference voltage buffer and method for updating CDAC bit capacitors |
| KR100286326B1 (ko) | 1997-12-13 | 2001-04-16 | 김영환 | 인터리빙샘플링아나로그/디지탈변환기 |
| US6028456A (en) * | 1998-08-18 | 2000-02-22 | Toko, Inc. | Dual-threshold comparator circuit utilizing a single input pin |
| US6157221A (en) * | 1999-03-23 | 2000-12-05 | Northrop Grumman Corporation | Three input comparator |
| US6195032B1 (en) | 1999-08-12 | 2001-02-27 | Centillium Communications, Inc. | Two-stage pipelined recycling analog-to-digital converter (ADC) |
| US6674389B2 (en) * | 2001-02-09 | 2004-01-06 | Broadcom Corporation | Capacitive folding circuit for use in a folding/interpolating analog-to-digital converter |
| US6628224B1 (en) * | 2002-05-24 | 2003-09-30 | Broadcom Corporation | Distributed averaging analog to digital converter topology |
| US6583747B1 (en) * | 2002-05-24 | 2003-06-24 | Broadcom Corporation | Subranging analog to digital converter with multi-phase clock timing |
| US7271755B2 (en) * | 2002-05-24 | 2007-09-18 | Broadcom Corporation | Resistor ladder interpolation for PGA and DAC |
| US7190298B2 (en) | 2002-05-24 | 2007-03-13 | Broadcom Corporation | Resistor ladder interpolation for subranging ADC |
| US6697005B2 (en) * | 2002-05-24 | 2004-02-24 | Broadcom Corporation | Analog to digital converter with interpolation of reference ladder |
| EP2110952B1 (en) * | 2003-10-21 | 2011-07-20 | Fujitsu Semiconductor Limited | A/D conversion circuit |
| US6999019B2 (en) * | 2004-04-08 | 2006-02-14 | The Boeing Company | Subranging analog-to-digital converter with integrating sample-and-hold |
| CN103499733B (zh) * | 2013-09-30 | 2016-03-30 | 中国科学院微电子研究所 | 一种高精度电压检测电路及方法 |
| US9258005B2 (en) * | 2014-06-30 | 2016-02-09 | Infineon Technologies Ag | Sensor system using multiple modes for analog to digital conversion |
| US9455734B2 (en) | 2014-06-30 | 2016-09-27 | Infineon Technologies Ag | Sensor system using multiple modes for analog to digital conversion |
| US10126766B2 (en) * | 2016-01-26 | 2018-11-13 | Samsung Electronics Co., Ltd. | Low dropout voltage (LDO) regulator including a dual loop circuit and an application processor and a user device including the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61152130A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | コンパレ−タ |
| JPS62269512A (ja) * | 1986-05-19 | 1987-11-24 | Nippon Telegr & Teleph Corp <Ntt> | 電圧比較器 |
| JPS6478526A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Serial parallel comparision a/d converter |
| JPH0398310A (ja) * | 1989-09-12 | 1991-04-23 | Fujitsu Ltd | コンパレータ |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4149160A (en) * | 1978-01-30 | 1979-04-10 | Honeywell Inc. | Multi-input signal comparator and indicator circuit |
| JPS589426A (ja) * | 1981-07-10 | 1983-01-19 | Sony Corp | Ａ／ｄコンバ−タ |
| US4542370A (en) * | 1981-10-20 | 1985-09-17 | Tokyo Shibaura Denki Kabushiki Kaisha | Cascade-comparator A/D converter |
| US4547683A (en) * | 1982-10-18 | 1985-10-15 | Intersil, Inc. | High speed charge balancing comparator |
| JPH01106527A (ja) * | 1987-10-19 | 1989-04-24 | Mitsubishi Electric Corp | Ａｄ変換器 |
| JPH02100513A (ja) * | 1988-10-07 | 1990-04-12 | Mitsubishi Electric Corp | 電圧比較装置 |
| JPH02193075A (ja) * | 1989-01-20 | 1990-07-30 | Mitsubishi Electric Corp | 電圧比較器 |
| US5036223A (en) * | 1989-05-22 | 1991-07-30 | Kabushiki Kaisha Toshiba | Inverter circuit and chopper type comparator circuit using the same |
-
1991
- 1991-10-03 JP JP3256367A patent/JPH0595285A/ja active Pending
-
1992
- 1992-09-29 US US07/952,421 patent/US5302869A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61152130A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | コンパレ−タ |
| JPS62269512A (ja) * | 1986-05-19 | 1987-11-24 | Nippon Telegr & Teleph Corp <Ntt> | 電圧比較器 |
| JPS6478526A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Serial parallel comparision a/d converter |
| JPH0398310A (ja) * | 1989-09-12 | 1991-04-23 | Fujitsu Ltd | コンパレータ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5302869A (en) | 1994-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0595285A (ja) | 電圧比較器 | |
| US6121912A (en) | Subranging analog-to-digital converter and method | |
| US6232908B1 (en) | A/D converter having a dynamic encoder | |
| US7068203B2 (en) | Switched-capacitor circuits with reduced finite-gain effect | |
| US7030804B2 (en) | Switched-capacitor circuit and pipelined A/D converter | |
| US8089388B2 (en) | Folding analog-to-digital converter | |
| US5465093A (en) | Analog-to-digital converter | |
| JP5334366B2 (ja) | 半導体集積回路 | |
| JP2009005139A (ja) | 逐次型ａｄ変換器 | |
| KR100940594B1 (ko) | 병렬형 아날로그 디지털 변환기 | |
| JPH10256884A (ja) | 電圧比較器及びａ／ｄコンバータ | |
| JP2009021667A (ja) | フラッシュ型ａｄ変換器 | |
| JP3340280B2 (ja) | パイプライン型ａ／ｄコンバータ | |
| US7598896B2 (en) | A/D converter with noise cancel function | |
| WO2011104761A1 (ja) | パイプライン型ａ／ｄコンバータおよびａ／ｄ変換方法 | |
| US6977606B2 (en) | Pipelined analog-to-digital converter | |
| JP2012244521A (ja) | 比較器及びａｄ変換器 | |
| US5739781A (en) | Sub-ranging analog-to-digital converter with open-loop differential amplifiers | |
| JP2010124405A (ja) | アナログ／デジタル変換回路 | |
| US6504500B1 (en) | A/D converter and A/D converting method | |
| JP2019097121A (ja) | ラッチドコンパレータ | |
| US5966088A (en) | Analog/digital converter and voltage comparator capable of fast producing of output offset voltage | |
| JP2816354B2 (ja) | ディジタルコードにおけるビットの遷移を同期させる電子回路 | |
| JP3113031B2 (ja) | 並列型ａ／ｄ変換装置 | |
| KR100462888B1 (ko) | 플래쉬 아날로그 디지털 변환회로의 비교기 어레이의배치방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980331 |