JPS589426A - Ａ／ｄコンバ−タ - Google Patents
Ａ／ｄコンバ−タInfo
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- JPS589426A JPS589426A JP56107656A JP10765681A JPS589426A JP S589426 A JPS589426 A JP S589426A JP 56107656 A JP56107656 A JP 56107656A JP 10765681 A JP10765681 A JP 10765681A JP S589426 A JPS589426 A JP S589426A
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- JP
- Japan
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- voltage
- bits
- analog input
- resistors
- comparators
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- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
高速のＡ／Ｄコンバータには、主として第１図に示すよ
うな並列型と、第２図に示すような直並列型とがある。
うな並列型と、第２図に示すような直並列型とがある。
すなわち、第１図の並列ｆｉ Ａ／Ｄコンバータは８ビ
ツトのＡ／Ｄ変換を行う場合であるが、２５５個の電圧
比較回路Ａ１〜Ａ２５５を有し、この比較回路Ａ１〜Ａ
２５５において、アナログ入力電圧Ｖｉｎが２５５ステ
ツプの基準電圧Ｖｌ〜Ｖ２１ｉ５とそれぞれ電圧比較さ
れ、その比較出力がエンコーダＥＮＣに供給されて８ビ
ツトのデジタル出力ｎｏ −Ｄ７が取り出される。
ツトのＡ／Ｄ変換を行う場合であるが、２５５個の電圧
比較回路Ａ１〜Ａ２５５を有し、この比較回路Ａ１〜Ａ
２５５において、アナログ入力電圧Ｖｉｎが２５５ステ
ツプの基準電圧Ｖｌ〜Ｖ２１ｉ５とそれぞれ電圧比較さ
れ、その比較出力がエンコーダＥＮＣに供給されて８ビ
ツトのデジタル出力ｎｏ −Ｄ７が取り出される。
また、第２図の直並列型Ａ／Ｄコンバータも８ビツトの
Ａ／Ｄ変換を行うものであるが、入力電圧Ｖｉｎ カ前
段の４ビツトの並列型Ａ／Ｄコンバータに供給されて上
位４ビツトのデジタル出力Ｄ７〜Ｄ４が取り出される。
Ａ／Ｄ変換を行うものであるが、入力電圧Ｖｉｎ カ前
段の４ビツトの並列型Ａ／Ｄコンバータに供給されて上
位４ビツトのデジタル出力Ｄ７〜Ｄ４が取り出される。
そして、この４ビツトＤ７〜Ｄ４がＤ／ＡコンバータＣ
０ＮＶに供給されてアナ目グ電圧■ｍに変換され、電圧
Ｖｌｎと電圧ｖｍとの差電圧（ｖｉ、 ｖｍ）が後段
の４ビツトの並列型Ａ／Ｄコンバータに供給されて下位
４ビツトのデジタル出力Ｄ３〜ＤＯが取り出される。
０ＮＶに供給されてアナ目グ電圧■ｍに変換され、電圧
Ｖｌｎと電圧ｖｍとの差電圧（ｖｉ、 ｖｍ）が後段
の４ビツトの並列型Ａ／Ｄコンバータに供給されて下位
４ビツトのデジタル出力Ｄ３〜ＤＯが取り出される。
しかし、第１図の並列型Ａ／Ｄコンバータでは、アナロ
グ入力電圧Ｖｌｎをｎビットのデジタル出力に変換する
場合、（２−１）個の電圧比較回路を必要とし、素子数
が多くなってＩＣ化した場合のチップサイズが大きくな
ると共に、消費電力が大きくなってしまう。
グ入力電圧Ｖｌｎをｎビットのデジタル出力に変換する
場合、（２−１）個の電圧比較回路を必要とし、素子数
が多くなってＩＣ化した場合のチップサイズが大きくな
ると共に、消費電力が大きくなってしまう。
′その点、第２図の直並列型Ａ／Ｄコンバータでは、（
ｍ＋ｎ）ビットのデジタル出力に変換する場合でも、電
圧比較回路は（２”＋２ｎ−２）個でよく、従って、チ
ップサイズや消費電力を小さくできる。しかし、このコ
ンバータでは、Ｄ／ＡコンバータＣ０ＮＶを必要として
しまう。しかも、上位ビット変換用の前段のＡ／Ｄコン
バータと、Ｄ／ＡコンバータＣ０ＮＶとの間に誤差があ
ると、これがそのまま変換誤差として現れ、上位ビット
と下位ビットとの接なぎ目で誤差を生じてしまう。すな
わち、アナログ入力電圧■ｉｎが例えば単調増加してい
くとき、デジタル出力の下位ビットから上位ビットへ桁
上げがある点で、デジタル出力が小さくなり、単調増加
しなくなってしまう。
ｍ＋ｎ）ビットのデジタル出力に変換する場合でも、電
圧比較回路は（２”＋２ｎ−２）個でよく、従って、チ
ップサイズや消費電力を小さくできる。しかし、このコ
ンバータでは、Ｄ／ＡコンバータＣ０ＮＶを必要として
しまう。しかも、上位ビット変換用の前段のＡ／Ｄコン
バータと、Ｄ／ＡコンバータＣ０ＮＶとの間に誤差があ
ると、これがそのまま変換誤差として現れ、上位ビット
と下位ビットとの接なぎ目で誤差を生じてしまう。すな
わち、アナログ入力電圧■ｉｎが例えば単調増加してい
くとき、デジタル出力の下位ビットから上位ビットへ桁
上げがある点で、デジタル出力が小さくなり、単調増加
しなくなってしまう。
この発明は、これらの問題点を一掃したＡ／Ｄコンバー
タを提供しようとするものである。
タを提供しようとするものである。
以下その一例について説明しよう。なお、この例におい
てはアナログ入力電圧Ｖｉｎを４ビツトの第３図におい
て、上位ビット用として３個の電圧比較回路Ｍ１〜Ｍ３
が設けられると共に、下位ビット用として３個の電圧比
較回路Ｎ１〜Ｎ３が設けられ、これら比較回路Ｍ１ ”
’−Ｎ３ ｔ Ｎｌ −Ｎ３にアナログ入力電圧■ｉｎ
が共通に供給される。また、基準電圧源■ｒと接地との
間に、１６個の互いに等しい値の抵抗器Ｒ１６〜Ｒ１が
直列接続され、その４個の抵抗器Ｒ１−Ｒ４ツＲ５〜”
８ ｔ Ｒ９−”１２ ＊ ｌ′ｔ１３〜Ｒ１６をそれ
ぞれ１組とし、その組と組との接続点、すなわち、抵抗
器Ｈ４とＩｔ５． Ｒ８と”９ ｔ ”１２とＲｌＢと
の各接続点が比較回路Ｍｌ−Ｍ３の入力端にそれぞれ接
続される。
てはアナログ入力電圧Ｖｉｎを４ビツトの第３図におい
て、上位ビット用として３個の電圧比較回路Ｍ１〜Ｍ３
が設けられると共に、下位ビット用として３個の電圧比
較回路Ｎ１〜Ｎ３が設けられ、これら比較回路Ｍ１ ”
’−Ｎ３ ｔ Ｎｌ −Ｎ３にアナログ入力電圧■ｉｎ
が共通に供給される。また、基準電圧源■ｒと接地との
間に、１６個の互いに等しい値の抵抗器Ｒ１６〜Ｒ１が
直列接続され、その４個の抵抗器Ｒ１−Ｒ４ツＲ５〜”
８ ｔ Ｒ９−”１２ ＊ ｌ′ｔ１３〜Ｒ１６をそれ
ぞれ１組とし、その組と組との接続点、すなわち、抵抗
器Ｈ４とＩｔ５． Ｒ８と”９ ｔ ”１２とＲｌＢと
の各接続点が比較回路Ｍｌ−Ｍ３の入力端にそれぞれ接
続される。
さらに１抵抗器Ｒ１と”２ ｔ ｋＬ７と几８ ｔ ”
９とＲ１０＊”１５とＲ１６との各接続点と、比較回路
Ｎ１の入力端との間に、ＭＯＳ−ＦＥＴ （Ｑｌｔ〜Ｑ
４１）のソース・ドレイン間がそれぞれ接続され、抵抗
器Ｒ２とＲ３゜Ｒ６と”７ ｔ ”１０と”１１’ ｔ
”１４と”１５との各接続点と、比較回路Ｎ２の入力
端との間に、ＭＯＳ−ＦＥＴ（Ｑ１２〜Ｑ４２）のソー
ス・ドレイン間がそれぞれ接続されると共に、抵抗器Ｒ
３とＦＬ４． Ｒ５とＲ６゜Ｒ１１と”１２ ＋ ”１
３とＲ１４との各接続点と、比較回路Ｎ３の入力端との
間に、ＭＯＳ−ＰＥＴ（Ｑ１３〜Ｑ４３）のソース・ド
レイン間がそれぞれ接続される。
９とＲ１０＊”１５とＲ１６との各接続点と、比較回路
Ｎ１の入力端との間に、ＭＯＳ−ＦＥＴ （Ｑｌｔ〜Ｑ
４１）のソース・ドレイン間がそれぞれ接続され、抵抗
器Ｒ２とＲ３゜Ｒ６と”７ ｔ ”１０と”１１’ ｔ
”１４と”１５との各接続点と、比較回路Ｎ２の入力
端との間に、ＭＯＳ−ＦＥＴ（Ｑ１２〜Ｑ４２）のソー
ス・ドレイン間がそれぞれ接続されると共に、抵抗器Ｒ
３とＦＬ４． Ｒ５とＲ６゜Ｒ１１と”１２ ＋ ”１
３とＲ１４との各接続点と、比較回路Ｎ３の入力端との
間に、ＭＯＳ−ＰＥＴ（Ｑ１３〜Ｑ４３）のソース・ド
レイン間がそれぞれ接続される。
そして、比較回路Ｍ１〜Ｍ３の比較出力Ｐ１〜Ｐ３が上
位ビット用のエンコーダＩｉｌ！ＮＣＭに供給されてデ
ジタル出力の上位２ピツ）Ｂ３．・Ｂ２が取り出される
と共に、制御信号Ｂ１〜Ｂ４が取り出され、この信号Ｂ
ｌ−Ｒ４がＦＥＴ （Ｑｔｔ〜Ｑ１ｓ ） 、 （Ｑ２
１〜Ｑ２３ ） ９（Ｑａｔ〜Ｑ３３）う（Ｑ４１〜Ｑ
４３）のゲートにそれぞれ供給される。
位ビット用のエンコーダＩｉｌ！ＮＣＭに供給されてデ
ジタル出力の上位２ピツ）Ｂ３．・Ｂ２が取り出される
と共に、制御信号Ｂ１〜Ｂ４が取り出され、この信号Ｂ
ｌ−Ｒ４がＦＥＴ （Ｑｔｔ〜Ｑ１ｓ ） 、 （Ｑ２
１〜Ｑ２３ ） ９（Ｑａｔ〜Ｑ３３）う（Ｑ４１〜Ｑ
４３）のゲートにそれぞれ供給される。
また、比較回路Ｎｌ−Ｎ３の比較□出力Ｑｔ −Ｑｓが
下位ビット用のエンコーダＢＮＣＮに供給されてデジタ
ル出力の下位ビットＤ１．ＤＯが取り出されると共に、
エンコーダＢＮＣＭから制御信号ＳｏがエンコーダＥＮ
ＣＮに供給される。
下位ビット用のエンコーダＢＮＣＮに供給されてデジタ
ル出力の下位ビットＤ１．ＤＯが取り出されると共に、
エンコーダＢＮＣＭから制御信号ＳｏがエンコーダＥＮ
ＣＮに供給される。
なお、第４図及び第５図にエンコーダＥＮＣＭ。
ＥＮＣＨの真理値表を示す。
このような構成において、比較回路Ｍｌ ＝ Ｎ３ ｖ
Ｎ１〜Ｎ３に供給される基準電圧なＶｍｌ〜ｖｍｓ ｔ
Ｖｎｌ〜■ｎ３とする。そして、今、アナログ入力電圧
ｖｉｎが、例えば第３図に点■として示すように、抵抗
器Ｒ６とＲ７との接続点の電位に等しいとする。
Ｎ１〜Ｎ３に供給される基準電圧なＶｍｌ〜ｖｍｓ ｔ
Ｖｎｌ〜■ｎ３とする。そして、今、アナログ入力電圧
ｖｉｎが、例えば第３図に点■として示すように、抵抗
器Ｒ６とＲ７との接続点の電位に等しいとする。
すると、点■の電位、すなわち、入力電圧Ｖｉｎは、Ｖ
ｉｎ ＞ Ｖｍｌｔ Ｖｉｎ ＜ Ｖｍ２． Ｖｉｎ
＜ Ｖｍｓなので１Ｐ１＝″′１”、Ｐ２＝”０”、Ｐ
３＝″０″となり、従って、第４図からＤＢ ＝″’Ｑ
”、Ｄ２＝″１”となる。
ｉｎ ＞ Ｖｍｌｔ Ｖｉｎ ＜ Ｖｍ２． Ｖｉｎ
＜ Ｖｍｓなので１Ｐ１＝″′１”、Ｐ２＝”０”、Ｐ
３＝″０″となり、従って、第４図からＤＢ ＝″’Ｑ
”、Ｄ２＝″１”となる。
また、このとき、Ｂ１ ＝″′０”、Ｂ２＝″１″。
Ｒ３＝″０”、Ｂ４＝”Ｏ″になるので、ＦＥＴ （Ｑ
２ｉ ｔＱ２２ 、 Ｑ２３ ）だけがオンとなり、抵
抗器Ｒ８〜Ｒ５の各接続点の電位がＦＥＴ （Ｑ２１−
Ｑ２３ ）を通じて比較回路Ｎ１〜Ｎ３に電圧Ｖｎｌ
〜Ｖｎ ３として供給される。そして、このとき、入力
電圧■１ｎは点■の電位に等しいので、ｖｉｎ ＜ Ｖ
ｎｌ＊ Ｖｉｎ ＝ Ｖｎｚ ｔＶｉｎ ＞ Ｖｎｓで
あり、従って、Ｑｌ＝″Ｑ”、Ｑ２＝″′１”。
２ｉ ｔＱ２２ 、 Ｑ２３ ）だけがオンとなり、抵
抗器Ｒ８〜Ｒ５の各接続点の電位がＦＥＴ （Ｑ２１−
Ｑ２３ ）を通じて比較回路Ｎ１〜Ｎ３に電圧Ｖｎｌ
〜Ｖｎ ３として供給される。そして、このとき、入力
電圧■１ｎは点■の電位に等しいので、ｖｉｎ ＜ Ｖ
ｎｌ＊ Ｖｉｎ ＝ Ｖｎｚ ｔＶｉｎ ＞ Ｖｎｓで
あり、従って、Ｑｌ＝″Ｑ”、Ｑ２＝″′１”。
Ｑｓ−１″になると共に、第４図からＳｏ ＝ ＠ｉ”
なので、第５図からＤＩ ＝″’ｌ”、Ｄ６＝＝″′０
”となる。
なので、第５図からＤＩ ＝″’ｌ”、Ｄ６＝＝″′０
”となる。
従って、アナログ入力電圧ｖｉｎが点■の電位に等しい
ときには、デジタル出力Ｄ３〜ＤＯとじて”０１１０”
が得られる。そして、点■の電位は、接地側から数えて
第６番目のステップの電位であり（接地電位なＯ番目と
する）、６−”０１１０″であるから、Ｄ３〜Ｄｏ＝″
０１１０”は正しいデジタル出力である。
ときには、デジタル出力Ｄ３〜ＤＯとじて”０１１０”
が得られる。そして、点■の電位は、接地側から数えて
第６番目のステップの電位であり（接地電位なＯ番目と
する）、６−”０１１０″であるから、Ｄ３〜Ｄｏ＝″
０１１０”は正しいデジタル出力である。
また、アナログ入力端子■ｉｎが、例えば第３図に点■
として示すように、抵抗器Ｒ９とＲＩＯとの接続点の電
位に等しいとすれば、点■の電位、すなわち、入力電圧
ｖｉｎは、Ｖｉｎ ＞ Ｖｍｘ ｔ Ｖｉｎ ＞ Ｖｍ
２ｔｖｉ、 ＜ Ｖｍ３なので、Ｐｌ ＝ ” １ ”
ｔ ”２−′１″′。
として示すように、抵抗器Ｒ９とＲＩＯとの接続点の電
位に等しいとすれば、点■の電位、すなわち、入力電圧
ｖｉｎは、Ｖｉｎ ＞ Ｖｍｘ ｔ Ｖｉｎ ＞ Ｖｍ
２ｔｖｉ、 ＜ Ｖｍ３なので、Ｐｌ ＝ ” １ ”
ｔ ”２−′１″′。
Ｂ３−０”となり、第４図からＤ３＝″１″、Ｄ２＝″
０″となる。
０″となる。
また、このとき、Ｂ１−′０”、Ｂ２＝″０″。
Ｂ３ ＝″′１”、Ｂ４＝″′０”になるので、ＰＥＴ
（Ｑ３１ ｔＱ８２ 、 Ｑａａ ）だけがオンとな
り、抵抗器Ｒ９〜Ｒ１２の各接続点の電位がＦＥＴ （
Ｑ３１− Ｑａａ ）を通じて比較回路Ｎ１〜Ｎ３に電
圧Ｖｎｌ〜Ｖｎ８として供給される。そして、このとき
、入力電圧Ｖｉｎは点■の電位に等しいので、Ｖｉｎ
＝Ｖｎｉ ｔ Ｖｉｎ ＜ Ｖｎｚ ｔＶｉｎ ＜ Ｖ
ｎｓであり、従って、Ｑｔ ＝ ” １”、 Ｑ２−”
Ｑ ’。
（Ｑ３１ ｔＱ８２ 、 Ｑａａ ）だけがオンとな
り、抵抗器Ｒ９〜Ｒ１２の各接続点の電位がＦＥＴ （
Ｑ３１− Ｑａａ ）を通じて比較回路Ｎ１〜Ｎ３に電
圧Ｖｎｌ〜Ｖｎ８として供給される。そして、このとき
、入力電圧Ｖｉｎは点■の電位に等しいので、Ｖｉｎ
＝Ｖｎｉ ｔ Ｖｉｎ ＜ Ｖｎｚ ｔＶｉｎ ＜ Ｖ
ｎｓであり、従って、Ｑｔ ＝ ” １”、 Ｑ２−”
Ｑ ’。
Ｑ３−Ｏ”になると共に、Ｓｏ＝″０”なので、第５図
からＤに″′０”、Ｄｏ：＝″１”となる。
からＤに″′０”、Ｄｏ：＝″１”となる。
従って、アナログ入力電圧■１ｎが点■の電位に等しい
ときには、デジタル出力Ｄ３〜Ｄｏとして”１００１”
が得られる。そして、点■の電位は、接地側から数えて
第９番目のステップの電位であるから、Ｄ３〜Ｄｏ ＝
″１００１”は正しいデジタル出力である。
ときには、デジタル出力Ｄ３〜Ｄｏとして”１００１”
が得られる。そして、点■の電位は、接地側から数えて
第９番目のステップの電位であるから、Ｄ３〜Ｄｏ ＝
″１００１”は正しいデジタル出力である。
このようにして、この発明によれば、Ａ／Ｄ変換が行わ
れるが、この場合、特にこの発明によれば、例えば第３
図にも示すように、抵抗器Ｒ１〜Ｒ１６の組ごとに得ら
れる電圧とアナログ入力電圧Ｖｉｎとを電圧比較してデ
ジタル出力の上位ビット１）ａ ｔ Ｂ２を得ると共に
、その抵抗器の組を選択し、この選択された抵抗器の組
の中の抵抗器ごとに得られる電圧と入力電圧Ｖｌｎとを
電圧比較してデジタル出力の下位ピッ）ＤｌｔＤｏＹ得
ているので、電圧比較回路の数を少なくできる。すなわ
ち、デジタル出力の上位ビットがｍビット、下位ビット
がｎビットとすれば、上位ビット用の電圧比較回路ハ（
２ｍ−１）個、下位ビット用の電圧比較回路は（２ｎ−
１）個となり、その数を少なくできる。
れるが、この場合、特にこの発明によれば、例えば第３
図にも示すように、抵抗器Ｒ１〜Ｒ１６の組ごとに得ら
れる電圧とアナログ入力電圧Ｖｉｎとを電圧比較してデ
ジタル出力の上位ビット１）ａ ｔ Ｂ２を得ると共に
、その抵抗器の組を選択し、この選択された抵抗器の組
の中の抵抗器ごとに得られる電圧と入力電圧Ｖｌｎとを
電圧比較してデジタル出力の下位ピッ）ＤｌｔＤｏＹ得
ているので、電圧比較回路の数を少なくできる。すなわ
ち、デジタル出力の上位ビットがｍビット、下位ビット
がｎビットとすれば、上位ビット用の電圧比較回路ハ（
２ｍ−１）個、下位ビット用の電圧比較回路は（２ｎ−
１）個となり、その数を少なくできる。
従って、ＩＣ化したときのチップサイズを小さくできる
と共に、消費電力を小さくできる。
と共に、消費電力を小さくできる。
また、ＩＣ化するとき、各素子を例えば第３図に示すよ
うな位置関係にレイアウトできるので、半導体チップを
有効に利用でき、この点からも小型化ができる。
うな位置関係にレイアウトできるので、半導体チップを
有効に利用でき、この点からも小型化ができる。
さらに、抵抗器Ｒ１〜Ｒ１６から得られる電圧を、上位
ピッ） Ｂ３．Ｂ２及び下位ピッ） ＤＩ 、ＤＱ’を
得るときの基準電圧として共通に使用しているので、ア
ナログ入力端子■ｉｎとデジタル出力Ｄ３〜ＤＯとの間
の単調性が完全であり、誤差を生じることがない。
ピッ） Ｂ３．Ｂ２及び下位ピッ） ＤＩ 、ＤＱ’を
得るときの基準電圧として共通に使用しているので、ア
ナログ入力端子■ｉｎとデジタル出力Ｄ３〜ＤＯとの間
の単調性が完全であり、誤差を生じることがない。
なお、上述において、抵抗器Ｒ１６はなくてもよい。
第１図、第２図、第４図、第５図はこの発明を説明する
だめの図、第３図はこの発明の一例の接続図である。 Ｍ１〜Ｍ３． Ｎ１〜Ｎ３は電圧比較回路、ＥＮＣＭ。 ＥＮＣＮはエンコーダである。
だめの図、第３図はこの発明の一例の接続図である。 Ｍ１〜Ｍ３． Ｎ１〜Ｎ３は電圧比較回路、ＥＮＣＭ。 ＥＮＣＮはエンコーダである。
Claims (1)
- アナログ入力電圧を（ｍ十ｎ）ビットのデジタル出力に
Ａ／Ｄ変換するＡ／Ｄコンバータにおいて、（２ｍ＋ｎ
−１）ステップの基準電圧を設け、この基準電圧を順次
（２−１）組に分類するとき、上記アナログ入力電圧を
上記基準電圧の各組とそれぞれ比較して上記デジタル出
力の上位ｍビットを得ると共に、この上位ｍビットの値
に対応する基準電圧の組を選択し、この選択した基準電
圧の組の各基準電圧を上記アナログ入力端子とそれぞれ
比較して上記デジタル出力の下位ｎビットを得るように
したＡ／Ｄコンバータ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107656A JPS589426A (ja) | 1981-07-10 | 1981-07-10 | Ａ／ｄコンバ−タ |
| CA000406882A CA1194600A (en) | 1981-07-10 | 1982-07-08 | Analog-to-digital converter |
| US06/396,499 US4533903A (en) | 1981-07-10 | 1982-07-08 | Analog-to-digital converter |
| EP82303629A EP0070175B1 (en) | 1981-07-10 | 1982-07-09 | Analog-to-digital converters |
| DE8282303629T DE3275620D1 (en) | 1981-07-10 | 1982-07-09 | Analog-to-digital converters |
| AT82303629T ATE25794T1 (de) | 1981-07-10 | 1982-07-09 | Analog-digital umwandler. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107656A JPS589426A (ja) | 1981-07-10 | 1981-07-10 | Ａ／ｄコンバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589426A true JPS589426A (ja) | 1983-01-19 |
| JPH0239136B2 JPH0239136B2 (ja) | 1990-09-04 |
Family
ID=14464699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56107656A Granted JPS589426A (ja) | 1981-07-10 | 1981-07-10 | Ａ／ｄコンバ−タ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4533903A (ja) |
| EP (1) | EP0070175B1 (ja) |
| JP (1) | JPS589426A (ja) |
| AT (1) | ATE25794T1 (ja) |
| CA (1) | CA1194600A (ja) |
| DE (1) | DE3275620D1 (ja) |
Cited By (4)
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| JPH0277931U (ja) * | 1988-12-02 | 1990-06-14 | ||
| JPH0622986U (ja) * | 1992-07-03 | 1994-03-25 | 株式会社精工舎 | 夜光塗料付時計 |
| US6741192B2 (en) | 2002-07-09 | 2004-05-25 | Matsushita Electric Industrial Co., Ltd. | A/D conversion method for serial/parallel A/D converter, and serial/parallel A/D converter |
Families Citing this family (28)
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| NL8502510A (nl) * | 1985-09-13 | 1987-04-01 | Philips Nv | Analoog-digitaalomzetschakeling. |
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| JPH01191520A (ja) * | 1988-01-27 | 1989-08-01 | Sony Corp | Ａｄ変換回路 |
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