JP2778059B2

JP2778059B2 - Ａｄ変換回路

Info

Publication number: JP2778059B2
Application number: JP29244888A
Authority: JP
Inventors: 禎浩小松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-11-21
Filing date: 1988-11-21
Publication date: 1998-07-23
Anticipated expiration: 2013-07-23
Also published as: JPH02141028A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、アナログ信号をデジタル信号に変換する
AD変換器にかかわり、特にアナログ信号を上位及び下位
の２段階でデジタル信号に変換する直並列方式のAD変換
回路に関するものである。

〔発明の概要〕

本発明のAD変換回路は、アナログ信号をまず粗い量子
化によって数値化し、上位の変換コードを得ると共に、
次に、この上位の変換コードの量子化の誤差を数値化す
ることによって下位の変換コードを得るような直並列型
のAD変換器において、下位の数値化変換レベルの幅を拡
張することによって上位変換コードの補正が行われるよ
うにすると共に、AD変換回路のIC化に際して、特に基準
抵抗ラインの回路構成が容易になるようにしたものであ
る。

〔従来の技術〕

アナログ信号をデジタル信号に変換するAD変換器に
は、各種の変換方式が提案されているが、一般的には、
アナログ信号の振幅を変換ビット数と等しくなるように
量子化し、量子化された信号を複数個のコンパレータに
入力してデジタルコードに変換するフラッシュタイプ
（並列型）のAD変換回路が多用されている。

このような並列型のAD変換器は原理的には高速動作が
可能であるが、変換ビット数をｎとすると、少なくとも
2ⁿ−１個のコンパレータが必要になり、例えば８ビット
の変換コードを得るために255個の比較器が必要にな
る。そのため、高分解能のデジタルコードを得るため
に、数万個の能動素子をIC化によって形成することが要
請される。

そこで、アナログ信号をｎビットのデジタル信号に変
換する際に、まず、アナログ信号を粗い量子化によって
数値化し、MSBを含む上位のａビットの変換コードを得
ると共に、この上位の変換コードの誤差、すなわち、量
子化ノイズを少なくするために、さらに上位の量子化範
囲を細分化して数値化し、LSBを含む下位ｂ（ｎ−ａ）
ビットの変換コードを得るようにしたAD変換回路が提案
されている。

第７図はかかる新直並列型のAD変換回路（以下、単に
直並例型のAD変換回路という）の概要を示すブロック図
であって、アナログ信号を４ビットのデジタルコードに
変換する回路構成を示している。

この図で、R₁〜R₁₆は基準電位V_RT−V_RB（０〜2V）の
端子に直列に接続されている基準抵抗、C_U1〜C_U3は一方
の入力端子に変換すべきアナログ信号V_inが供給され、
他方の入力端子に前記基準抵抗R₁〜R₁₆で分圧された粗
い量子化レベルの基準電圧（V₁,V₂,V₃）が入力されてい
る上位コンパレータ、C_D1〜C_D3は同じくアナログ信号V
_inが一方の入力端子に供給され、他方の入力端子には前
記基準抵抗R₁〜R₁₆で細かく分圧された基準電圧がスイ
ッチS₁〜S₁₂を介して供給されている下位コンパレータ
である。

又、一点鎖線で囲ったE₁の部分は上位コンパレータC
_U1〜C_U3から出力される２値信号をエンコードして、例
えば、２ビットのバイナリコード（又は２の補数コー
ド）に変換する第１のエンコーダ、E₂は同じく下位コン
パレータC_D1〜C_D2から出力される２値信号を２ビットの
バイナリコードに変換する第２のエンコーダである。

第１のエンコーダE₁には相補出力アンプCA₁〜CA₃及び
アンドゲートA₁〜A₄及びROM回路が設けられており、ア
ンドゲートA₁から“1"レベルの信号が出力されたときは
前記スイッチS₁〜S₃をオンに制御し、アンドゲートA₂か
ら“1"レベルの信号が出力されるとスイッチS₄〜S₆がオ
ンとなり、以下、同様にアンドゲートA₃,及びA₄の出力
によってスイッチS₇〜S₉及びS₁₀〜S₁₂がオンとなるよう
にコントロールされる。

このような直並列型のAD変換回路は、例えば第８図に
示すように、アナログ信号V_inはサンプリングパルスP_S
の立上がり点でサンプリングされ、そのサンプリング電
圧V_Sが供給されると、第１のエンコーダE₁がクロック信
号CLKの立下がり時点T_H（τ_Ａ遅れた点）で動作して、
上位コンパレータC_U1〜C_U3の２値信号出力を上位２ビッ
トのコード信号D₁,D₂に変換して出力し、同じサンプリ
ング電圧V_Sの値をクロック信号CLKの立上がり時点T
_L（τ_Ｂ遅れた点）で動作する第２のエンコーダE₂によ
って下位のコード信号D₃,D₄に変換するように駆動され
る。

すなわち、まず、基準電圧V_RT〜V_RBを分圧した基準電
圧V₁,V₂,V₃とサンプリング電圧V_Sが、上位コンパレータ
C_U1〜C_U3によって比較され、例えばV₃＜V_S＜V₂であれ
ば、上位コンパレータC_U3の出力が高電位（Ｈ）とな
り、C_U1,C_U2は低電位（Ｌ）レベルになる。

すると、アンドゲートA₃の出力のみが“1"となり、他
のアンドゲートA₁,A₂,A₄は“0"値を示す。

その結果、第１のエンコーダE₁から上位２ビットの変
換コードとして〔01〕が出力される。

次に、この上位２ビットの変換コードをラッチした状
態でアンドゲートA₃からコントロール信号が出力され、
スイッチS₇〜S₉をオンにする。

すると、V₃＜V_S＜V₂のレベルにあるサンプリングされ
たアナログ信号が、さらに、抵抗R₉〜R₁₂によって分圧
された基準信号V_23-1,V_23-2,V_23-3と下位コンパレータC
_D1〜C_D3によって比較され、例えば、V_23-1＞V_S＞V_23-2
であるときは第２のエンコーダE₂から下位２ビットの変
換コード〔10〕が出力される。

その結果、第１及び第２のエンコーダE₁,E₂からアナ
ログ信号V_inの４ビット変換コード〔0110〕が出力され
ることになる。

〔発明が解決しようとする問題点〕

この直並列型AD変換回路は、変換コードを上位，及び
下位の２ビットに分けて出力するため、４ビットのAD変
換を行う際に必要とされるコンパレータの数を６個に低
減することができ、例えば８ビットのAD変換を行う際
は、並列型のAD変換器では255個のコンパレータが必要
であるが、この方式の場合は上位及び下位をそれぞれ４
ビットにすることにより（2⁴−１）×２＝30個ですむと
いう利点がある。

しかしながら、変換コードが２段階で行われるため、
特に、サンプリング周波数を高くしたときに次に説明す
るような問題点が発生する。

アナログ信号を早い周期でサンプリングしたときは、
一般的に、第９図（ａ），（ｂ）に示すようにサンプリ
ング回路の応答性によってサンプリング時点t_Oからただ
ちに一定のサンプリング電圧V_Sが得られることはなく、
初期の段階ではオーバーシュートが発生したり、セトリ
ングタイムが長くなる場合が生じる。又、AD変換回路を
駆動するクロック信号の影響（キックバック）もサンプ
リング電圧V_Sの変動を引き起す。

すると、上位変換コードを出力する時点T_Hと、下位変
換コードを出力する時点T_Lのサンプリング電圧が異なる
ことになる。

この場合、前述した４ビットのAD変換回路で説明した
ように、アナログ信号V_Sが上位２ビットの量子化レベル
の中間にある場合はともかくも、この量子化レベルの近
傍、例えば、基準電圧V₁,V₂,V₃のレベルにきわめて近い
場合は問題がある。

例えば、アナログ信号の変換コードの真値が〔0111〕
の場合は、上位の変換時点T_Hで1LSBの誤差が生じると、
上位２ビットが〔10〕になり、この〔10〕の変換コード
によって下位のコンパレータが選択されることにより
〔1000〕に変化することになる。

したがって、前記したようにサンプリング回路のセト
リング特性が悪い場合は、上記コードの場合では比較的
早いタイミングで変換される上位２ビットの変換コード
が〔01〕から〔10〕に変化し易くなり、一般的に上位の
量子化レベル近傍の変換リニアリティが悪いという問題
点がある。

そこで、本発明はかかる問題点を解決するために、下
位変換コードに冗長コードが含まれるようなAD変換回路
を提案したが、このAD変換回路の場合は、特に基準抵抗
ラインの基準電圧の給電回路が複雑になるという問題が
ある。

〔問題点を解決するための手段〕

本発明は、かかる問題点を解消することを目的として
なされたもので、マトリックス状に配列されているスイ
ッチングブロックと，このスイッチングブロックの行方
向に配置されている上位コンパレータによってアナログ
信号を、まず、上位の変換ビットによって数値化し、次
に、前記マトリックス状に配列されたスイッチングブロ
ックと，このスイッチングブロックの列方向に配置され
ている下位コンパレータによって下位の変換ビットに数
値化するような直並列型のAD変換回路を構成し、下位の
エンコーダから、下位変換コードと、上位変換コードの
範囲外にある冗長コードが得られるようにし、下位の変
換コードとして出力されるデータが、上位の変換コード
のデータと異なるときは、上位の変換コードのデータを
強制的に修正するような構成とすると共に、基準電圧の
印加点が半周期ずれるように第１の基準抵抗ラインを折
り返して設定すると共に、上位コンパレータに入力する
基準電圧を得るために、前記第１の基準抵抗ラインの所
定電位に接続される第２の基準抵抗ラインを設けること
によってマトリックス回路の配線を容易にするものであ
る。

〔作用〕

冗長ビットを付加した直並列型のAD変換回路の場合
は、一般に基準電圧の印加回路及びコントロール回路が
複雑になるが、第１の基準抵抗ラインの折り返し点を半
周期ずらすと共に、特に上位コンパレータに入力する基
準電圧を得るための第２の基準抵抗ラインを形成するこ
とによってIC化における配線パターンを容易にすること
ができる。

〔実施例〕

第１図は本発明の基礎となる冗長ビットを付加した直
並列型のAD変換回路の一実施例を示す回路図であって、
アナログ信号V_inを４ビットのデジタルコードに変換す
る回路構成を示している。

この図で、11〜17,21〜27,31〜37,及び41〜47はマト
リックス状に構成されているスイッチングブロックを示
しており、この実施例では各スイッチングブロックは４
行−７列のマトリックス回路10とされている。

各スイッチングブロックには差動型のアンプ構成とさ
れているトランジスタQ₁,Q₂及びQ₃を備えており、一部
分を除くと一方のトランジスタQ₁側には基準電圧V_RT−V
_RBを基準抵抗R₁〜R₁₆で分圧した基準電圧が供給され、
他方のトランジスタQ₂側にはデジタルコードに変換すべ
きアナログ信号V_inがそれぞれ供給されている。そし
て、共通エミッタは後述するコントロール信号によって
スイッチングされるトランジスタQ₃を介して、それぞれ
電流源Ｉに共通して接続される。

又、トランジスタQ₁,Q₂のコレクタには抵抗ｒを介し
て電源V_DDが供給され、その出力端子は７個の下位コン
パレータ51〜57の比較器C_D1〜C_D7にそれぞれ入力され、
下位コンパレータ51〜57の初段アンプを兼用している。

各スイッチングブロック内のトランジスタQ₁,Q₂は、
それぞれのベースエミッタ間電圧V_BEのバラツキがきわ
めて小さくなるように、IC基板上でそのエミッタ領域が
他のトランジスタ素子より広くなるように設定され、V
_BEのバラツキが少なくとも変換ビットのLSBの量子化レ
ベル幅よりも、さらに小さくなるように設定されてい
る。

そのため、このマトリックス状に配置されたスイッチ
ングブロックの領域は、IC化に際してもっとも大きな領
域を占めることになる。

斜線をひいたスイッチングブロック11,12,16,17,21,2
2,26,27,31,32,36,37,41,42,46,47は２ビットの下位変
換コードに対して、さらに2LSBの冗長ビットを出力する
ものであり、特にこの中で、11,12,46,47はコントロー
ル信号によって能動化されたときに、常に、一定の２値
信号“H"又は“L"が出力されるように固定した入力信号
が与えられている。

又、特に、スイッチングブロックの第２行と第４行の
トランジスタQ₁,Q₂のコレクタは、スイッチングブロッ
クの第１行，第３行のトランジスタQ₁,Q₂のコレクタ出
力と反対方向のラインに接続され、基準電位V_RT−V_RBが
印加される直列基準抵抗R₁〜R₁₆のラインが折り返し点
で作れるように工夫されている。

61,62,63は３個の上位コンパレータを示し、それぞれ
比較器C_U1〜C_U3,相補型の出力アンプCA,及びアンドゲー
トA_U1〜A_U4を備えている。

上位コンパレータ61〜63の各比較器C_Uの一方の入力に
はアナログ信号V_inが供給され、他方の入力には前述し
たように基準電位V_RT−V_RBを粗い量子化で分圧した基準
電圧V₁,V₂,V₃が供給される。そして、上位コンパレータ
61,62,63の各比較器C_Uの出力は、サンプリングされたア
ナログ信号のレベルに対応して“H"又は“L"レベルとな
り、各アンドゲートA_Uのいずれか１個のみが“1"レベル
を出力するように構成されている。

各アンドゲートA_Uの出力信号はワイヤードオア接続さ
れ、（以下図中「○」で記す）第１のエンコーダ80を介
してバイナリコードに変換され、後述する選択ゲート93
において、上位の２ビットのコードD₁,D₂に修正が加え
られる。

下位コンパレータ51〜57も上位コンパレータと同様に
構成されており、特に、下位コンパレータ53,54,55は上
位コンパレータによって選択された量子化レベル内をさ
らに細かく数値化して下位の２ビットのコードD₃,D₄を
第２のエンコーダ70を介して出力する。

しかし、このAD変換回路では、この下位コンパレータ
の左右に2LSBの冗長コードを生じるコンパレータ51,52
及び56,57が設けられ、上位コンパレータの変換範囲外
のアナログ信号V_inに対してもコード変換動作が行われ
るようになされている。

以下、上記した実施例の動作をアナログ信号V_inのサ
ンプリング電圧がV_Sの場合について説明する。

例えば、サンプリングされたアナログ信号のサンプリ
ング電圧V_SがV_RB＜V_S＜V₃であれば、上位コンパレータ6
1,62,63の比較器C_Uの出力がすべて“L"となり、そのア
ンドゲートA_Uは上から〔0001〕の２値信号を出力する。
そして、この信号〔0001〕が第１のエンコーダ80に入力
されると、ワイヤードオア回路によって最初の２列のラ
イン〔Ｉ〕には〔00〕、次の２列のライン〔II〕も〔0
0〕、次の２列のライン〔III〕には〔01〕が出力され
る。

又、サンプリング電圧V_SがV₃＜V_S＜V₂のときは同様に
上位コンパレータのアンドゲートA_U1,A_U2,A_U3,A_U4から
〔0010〕となる信号が出力され、これが第１のエンコー
ダ80に入力されるとライン〔Ｉ〕から〔00〕、ライン
〔II〕からは〔01〕、ライン〔III〕からは〔10〕が出
力されるように構成されている。

以下、V₂＜V_S＜V₁,V₁＜V_S＜V_RTの場合を含めて第１の
エンコーダ80の入力と出力の関係を第２図に示す。

そして、各アンドゲートA_U（₁,₂,₃,₄）の中で２値出
力信号がＨとなっているコントロールライン（x₁,x₂,
x₃,x₄）に接続されている各スイッチングブロックのト
ランジスタQ₃がオンに制御され、さらに量子化レベルの
細かな数値化が実行される。

例えば、アンドゲートA_U3のみが“H"レベルになると
スイッチングブロック31〜37のトランジスタQ₃がオンと
なり、基準抵抗R₇〜R₁₃で分圧された基準電圧とサンプ
リング電圧V_Sがスイッチングブロック31〜37で差動的に
増幅され、下位のコンパレータ51〜57によって比較され
ることになる。同様に、アンドゲートA_U2がＨレベルの
ときはスイッチングブロック21〜27が能動化される。

このように、下位の変換コードはスイッチングブロッ
クの行単位で、サンプリングされた電圧V_Sとその行の基
準抵抗で分圧された基準電圧が比較され、下位コンパレ
ータ51〜57のアンドゲートA_D1〜A_D8から第３図に示すよ
うに２値信号が出力され、この２値信号がエンコードさ
れることにより、下位コードライン〔IV〕からは下位２
ビットの変換コードD₃,D₄が出力される。又、同時に修
正ラインV,VI,VIIの出力レベルも第３図に示すように変
化する。

そして、以下，，で示すように、この修正ライ
ンV,VI,VIIのいずれかに１レベルの信号が出力されたと
きに、前記第１のエンコーダ80のラインI,II,IIIからの
上位２ビットのコードD₁,D₂がオアゲートOR₁,OR₂を介し
て選択的に出力されることになる。

修正ラインVI（Ｏライン）に１が生じる変換コー
ド、すなわち、下位２ビットの変換コードD₃,D₄が上位
の変換コードに対応して〔00〕〔01〕〔10〕〔11〕とな
るときは、禁止ゲート92を構成するアンドゲートA₁,A₂
の出力が０になるため、選択ゲート93内にあるアンドゲ
ートA₁,A₃,A₄,A₆の出力は０になり、第１のエンコーダ8
0から出力されるライン〔II〕の上位D₁,D₂のコードが選
択ゲート93のアンドゲートA₂,A₅及びオアゲートOR₁,OR₂
を介して、そのまま出力される。

こののケースは、上位２ビットの変換コードを出力
するアナログ信号のレベルが下位２ビットの変換コード
を出力するときのアナログ信号と変化していない場合を
示しており修正が行われない。

修正ラインＶ（−１ライン）に１が生じる変換コー
ドのときは、禁止ゲート92を構成するアンドゲートA₁の
出力が１となり、選択ゲート93のアンドゲートA₁,A₄が
開く。その結果、このアンドゲートA₁,A₄に入力されて
いるラインＩの上位２ビットのコードD₁,D₂がオアゲー
トOR₁,OR₂を介して出力される。

こののケースは、上位２ビットD₁,D₂を数値化した
ときのアナログ信号のレベルが、下位２ビットD₃,D₄を
数値化したときのアナログ信号より高い場合に修正を行
うものであり、例えば、第４図で示すようにアナログ信
号のサンプリング値V_Sの真値がV_Aであるときに、上位２
ビットの変換コードが誤って〔11〕を出力し、下位コン
パレータが正しい下位２ビットの変換コード〔11〕を出
力した時に、上位２ビットの変換コード〔11〕から１を
引いて〔10〕に修正して、正しいコード出力〔1011〕を
得るものである。すなわち、この場合はコントロールラ
インが間違ってスイッチングブロックのラインを選択し
たことになるが、冗長ビットを検出する右側の下位コン
パレータ57が〔11〕を出力するために、上位２ビットの
変換コードが修正されることになる。

修正ラインVII（＋１ライン）に１が生じる変換コ
ードのときは、禁止ゲート92を構成するアンドゲートA₂
の出力が１となり、選択ゲート93のアンドゲートA₃,A₆
が開かれる。その結果、このアンドゲートA₃,A₆に入力
されているラインIIIの上位２ビットのコードD₁,D₂がオ
アゲートOR₁,OR₂を介して出力され、上位２ビットのコ
ードに＋１を加えることになる。

すなわち、こののケースは、上位２ビットD₁,D₂を
数値化したときのアナログ信号のサンプルレベルがその
ときの量子化レベル範囲より低かった場合に修正を加え
るものであって、例えば、アナログ信号の真値が第４図
のV_B点にあるときに、上位２ビットが〔00〕となったと
き、下位２ビットの数値化が〔00〕を出力すると、上位
２ビット〔00〕に＋１を加えて〔01〕とし、正しいアナ
ログ信号のサンプル電圧V_Bに対応する〔0100〕を出力す
るようにしたものである。

このAD変換回路は上記したように下位コンパレータに
冗長ビットを検出するコンパレータを加え、上位の変換
コードの範囲外の下位変換コードが出力されたときは
（第４図の斜線で示す領域）、修正ラインV,又はVIIに
Ｈレベルの信号が出力され、上位変換コードの修正を行
うので、高速のサンプリングによってサンプリング回路
のセトリング特性が悪いときでも、下位の時点で検出し
た正確な変換コードを得ることができる。

なお、スイッチングブロックの第２行、及び第４行で
は回路構成の制約から基準電圧の印加方向が第１行，及
び第３行と逆になっている。そのため、この第２行，及
び第４行がコントロール信号によって選択されたとき
は、インバータ100から“1"レベルの信号が反転ゲート9
1,及びex−OR（1,2）に供給され、修正ラインV,及びVII
の信号を反転すると共に、下位２ビットの変換コード
D₃,D₄のコードを反転するようにしている点に注意が必
要である。

しかし、この反転制御は基準抵抗R₁〜R₁₆の順序が各
スイッチングブロックに対して左から右方向に順序高い
基準電圧を印加するような回路構成とすることにより省
略することも可能である。

第５図は本発明の基礎となる第１図のAD変換回路の変
形例を示したもので、第１図と同一符号は同一部分を示
している。

ところで、この第５図のAD変換回路では、各スイッチ
ングブロックに基準電圧を供給する基準抵抗ラインの折
り返した点が、第１図のものと比較して半周期ずれて構
成されており、基準電位の最高値と最低値がマトリック
スの中間に位置するようにしている。そして、各スイッ
チングブロックの位置もずれ、マトリックス回路10が一
行だけ増加している。

各スイッチングブロック内のトランジスタの結線は等
しくなるように構成され、基準電圧が右側に行く程低く
なる第１行，第３行，第５行のスイッチングブロック群
と、基準電圧が左側に行く程低くなる第２行及び第４行
のスイッチングブロック群の出力が、それぞれ別の列と
なるように配置されるように構成されている。

したがって、マトリックスは５行−14列で構成され、
14個の下位コンパレータC_D1〜C_D14と,16個のアンドゲー
トA_D1〜A_D16が設けられることになる。

下位コンパレータのC_D（₁,₂,₄,₆,₈,₁₀,₁₂）は第２
行，第４行のスイッチングブロックに接続され、下位コ
ンパレータのC_D（₃,₅,₇,₉,₁₁,₁₃,₁₄）は第１行，第３
行，第５行のスイッチングブロックの出力に接続され
る。

そして、上段に位置するアンドゲート
A_D（₄,₅,₆,₉,₁₀,₁₄,₁₅,₁₆）によって第１行，第３行，
第５行の下位コンパレータの出力が２値化され、下段に
位置するアンドゲートA_D（₁,₂,₃,₇,₈,₁₁,₁₂,₁₃）によっ
て第２行，第４行の下位コンパレータの出力が２値化さ
れ、第２のエンコーダ90に供給される。

このような構成とすると、各スイッチングブロック内
の回路構成は同一となり（トランジスタQ₁,Q₂の出力は
同一極性）、各スイッチングブロックに供給される基準
電圧端子と、基準抵抗R₁〜R₁₆の直列接続からなる基準
抵抗ライン（アルミ線）はすべて等しい配線距離にする
ことができる。

上位コンパレータ61,62,63の出力はオアゲートOR₁〜O
R₅を介して５本のコントロールラインx₁〜x₅に供給され
る。

そして、アンドゲートA_U1又はA_U3の出力が１のとき
に、インバータ100を介して上段のアンドゲート
A_D（₄,₅,₆,₉,₁₀,₁₄,₁₅,₁₆）が開き、スイッチングブロ
ック11,12,13,14,15,16,17又はスイッチングブロック3
1,32,33,34,35,36,37の出力が選択されて下位の変換コ
ード，及び冗長ビットを第２のエンコーダ90に入力し、
下位変換コードを下位コードラインIVに、上位変換コー
ドの修正信号を修正ラインV,VI,VIIに出力する。

同様に、上位エンコーダのアンドゲートA_U2,A_U4の出
力が１のときは、下段のアンドゲート
A_D（₁,₂,₃,₇,₈,₁₁,₁₂,₁₃）が開き、スイッチングブロッ
ク21,22,23,24,25,26,27又はスイッチングブロック41,4
2,43,44,45,46,47の出力が下位コンパレータC_Dを介して
２値化され、この量子化範囲内にある下位コード，及び
その冗長ビットを第２のエンコーダ90に供給する。

第２のエンコーダ90の修正信号出力は、前述した第１
図の回路図と同様に選択ゲート93に入力され、この選択
ゲート93において、上位２ビットの変換コードを修正し
て出力することになる。

ところで、第１図及び第５図の回路からもわかるよう
に、上位コンパレータ61〜63に入力される基準電圧V₁,V
₂,V₃は、基準抵抗ライン内から直接取り出されている。
すなわち、各基準電圧V₁,V₂,V₃はそれぞれ抵抗R₄及び
R₅、抵抗R₈及びR₉、抵抗R₁₂及び抵抗R₁₃の各接続点の電
圧とされ、この接続点と上位コンパレータ61〜63の各比
較器C_U1〜C_U3の一方の入力端子が結線されているもので
ある。

ところが、第５図の変形例において説明したように基
準抵抗ラインを半周期ずらして構成すると、抵抗R₄,R₅,
R₈,R₉,R₁₂,R₁₃はすべてマトリックス回路10のほぼ中央
部分に位置してしまうことになる。

このため、上位コンパレータ61〜63に基準電圧V₁,V₂,
V₃を供給するにはマトリックス回路10内を大きく横切っ
て結線を行わなければならず、パターンレイアウト上、
決して好ましいものではない。

又、第１図の場合において、上位コンパレータ61,62,
63に基準電圧V₁,V₂,V₃を供給するときも、スイッチング
ブロック16,17,21,22,26,27,31,32,36,37,41,42に対す
る基準電圧の供給回路が輻湊し、IC回路で基準抵抗ライ
ンを形成する際に困難性を生じる。

そこで本発明では、基準抵抗ラインを半周期ずらすと
共に、上位コンパレータ61〜63に基準電圧を供給するた
めに新たに第２の基準抵抗ラインを形成するものであ
り、その一実施例を第６図に示す。

第６図は、第５図にも示されていた抵抗R₁〜R₁₆の直
列接続による基準抵抗ラインを第１の基準抵抗ラインと
し、この第１の基準抵抗ラインの所定電位、すなわち抵
抗R₂とR₃の接続点ａの電位、抵抗R₁₀とR₁₁の接続点ｂの
電位、及び抵抗R₁₆とV_RB端子の接続点ｃの電位に、抵抗
R_U1〜R_U7の直列接続によって成る第２の基準抵抗ライン
が接続されている。つまり、接続点ａ・ｂ間の電圧が抵
抗R_U1〜R_U4によって分圧され、さらに接続点ｂ・ｃ間の
電圧が抵抗R_U5〜R_U7によって分圧されていることにな
る。

すなわち、本発明は、第２の基準抵抗ライン内におい
て、接続点ａ〜ｃ間の電圧を分圧することによって基準
電圧V₁,V₂,V₃を得られるように構成するものである。

第２の基準抵抗ライン内の抵抗分圧によって、抵抗R
_U1とR_U2の接続点から取り出すことのできる電圧は第１
の基準抵抗ラインの抵抗R₄とR₅の接続点の電圧、すなわ
ち基準電圧V₁に相当し、以下同様に、抵抗R_U3とR_U4の接
続点の電圧は基準電圧V₂に、抵抗R_U5とR_U6の接続点の電
圧は基準電圧V₃にそれぞれ相当するものとなる。

したがって、上位コンパレータ61〜63に入力する基準
電圧V₁,V₂,V₃は第２の基準抵抗ラインから取り出すこと
ができる。そして、前述した接続点a,b,cは、マトリッ
クス回路10の外縁部分に位置する地点（第１の基準抵抗
ラインの折り返し点）であるため、第２の基準抵抗ライ
ンはマトリックス回路10の外部に形成することができ、
したがって、上位コンパレータ61〜63への基準電圧の入
力ラインはマトリックス回路10内を横切ることなく結線
できるものとなり、回路パターンのレイアウトが簡易化
され、非常に好ましいものとなる。

なお、第６図の実施例で、第２の基準抵抗ラインを構
成する抵抗値は、この基準抵抗ラインに殆ど電流を流す
必要がないため、第１の基準抵抗ライン（アルミ線）の
抵抗値に比較して大きな抵抗値を有する抵抗（拡散抵
抗）を使用できるので、第１の基準抵抗ラインの基準電
圧に影響を及ぼすことはない。又、この第２の基準抵抗
ラインの抵抗は前述したような修正動作で上位変換コー
ドが修正されるため、高い精度を必要としないという効
果がある。

以上の実施例は、４ビットのAD変換回路に対して、上
位２ビット，下位２ビット＋冗長2LSBを得るように構成
したが、一般にｎビットであれば、上位ａビット，下位
ｂビットに分け、ａ＋ｂ＝ｎにすると共に、冗長ビット
ｃ≦ｎ−ｂを付加するようにすると、本発明のAD変換回
路を同様な手法によって構成できることはいうまでもな
い。

〔発明の効果〕

以上説明したように、本発明のAD変換回路は、アナロ
グ信号を２段階でデジタル信号に変換するような直並列
型のAD変換回路において、スイッチングブロックをマト
リックス状に配置し、上位コンパレータに入力される基
準電圧は、第１の基準抵抗ラインの所定電位と接続され
て形成される第２の基準抵抗ラインから得ることができ
るように構成しているため、特に上位コンパレータへの
基準電圧入力ライン結線が簡易化されるという効果があ
る。

そして、IC化等に際しての回路パターンのレイアウト
も非常に簡易化されるという効果もある。

【図面の簡単な説明】

第１図は本発明の基礎となるAD変換回路の一実施例を示
す回路図、第２図，第３図は上位，及び下位の変換コー
ドを示すパターン図、第４図は量子化レベルの変換コー
ドの関係を示す図、第５図は第１図の変形例を示す回路
図、第６図は本発明の一実施例を示す回路図、第７図は
直並列型AD変換回路のブロック図、第８図はサンプリン
グのタイミング波形図、第９図（ａ），（ｂ）はサンプ
リング波形図である。図中、11〜17,21〜27,31〜37,41〜47はスイッチングブ
ロック、51〜57は下位コンパレータ、61〜63は上位コン
パレータ、80は第１のエンコーダ、90は第２のエンコー
ダ、R₁〜R₁₆は第１の基準抵抗ライン内の抵抗、R_U1〜R
_U7は第２の基準抵抗ライン内の抵抗を示す。

Claims

(57)【特許請求の範囲】

【請求項１】基準電位を直列接続したｎ個の抵抗によっ
て分圧したｎ−１個の基準電圧を得るレジスタストリン
グ状に配置された第１の基準抵抗ラインと、上記第１の
基準抵抗ラインの列方向の各折り返し点に接続された２
以上の基準抵抗で構成された第２の基準抵抗ラインと、
被変換入力信号と前記第１の基準抵抗ラインの各基準電
圧を比較し、かつ、上位変換出力信号によって上位コン
パレータの範囲と該コンパレータの範囲外の冗長ビット
の行毎に能動化され、マトリックス状に配列され上記レ
ジスタストリングの抵抗に沿って配置されたスイッチン
グブロックと、前記第２の基準抵抗ラインの各電圧と前記被変換入力信
号を比較して上位ａビットの変換コードを得る上位コン
パレータと、前記スイッチングブロックの列方向の出力
が共通して入力され、前記上位コンパレータの出力に応
じて前記スイッチングブロックを能動化し、該スイッチ
ングブロックからの出力結果をエンコーダに供給して得
られる下位ｂビットの変換コードと、前記上位コンパレ
ータの範囲外にある冗長ｃビットの変換コードを得る下
位コンパレータを備えていることを特徴とするAD変換回
路。