JPH02123829A

JPH02123829A - Ａｄ変換回路

Info

Publication number: JPH02123829A
Application number: JP27618188A
Authority: JP
Inventors: Yoshihiro Komatsu; 禎浩小松; Kiyohiro Yoshii; 吉井　洋浩; Daisuke Murakami; 大助村上
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-11-02
Filing date: 1988-11-02
Publication date: 1990-05-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕この発明は、アナログ信号をデジタル信号に変換するＡ
Ｄ変換器にかかわり、特にアナログ信号を上位及び下位
の２段階でデジタル信号に変換する直並列方式のＡＤ変
換回路に関するものである。〔発明の概要〕本発明のＡＤ変換回路は、アナログ信号をまず粗い量子
化によって数値化し、上位の変換コードを得ると共に、
次に、この上位の変換コードの量子化の誤差を数値化す
ることによって下位の変換コードを得るような直並列型
のＡＤ変換器において、下位の数値化変換レベルの幅を
拡張することによって上位変換コードの補正が行われる
ようにすると共に、ＡＤ変換回路のＩＣ化に際して、回
路構成が容易になるようにしたものである。〔従来の技術〕アナログ信号をデジタル信号に変換するＡＤ変換器には
、各種の変換方式が提案されているが、一般的には、ア
ナログ信号の振幅を変換ビット数と等しくなるように量
子化し、量子化された信号を逐次デジタルコードに変換
するフラッシュタイプ（並列型）のＡＤ変換回路が多用
されている。このような並列型のＡＤ変換器は原理的には高速動作が
可能であるが、変換ビット数をｎとすると、少なくとも
２ｎ−１個のコンパレータが必要になり、例えば８ビツ
トの変換コードを得るために２５５個の比較器が必要に
なる。そのため、高分解能のデジタルコードを得るため
に、数万個の能動素子をＩＣ化によって形成することが
要請される。そこで、アナログ信号をｎビットのデジタル信号に変換
する際に、まず、アナログ信号を粗い量子化によって数
値化し、ＭＳＢを含む上位のｎビットの変換コードを得
ると共に、この上位の変換コードの誤差、すなわち、量
子化ノイズを少なくするために、さらに上位の量子化範
囲を細分化して数値化し、ＬＳＢを含む下位ｂ（ｎ−ａ
）ビットの変換コードを得るようにしたＡＤ変換回路が
提案されている。第６図はかかる別置並列型のＡＤ変換回路（以下、単に
直並列型のＡＤ変換回路という）の概要を示すブロック
図であって、アナログ信号を４ビツトのデジタルコード
に変換する回路構成を示している。コノ図で、Ｒ１−Ｒ１６は基準電位ＶＲＩ−ＶＲＢ（０
〜２Ｖ）の端子に直列に接続されている基準抵抗、ＣＵ
Ｉ〜Ｃυ３は一方の入力端子に変換すべきアナログ信号
Ｗｉｎが供給され、他方の入力端子に前記基準抵抗Ｒ１
〜Ｒ１６で分圧された粗い量子化レベルの基準電圧（Ｖ
　ＩＧ　Ｖ　２１　Ｖ　３　）が入力されている上位コ
ンパレータ、ＣＤＩ〜ＣＤ３は同じくアナログ信号ｖＩ
ｎが一方の入力端子に供給され、他方の入力端子には前
記基準抵抗Ｒ１〜Ｒ１６で細かく分圧された基準電圧が
スイッチ８１〜３１２を介して供給されている下位コン
パレータである。又、−点鎖線で囲ったＥｌの部分は上記コンパレータＣ
ＵＩ〜ＣＵ３から出力される２値信号をエンコードして
、例えば、２ビツトのバイナリコード（又は２の補数コ
ード）に変換する第１のエンコーダ、Ｅｌは同じく下位
コンパレータＣ０ＩＮＣＤ２から出力される２値信号を
２ビツトのバイナリコードに変換する第２のエンコーダ
である。第１のエンコーダＥ１には相補出力アンプＣＡＩ　ｘＣ
Ａ３及びアントゲ−）Ａｔ−Ａ４及びＲＯＭ回路が設け
られており、アントゲ−）Ａ＋から“１”レベルの信号
が出力されたときは前記スイッチＳ１〜Ｓ３をオンに制
御し、アントゲ−）Ａ２から“１”レベルの信号が出力
されるとスイッチ５４〜Ｓ６がオンとなり、以下、同様
にアントゲ−）Ａ３．及びＡ２の出力によってスイッチ
Ｓ７〜Ｓ９及びＳ　ＩＱ”　Ｓ　ＩＧがオンとなるよう
にコントロールされる。このような直並列型のＡＤ変換回路は、例えば第７図に
示すように、アナログ信号Ｖｉｎはサンプリングパルス
Ｐｓの立上がり点でサンプリングされ、そのサンプリン
グ電圧ＶＳが供給されると、第１のエンコーダＥ１がク
ロック信号ＣＬＫの立下がり時点Ｔ）＋（τ＾遅れた点
）で動作して、上位コンパレータＣＵＩ”’ＣＵ３の２
値信号出力を上位２ビツトのコード信号ＤＩＩＤ２　に
変換して出力し、同じサンプリング電圧ＶＳの値をクロ
ック信号ＣＬＫの立上がり時点ＴＬ（τＢ遅れた点）で
動作する第２のエンコーダＥ２によって下位のコード信
号Ｄ３．Ｄ４に変換するように駆動される。すなわち、まず、基準電圧ＶＲＴ〜ＶＲＢを分圧した基
準電圧Ｖ１．Ｖ２．Ｖ３　とサンプリング電圧Ｖ　５が
、上位コンパレータＣυ１〜Ｃυ３によって比較され、
例えばＶ３　＜ＶＳ　＜Ｖ２であれば、上位コンパレー
タＣｕ３の出力が高電位（Ｈ）となり、Ｃｕ２　、　Ｃ
ｕ３は低電位（Ｌ）レベルになる。すると、アンドゲートＡ３の出力のみが“１”−′とな
り、他のアンドゲートＡ＋、Ａ２．Ａ４は“０″値を示
す。その結果、第１のエンコーダＥ、から上位２ビツトの変
換コードとして（０１）が出力される。次に、この上位２ビツトの変換コードをラッチした状態
でアンドゲートＡ３からコントロール信号が出力され、
スイッチＳ１〜Ｓ９をオンにする。すると、Ｖ３　＞ＶＳ　＞Ｖ２のレベルにあるサンプリ
ングされたアナログ信号が、さらに、抵抗Ｒ９〜Ｒ１２
によって分圧された基準信号Ｖ２３−１　。Ｖ２３−２１　Ｖ２３−３と下位コンパレータＣＤＩ〜
ＣＤ３によッテ比較され、例えば、Ｖ２３−１＜ＶＳ　
＜Ｖ２３−２であるときは第２のエンコーダＥ２から下
位２ビツトの変換コード１０が出力される。その結果、第１及び第２のエンコーダＥｌ、Ｅ２からア
ナログ信号ＶＳの４ビツト変換コード（０１１０）が出
力されることになる。〔発明が解決しようとする問題点〕この直並列型ＡＤ変換回路は、変換コードを上位、及び
下位の２ビツトに分けて出力するため、４ビツトのＡＤ
変換を行う際に必要とされるコンパレータの数を６個に
低減することができ、例えば８ビツトのＡＤ変換を行う
際は、並列型のＡＤ変換器では２５５個のコンパレータ
が必要であるが、この方式の場合は上位及び下位をそれ
ぞれ４ビツトにすることにより（２４−１）Ｘ２＝３０
個ですむという利点がある。しかしながら、変換コードが２段階で行われるため、特
に、サンプリング周波数を高くしたときに次に説明する
ような問題点が発生する。アナログ信号を早い周期でサンプリングしたときは、一
般的に、第８図（ａ）、（ｂ）に示すようにサンプリン
グ回路の応答性によってサンプリング時点ｔｏからただ
ちに一定のサンプリング電圧ＶＳが得られることはなく
、初期の段階ではオーバーシュートが発生したり、七ト
リングタイムが長くなる場合が生じる。又、ＡＤ変換回
路を駆動するクロック信号の影響（キックバック）もサ
ンプリング電圧Ｖｓの変動を引き起す。すると、上位変換コードを出力する時点Ｔ）ｌと、下位
変換コードを出力する時点ＴＬのサンプリング電圧が異
なることになる。この場合、前述した４ビツトのＡＤ変換回路で説明した
ように、アナログ信号ＶＳが上位２ビツトの量子化レベ
ルの中間にある場合はともかくも、この量子化レベルの
近傍、例えば、基準電圧Ｖｌ、Ｖ２．Ｖ３のレベルにき
わめて近い場合は聞届がある。例えば、アナログ信号の変換コードの真値が（０１１１
）の場合は、上位の変換時点ＴｌｌでＩ　ＬＳＢの誤差
が生じると、上位２ビツトが〔ｌＯ〕になり、この〔ｌ
Ｏ〕の変換コードによって下位のコンパレータが選択さ
れることにより（１０００）に変化することになる。したがって、前記したようにサンプリング回路のセトリ
ング特性が悪い場合は、上記コードの場合では比較的「
１いタイミングで変換される上位２ビツトの変換コード
が〔０１〕から〔１０〕に変化し易くなり、一般的に上
位の量子化レベル近傍の変換リニアリティが悪いという
問題点がある。〔問題点を解決するための手段〕本発明は、かかる問題点を解消することを目的としてな
されたもので、アナログ信号を、まず、上位の変換ビッ
トによって数値化し、次に、下位の変換ビットによって
数値化するような直並列型のＡＤ変換回路において、下
位の変換ビット数を上位の変換ビット数より大きく設定
し、下位の変換コードとして出力されるデータが、上位
の変換コードのデータと異なるときは、上位の変換コー
ドのデータを強制的に修正するような構成としたもので
ある。〔作用〕直並列型のＡＤ変換回路では、通常、下位の変換コード
を出力する時点のサンプリング信号が安定するため、下
位の変換コードを出力するコンパレータの数を増加して
上位の量子化レベルの範囲の外まで数値化する冗長ビッ
トを設け、下位のＡＤ変換を行った時点の変換コードで
上位コードの補正を行うようにすると、ＡＤ変挽回路を
高速化したときに発生し易い、誤りデータの発生を防止
することが回部になる。〔実施例〕第１図は本発明のＡＤ変挽回路の一実施例を示す回路図
であって、アナログ信号Ｖｉｎを４ビツトのデジタルコ
ードに変換する回路構成を示している。この図で、１１〜１７．２１〜２７．３１〜３７、及び
４１〜４７はマトリックス状に構成されているスイッチ
ングブロックを示しており、この実施例では各スイッチ
ングブロックは４行−７列のマトリックス回路ｌＯとさ
れている。各スイッチングブロックには差動型のアンプ構成とされ
ているトランジスタＱｌ、Ｑ２及びＱ３を備えており、
一部分を除くと一方のトランジスタ素子側には基準電圧
ｖ＋ｔｔ−ＶＢＴを基準抵抗Ｒ１〜Ｒ１６で分圧した基
準電圧が供給され、他方のトランジスタ素子側にはデジ
タルコードに変換すべきアナログ信号Ｖｌｎがそれぞれ
供給されている。そして、共通エミッタは後述するコン
トロール信号によってスイッチングされるトランジスタ
Ｑ３を介してそれぞれ、電流源Ｉに共通して接続される
。又、トランジスタＱ＋、Ｑｚのコレクタには抵抗ｒを介
して電源ＶＤＤが供給され、その出力端子は７個の下位
コンパレータ５１〜５７の比較器ＣＤＩ〜ｃｏｒにそれ
ぞれ入力され、下位コンパレータ５１〜５７の初段アン
プを兼用している。各スイッチングブロック内のトランジスタＱＱ２は、そ
れぞれのペースエミッタ間電圧ＶＢＦのバラツキがきわ
めて小さくなるように、ＩＣ基板上でそのベース領域が
他のトランジスタ素子より広くなるように設定され、Ｖ
ＢＥのバラツキが少なくとも変換ビットのＬＳＨの量子
化レベル幅よりも、さらに小さくなるように設定されて
いる。そのため、このマトリックス状に配置されたスイッチン
グブロックの領域は、ＩＣ化に際してもっとも大きな領
域を占めることになる。斜線をひいたスイッチングブロック１１゜１２．１６，
１７，２１，２２．２Ｂ、２７゜３１．３２，３６，３
７，４１．４２．４６゜４７は２ビツトの下位変換コー
ドに対して、さらに２ビツトの冗長ビットを出力するも
のであり、特にこの中で、１１，１２，４１．４２はコ
ントロール信号によって１１．動化されたときに、常に
、一定の２値信号“Ｈ”又は“Ｌ″が出力されるように
固定した入力信号が与えられている。又、特に、スイッチングブロックの第２行と第４行のト
ランジスタＱｌ、Ｑ２のコレクタは、スイッチングブロ
ックの第１行、第２行のトランジスタＱ１．Ｑ２のコレ
クタ出力と反対方向のラインに接続され、基準電位ＶＲ
Ｔ−ｖｅｖが印加される直列基準抵抗Ｒ１〜Ｒ１６のラ
インが折り返しで作れるように工夫されている。６１．６２．６３は３個の上位コンパレータを示し、そ
れぞれ比較器ＣＵＩ〜ＣＵ　３１相補型の出力アンプＣ
Ａ、及びアントゲ−）　Ａｕ＋−ＡＬＪ４を備えている
。上位コンパレータ６１〜６３の各比較器ＣＵの一方の入
力にはアナログ信号Ｖｌｎが供給され、他方の入力には
前述したように基準電位ＶＲＴ　−ＶＩＩＴを粗い量子
化で分圧した基準電圧Ｖｌ、Ｖ２．Ｖ３が供給される。そして、上位コンパレータ６１゜６２．６３の各比較器
Ｃ０の出力は、サンプリングされたアナログ信号のレベ
ルに対応して“Ｈ”又は“Ｌ″レベルなり、各アンドゲ
ートＡｕのいずれか１個のみが“ｌ”レベルを出力する
ように構成されている。各アンドゲートＡｕの出力信号はワイヤード接続され第
１のエンコーダ８０を介してバイナリコードに変換され
、後述する選択ゲート９３において、上位の２ビツトの
コードＤｉ、Ｄ２に修正が加えられる。下位コンパレータ５１〜５７も上位コンパレータと同様
に構成されており、特に、下位コンパレータ５３．５４
．５５は上位コンパレータによって選択された量子化レ
ベル内をさらに細かく数値化して下位の２ビツトのコー
ドＤ３．Ｄ４を第２のエンコーダ７０を介して出力する
。しかし１本発明のＡＤ変挽回路では、この下位コンパレ
ータの左右に２ビツトの冗長コードを生じるコンパレー
タ５１，５２及び５６．５７が設けられ、上位コンパレ
ータの変換範囲外のアナログ信号Ｖｉｎに対してもコー
ド変換動作が行われるようになされている。以下、上記した実施例の動作をアナログ信号Ｖｉｎのサ
ンプリング電圧がＶＳの場合について説明する。例えば、サンプリングされたアナログ信号のサンプリン
グ電圧ＶＳがＶＲＢ＜ＶＳ　＜Ｖ３であれば、上位コン
パレータ６１，６２．６３の比較器ＣＵの出力がすべて
“Ｌ″となり、そのアントゲ−）Ａυは上から（０００
１）の２値上号を出力する。そして、この信号（０００
１）が第１のエンコーダ８０に入力されると、ワイヤー
ドオア回路によって最初の２列のライン（Ｉ）には（０
０）、次の２列のライン（ＩＩ）も（００）、次の２列
の０ライン（ｍ）には（０１）が出力される。又、サンプリング電圧ＶＳがｖ３　＜Ｖｓ　＜ｖ２のと
きは同様に上位コンパレータのアンドゲートＡｕ＋　、
　Ａｌ２　、　Ａｕｘ　、　Ａｌ４から（００１０）と
なる信号が出力され、これが第１のエンコーダ８０に入
力されるとライン（Ｉ）から（００）、ライン〔■〕か
らは（ｏｉ）、ライン（ＩＩＩ）からは〔１０〕が出力
されるように構成されている。以下、Ｖ２　＜Ｖｓ　＜Ｖ＋　　、　Ｖ＋　＜ＶＳ　＜
ＶＲＴ（７）場合を含めて第１のエンコーダ８０の入力
と出力の関係を第２図′に示す。そして、各アンドゲートＡＵ（１，２，３，４）（７）
中で２値出力信号がＨとなっているコントロールライン
（ＸＩ、Ｘ２．Ｘ３．Ｘ４）に接続されている各スイッ
チングブロックのトランジスタＱ３がオンに制御され、
さらに量子化レベルの細かな数値化が実行される。例えば、アントゲ−）Ａｌ３のみが“Ｈ”レベルになる
とスイッチングブロック３１〜３７のトランジスタＱ３
がオンとなり、基準抵抗Ｒ７〜ＲＩ３で分圧された基準
電圧とサンプリング電圧Ｖｓがスイッチングブロック３
１〜３７で差動的に増幅され、下位のコンパレータ５１
〜５７によって比較されることになる。同様に、アント
ゲ−）Ａｌ２がＨレベルのときはスイッチングブロック
２１〜２７が能動化される。このように、下位の変換コードはスイッチングブロック
の行単位で、サンプリングされた電圧Ｖｓ　とその行の
基準抵抗で分圧された基準電圧が比較され、下位コンパ
レータ５１〜５７のアンドゲートＡｏ＋”Ａｏｓから第
３図に示すように２値上号が出力され、この２値上号が
エンコードされることにより、下位コードライン（ＩＶ
）からは下位２ビツトの変換コードＤ３．Ｄ４が出力さ
れる。又、同時に修正ラインＶ、Ｖｌ、■の出力レベルも第３
図に示すように変化する。そして、以下■、■、■で示すように、この修正ライン
Ｖ、Ｖｌ、■のいずれかにルベルの信号が出力されたと
きに、前記第１のエンコーダ８０のラインＩ、ＩＩ、ｍ
からの上位２ビツトのコードＤＩｌＤ２がオアゲートＯ
Ｒ１，ＯＲ２を介して選択的に出力されることになる。 ■　修正ライン■（０ライン）に１が生じる変換コード
、すなわち、下位２ビツトの変換コードＤ３．ＤＪが上
位の変換コードに対応して（００）（Ｏｆ）（１０）（
１１）となるときは、禁ｌヒゲート９２を構成するアン
トゲ−）Ａｌ、Ａ２の出力が０になるため、選択ゲート
９３内にあるアンドゲートＡ＋、Ａ３．Ａ４．Ａ６の出
力は０になり、第１のエンコーダ８０から出力されるラ
イン（ＩＩ）の上位ＤＩ、Ｄ２のコードが選択ゲート９
３のアンドゲートＡ２．Ａ５及びオアゲー）　ＯＲｌ＋
　ＯＲ７を介して、そのまま出力される。この■のケースは、上位２ビツトの変換コードを出力す
るアナログ信号のレベルが下位２ビットの変換コードを
出力するときのアナログ信号と変化していない場合を示
しており修正が行われない。 ■　修正ラインＶ（−１ライン）に１が生じる変換コー
ドのときは、禁止ゲート９２を構成するアントゲ−）Ａ
Ｉの出力が１となり、選択ゲート９３のアントゲ−）Ａ
Ｉ、Ａ４が開く、その結果、このアントゲ−）Ａ１．Ａ
４に入力されているラインエの上位２ビツトのコードＤ
Ｉ、Ｄ２がオアゲー）ＯＲ＋、ＯＲ２を介して出力され
る。この■のケースは、上位２ビットＤＩ、Ｄ２を数値化し
たときのアナログ信号のレベルが、下位２ピツ）Ｄ３．
Ｄ４を数値化したときのアナログ信号より高い場合に修
正を行うものであり、例えば、第４図で示すようにアナ
ログ信号のサンプリング値ＶＳの真値がＶＡであるとき
に、上位２ビツトの変換コードが誤って〔ｌＯ〕を出力
し、下位コンパレータが正しい下位２ビツトの変換コー
ド〔１１〕を出力した時に、上位２ビツトの変換コード
〔ｌＯ〕から１を引いて〔Ｏ１〕に修正して、正しいコ
ード出力（ｏ　ｉ　ｉ　ｉ）を得るものである。すなわ
ち、この場合はコントロールラインが間違ってスイッチ
ングブロックのラインを選択したことになるが、冗長ビ
ットを検出する右側の下位コンパレータ５６が

〔００〕
を出力するために、上位２ビツトの変換コードが修正さ
れることになる。 ■　修正ライン■（＋１ライン）に１が生じる変換コー
ドのときは、禁止ゲート９２を構成するアントゲ−）Ａ
２の出力が１となり、選択ゲート９３のアントゲ−）Ａ
３１Ａ６が開かれる。その結果、このアントゲ−）Ａ３
．Ａ６に入力されているライン■の上位２ビツトのコー
ドＤＩ、Ｄ２がオアゲー）ＯＲ＋、ＯＲ２を介して出力
され、上位２ビツトのコードに−１を加えることになる
。すなわち、この■のケースは、上位２ビットＤＩ、Ｄ２
を数値化したときのアナログ信号のサンプルレベルがそ
のときの量子化レベル範囲より低かった場合に修止を加
えるものであって、例えば、アナログ信号の真値が第４
図のＶＢ点にあるときに、上位２ビツトが

〔００〕とな
ったとき。下位２ビツトの数値化が〔ＯＯ〕を出力すると、上位２
ビツト

〔００〕に＋１を加えて〔Ｏ１〕とし、正しいア
ナログ信号のサンプル電圧ＶＢに対応する（０１００）
を出力するようにしたものである。本発明のＡＤ変換回路は上記したように下位コンパレー
タに冗長ビットを検出するコンパレータを加え、上位の
変換コードの範囲外の下位変換コードが出力されたとき
は（第４図の斜線で示す領域）、修正ラインＶ、又は■
にＨレベルの信号が出力され、上位変換コードの修正を
行うので、高速のサンプリングによってサンプリング回
路のセトリング特性が悪いときでも、下位の時点で検出
した正確な変換コードを得ることができる。なお、スイッチングブロックの第２行、及び第４行では
回路構成の制約から基準電圧の印加方向が第１行、及び
第３行と逆になっている。そのため、この第２行、及び
第４行がコントロール信号によって選択されたときは、
インバータ１００から“１”レベルの信号が反転ゲート
９１．及びｅｘ−ＯＲ（１、２）に供給され、修正ライ
ンＶ、及び■の信号を反転すると共に、下位２ビツトの
変換コードＤ３．Ｄ４のコードを反転するようにしてい
る点に注意が必要である。しかし、この反転制御は基準抵抗Ｒ１〜ＲＩ６の順序が
各スイッチングブロックに対して左から右方向に順序高
い基準電圧を印加するような回路構成とすることにより
省略することも可ｆ彪である。第５図は本発明のＡＤ変換回路の他の実施例を示したも
ので、第１図と同一符号は同一部分を示している（クイ
−２チングブロツク内は省略されている）。この実施例では、第１図に示されている冗長ビットを検
出するためのスイッチングブロックの１１．２１，３１
，４１．及び１７．２７゜３７．４７の列を配置を変更
することによって、基準電圧をスイッチングブロック内
のトランジスタＱ１に供給するラインの短縮化をはかっ
たものである。つまり、マトリックス状に配置されているスイッチング
ブロックの第１列目を第３列目に移動し、スイッチング
ブロック２１．３１の上下を交換すると共に、第７列目
のスイッチングブロック１７．２７，３７．４７を第５
列目に移動し、スイッチングブロック１７．２７と３７
．４７の上下を交換したものである。基準抵抗Ｒ１〜ＲＩ６の直列ラインは、ＩＣ基板上では
レジストされたアルミストリングの拡散抵抗を使用して
形成しており、ビット数が多くなる程、この基準抵抗値
を低くすることが好ましいが、上記したようなスイッチ
ングブロックの配置とすると、各スイッチングブロック
に供給するコントロールライン数は増加するが、基準抵
抗ラインと各スイッチングブロックの接続が簡単になり
、ＩＣ基板のパターン作成の点で有利な回路配置とする
ことができる。なお、実際上、上記したようなＡＤ変換回路をＩＣ化す
る際は横方向のラインと縦方向のラインは第１層目の基
板、及び第２層目の基板に分けてパターン化することが
できる。以」―の各実施例は４ビツトのＡＤ変換回路に対して、
上位２ビツト、下位２ビツト＋冗長２ビツトの変換コー
ドを得るように構成されているが、一般にｎビットであ
れば、上位ｎビット、下位ｂビットに分け、ａ＝ｂ　、
ａ＋ｂ＝ｎにすると共に、冗長ビットＣ≦ｂを付加すれ
ば、本発明と同様な技術を適用することによってＡＤ変
換回路を構成できることはいうまでもない。〔発明の効果〕以上説明したように、本発明のＡＤ変換回路は、アナロ
グ信号を２段階でデジタル信号に変換するような直並列
型のＡＤ変換回路において、スイッチングブロックをマ
トリックス状に配置し、上位の変換コードを出力するコ
ンパレータの数より、下位の変換コードを出力するコン
パレータの数を多くし、下位の変換コードに冗長ビット
が付加されるようにしているため、高速のサンプリング
等によってアナログ信号が変動したときでも、常に、正
確な変換コードを得ることができるという効果がある。又、下位コンパレータの初段入力のスイッチングブロッ
クの配列を変えることによって、ＡＤ変換回路の集積回
路パターンを容易に製作することができるという利点が
ある。

【図面の簡単な説明】

第１図は本発明のＡＤ変換回路の一実施例を示す回路図
、第２図、第３図は上位、及び下位の変換コードを示す
パターン図、第４図は量子化レベルの変換コードの関係
を示す図、第５図は本発明の他の実施例を示す回路図、
第６図は直並列型ＡＤ変換回路のブロック図、第７図は
サンプリングのタイミング波形図、第８図（ａ）、（ｂ
）はサンプリング波形図である。図中、１１−１７．２１〜２７．３１〜３７゜４１〜４
７はスイッチングブロック、５１〜５７は下位コンパレ
ータ、６１〜６３は上位コンパレータ、７０は第２のエ
ンコーダ、８０は第１のエンコーダを示す。

Claims

【特許請求の範囲】

（１）基準電位を直列接続されたｎ個の抵抗によって分
圧した各基準電圧と、被変換入力信号を比較し、かつ、
上位変換出力信号によって行毎に能動化されるマトリッ
クス状に配列されたスイッチングブロックと、前記スイ
ッチングブロックの行方向の一端に印加されている基準
電圧と、前記被変換入力信号を比較して上位ａビットの
変換コードを得る上位コンパレータと、前記スイッチン
グブロックの列方向の出力が共通して入力され、下位ｂ
ビットの変換コードと、前記上位コンパレータの変換範
囲外にある冗長ｃビットを得る下位コンパレータを備え
、前記冗長ｃビットが検出されたときの信号によって、前
記上位ａビットの変換コードが修正されるように構成さ
れていることを特徴とするＡＤ変換回路。
（２）マトリックス状に配列されているスイッチングブ
ロックの中で冗長ｃビットを検出するスイッチングブロ
ックの列が、下位ｂビットの変換コードを出力するスイ
ッチングブロック列の両側に位置するように構成し、基
準電圧印加回路を短縮化したことを特徴とする特許請求
の範囲第（１）項に記載のＡＤ変換回路。