JP2775775B2

JP2775775B2 - Ａｄ変換回路

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Publication number: JP2775775B2
Application number: JP63279504A
Authority: JP
Inventors: 禎浩小松; 洋治吉井; 大助村上
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-11-07
Filing date: 1988-11-07
Publication date: 1998-07-16
Anticipated expiration: 2013-07-16
Also published as: JPH02126725A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、アナログ信号をデジタル信号に変換する
AD変換器にかかわり、特にアナログ信号を上位及び下位
の２段階でデジタル信号に変換する直並列方式のAD変換
回路に関するものである。

〔発明の概要〕

本発明のAD変換回路は、アナログ信号をまず粗い量子
化によって数値化し、上位の変換コードを得ると共に、
次に、この上位の変換コードの量子化の誤差を数値化す
ることによって下位の変換コードを得るような直並列型
のAD変換器において、下位の数値化変換レベルの幅を拡
張することによって上位変換コードの補正が行われるよ
うにすると共に、AD変換回路のIC化に際して、回路構成
が容易になるようにしたものでである。

〔従来の技術〕

アナログ信号をデジタル信号に変換するAD変換器に
は、各種の変換方式が提案されているが、一般的には、
アナログ信号の振幅を変換ビット数と等しくなるように
量子化し、量子化された信号を複数個のコンパレータに
入力してデジタルコードに変換するフラッシュタイプ
（並列型）のAD変換回路が多用されている。

このような並列型のAD変換器は原理的には高速動作が
可能であるが、変換ビット数をｎとすると、少なくとも
2ⁿ−１個のコンパレータが必要になり、例えば８ビット
の変換コードを得るために255個の比較器が必要にな
る。そのため、高分解能のデジタルコードを得るため
に、数万個の能動素子をIC化によって形成することが要
請される。

そこで、アナログ信号をｎビットのデジタル信号に変
換する際に、まず、アナログ信号を粗い量子化によって
数値化し、MSBを含む上位のａビットの変換コードを得
ると共に、この上位の変換コードの誤差、すなわち、量
子化ノイズを少なくするために、さらに上位の量子化範
囲を細分化して数値化し、LSBを含む下位ｂ（ｎ−ａ）
ビットの変換コードを得るようにしたAD変換回路が提案
されている。

第７図はかかる新直並列型のAD変換回路（以下、単に
直並列型のAD変換回路という）の概要を示すブロック図
であって、アナログ信号を４ビットのデジタルコードに
変換する回路構成を示している。

この図で、R₁〜R₁₆は基準電位V_RT−V_RB（０〜−2V）
の端子に直列に接続されている基準抵抗、C_U1〜C_U3は一
方の入力端子に変換すべきアナログ信号V_inが供給さ
れ、他方の入力端子に前記基準抵抗R₁〜R₁₆で分圧され
た粗い量子化レベルの基準電圧（V₁,V₂,V₃）が入力され
ている上位コンパレータ、C_D1〜C_D3は同じくアナログ信
号V_inが一方の入力端子に供給され、他方の入力端子に
は前記基準抵抗R₁〜R₁₆で細かく分圧された基準電圧が
スイッチS₁〜S₁₂を介して供給されている下位コンパレ
ータである。

又、一点鎖線で囲ったE₁の部分は上位コンパレータC
_U1〜C_U3から出力される２値信号をエンコードして、例
えば、２ビットのバイナリコード（又は２の補数コー
ド）に変換する第１のエンコーダ、E₂は同じく下位コン
パレータC_D1〜C_D2から出力される２値信号を２ビットの
バイナリコードに変換する第２のエンコーダである。

第１のエンコーダE₁には相補出力アンプCA₁〜CA₃及び
アンドゲートA₁〜A₄及びROM回路が設けられており、ア
ンドゲートA₁から“1"レベルの信号が出力されたときは
前記スイッチS₁〜S₃をオンに制御し、アンドゲートA₂か
ら“1"レベルの信号が出力されるとスイッチS₄〜S₆がオ
ンとなり、以下、同様にアンドゲートA₃,及びA₄の出力
によってスイッチS₇〜S₉及びS₁₀〜S₁₂がオンとなるよう
にコントロールされる。

このような直並列型のAD変換回路は、例えば第８図に
示すように、アナログ信号V_inはサンプリングパルスP_S
の立上がり点でサンプリングされ、そのサンプリング電
圧V_Sが供給されると、第１のエンコーダE₁がクロック信
号CLKの立下がり時点T_H（τ_Ａ遅れた点）で動作して、
上位コンパレータC_U1〜C_U3の２値信号出力を上位２ビッ
トのコード信号D₁,D₂に変換して出力し、同じサンプリ
ング電圧V_Sの値をクロック信号CLKの立上がり時点T
_L（τ_Ｂ遅れた点）で動作する第２のエンコーダE₂によ
って下位のコード信号D₃,D₄に変換するように駆動され
る。

すなわち、まず、基準電圧V_RT〜V_RBを分圧した基準電
圧V₁,V₂,V₃とサンプリング電圧V_Sが、上位コンパレータ
C_U1〜C_U3によって比較され、例えばV₃＜V_S＜V₂であれ
ば、上位コンパレータC_U3の出力が高電位（Ｈ）とな
り、C_U1,C_U2は低電位（Ｌ）レベルになる。

すると、アンドゲートA₃の出力のみが“1"となり、他
のアンドゲートA₁,A₂,A₄は“0"値を示す。

その結果、第１のエンコーダE₁から上位２ビットの変
換コードとして〔01〕が出力される。

次に、この上位２ビットの変換コードをラッチした状
態でアンドゲートA₃からコントロール信号が出力され、
スイッチS₇〜S₉をオンにする。

すると、V₃＜V_S＜V₂のレベルにあるサンプリングされ
たアナログ信号が、さらに、抵抗R₉〜R₁₂によって分圧
された基準信号V_23-1,V_23-2,V_23-3と下位コンパレータC
_D1〜C_D3によって比較され、例えば、V_23-1＞V_S＞V_23-2
であるときは第２のエンコーダE₂から下位２ビットの変
換コード〔10が出力される。

その結果、第１及び第２のエンコーダE₁,E₂からアナ
ログ信号V_inの４ビット変換コード〔0110〕が出力され
ることになる。

〔発明が解決しようとする問題点〕

この直並列型AD変換回路は、変換コードを上位，及び
下位の２ビットに分けて出力するため、４ビットのAD変
換を行う際に必要とされるコンパレータの数を６個に低
減することができ、例えば８ビットのAD変換を行う際
は、並列型のAD変換器では255個のコンパレータが必要
であるが、この方式の場合は上位及び下位をそれぞれ４
ビットにすることにより（2⁴−１）×２＝30個ですむと
いう利点がある。

しかしながら、変換コードが２段階で行われるため、
特に、サンプリング周波数を高くしたときに次に説明す
るような問題点が発生する。

アナログ信号を早い周期でサンプリングしたときは、
一般的に、第９図（ａ），（ｂ）に示すようにサンプリ
ング回路の応答性によってサンプリング時点t₀からただ
ちに一定のサンプリング電圧V_Sが得られることはなく、
初期の段階ではオーバーシュートが発生したり、セトリ
ングタイムが長くなる場合が生じる。又、AD変換回路を
駆動するクロック信号の影響（キックバック）もサンプ
リング電圧V_Sの変動を引き起す。

すると、上位変換コードを出力する時点T_Hと、下位変
換コードを出力する時点T_Lのサンプリング電圧が異なる
ことになる。

この場合、前述した４ビットのAD変換回路で説明した
ように、アナログ信号V_Sが上位２ビットの量子化レベル
の中間にある場合はともかくも、この量子化レベルの近
傍、例えば、基準電圧V₁,V₂,V₃のレベルにきわめて近い
場合は問題がある。

例えば、アナログ信号の変換コードの真値が〔0111〕
の場合は、上位の変換時点T_Hで1LSBの誤差が生じると、
上位２ビットが〔10〕になり、この〔10〕の変換コード
によって下位のコンパレータが選択されることにより
〔1000〕に変化することになる。

したがって、前記したようにサンプリング回路のセトリ
ング特性が悪い場合は、上記コードの場合では比較的早
いタイミングで変換される上位２ビットの変換コードが
〔01〕から〔10〕に変化し易くなり、一般的に上位の量
子化レベル近傍の変換リニアリティが悪いという問題点
がある。

〔問題点を解決するための手段〕

本発明は、かかる問題点を解消することを目的として
なされたもので、マトリックス状に配列されているスイ
ッチングブロックと，このスイッチングブロックの行方
向に配置されている上位コンパレータによってアナログ
信号を、まず、上位の変換ビットによって数値化し、次
に、前記マトリックス状に配列されたスイッチングブロ
ックと，このスイッチングブロックの列方向に配置され
ている下位コンパレータによって下位の変換ビットに数
値化するような直並列型のAD変換回路を構成し、下位の
エンコーダから、下位変換コードと、必要最低限の範囲
外にある冗長コードが得られるようにし、下位の変換コ
ードとして出力されるデータが、上位の変換コードのデ
ータと異なるときは、上位の変換コードのデータを強制
的に修正するような構成とする。そして、本発明ではさ
らに、基準電圧の印加点を半周期ずらし、各スイッチン
グブロックに印加する基準電圧の供給ラインを等しくな
るようにパターン化し、スイッチングブロックを能動化
するラインも簡易化する。また、同一の基準電圧が印加
されるスイッチングブロックの列を統合してうマトリッ
クス回路の配線を容易にするものである。

〔作用〕

冗長ビットを付加した直並列型のAD変換回路の場合
は、一般に基準電圧の印加回路及びコントロール回路が
複雑になるが、基準抵抗ラインの折り返し点を半周期ず
らすと共に、同一基準電圧が印加されるスイッチングブ
ロックの列を１個の下位コンパレータに入力するように
統合することによってIC化における配線パターンを容易
にすることができる。

〔実施例〕

第１図は本発明の基礎となる冗長ビットを付加した直
並列型のAD変換回路の一実施例を示す回路図であって、
アナログ信号V_inを４ビットのデジタルコードに変換す
る回路構成を示している。

この図で、11〜17,21〜27,31〜37,及び41〜47はマト
リックス状に構成されているスイッチングブロックを示
しており、この実施例では、各スイッチングブロックは
４行−７列のマトリックス回路10とされている。

各スイッチングブロックには差動型のアンプ構成とさ
れているトランジスタQ₁,Q₂及びQ₃を備えており、一部
分を除くと一方のトランジスタQ₁側には基準電圧V_RT−V
_RBを基準抵抗R₁〜R₁₆で分圧した基準電圧が供給され、
他方のトランジスタQ₂側にはデジタルコードに変換すべ
きアナログ信号V_inがそれぞれ供給されている。そし
て、共通エミッタは後述するコントロール信号によって
スイッチングされるトランジスタQ₃を介して、それぞれ
電流源Ｉに共通して接続される。

又、トランジスタQ₁,Q₂のコレクタには抵抗ｒを介して
電源V_DDが供給され、その出力端子は７個の下位コンパ
レータ51〜57の比較器C_D1〜C_D7にそれぞれ入力され、下
位コンパレータ51〜57の初段アンプを兼用している。

各スイッチングブロック内のトランジスタQ₁,Q₂は、
それぞれベースエミッタ間電圧V_BEのバラツキがきわめ
て小さくなるように、IC基板上でそのエミッタ領域が他
のトランジスタ素子より広くなるように設定され、V_BE
のバラツキが少なくとも変換ビットのLSBの量子化レベ
ル幅よりも、さらに小さくなるように設定されている。

そのため、このマトリックス状に配置されたスイッチ
ングブロックの領域は、IC化に際してもっとも大きな領
域を占めることになる。

斜線をひいたスイッチングブロック11,12,16,17,21,2
2,26,27,31,32,36,37,41,42,46,47は2LSBの下位変換コ
ードに対して、さらに２ビットの冗長ビットを出力する
ものであり、特にこの中で、11,12,46,47はコントロー
ル信号によって能動化されたときに、常に、一定の２値
信号“H"又は“L"が出力されるように固定した入力信号
が与えられている。

又、特に、スイッチングブロックの第３行と第４行の
トランジスタQ₁,Q₂のコレクタは、スイッチングブロッ
クの第１行，第２行のトランジスタQ₁,Q₂ののコレクタ
出力と反対方向のラインに接続され、基準電位V_RT−V_RB
が印加される直列基準抵抗R₁〜R₁₆のラインが折り返し
で作れるように工夫されている。

61,62,63は３個の上位コンパレータを示し、それぞれ比
較器C_U1〜C_U3,相補型の出力アンプCA,及びアンドゲート
A_U1〜A_U4を備えている。

上位コンパレータ61〜63の各比較器C_Uの一方の入力に
はアナログ信号V_inが供給され、他方の入力には前述し
たように基準電位V_RT−V_RBを粗い量子化で分圧した基準
電圧V₁,V₂,V₃が供給される。そして、上位コンパレータ
61,62,63の各比較器C_Uの出力は、サンプリングされたア
ナログ信号のレベルに対応して“H"又は“L"レベルとな
り、各アンドゲートA_Uのいずれか１個のみが“1"レベル
を出力するように構成されている。

各アンドゲートA_Uの出力信号はワイヤードオア接続さ
れ（以下図中「○」で記す）第１のエンコーダ80を介し
てバイナリコードに変換され、後述する選択ゲート93に
おいて、上位の２ビットのコードD₁,D₂に修正が加えら
れる。

下位コンパレータ51〜57も上位コンパレータと同様に
構成されており、特に、下位コンパレータ53,54,55は上
位コンパレータによって選択された量子化レベル内をさ
らに細かく数値化して下位の２ビットのコードD₃,D₄を
第２のエンコーダ70を介して出力する。

しかし、このAD変換回路では、この下位コンパレータ
の左右に2LSBの冗長コードを生じるコンパレータ51,52
及び56,57が設けられる、上位コンパレータの変換範囲
外のアナログ信号V_inに対してもコード変換動作が行わ
れるようになされている。

以下、上記した実施例の動作をアナログ信号V_inのサ
ンプリング電圧がV_Sの場合について説明する。

例えば、サンプリングされたアナログ信号のサンプリ
ング電圧V_SがV_RB＜V_S＜V₃であれば、上位コンパレータ6
1,62,63の比較器C_Uの出力はすべて“L"となり、そのア
ンドゲートA_Uは上から〔0001〕の２値信号を出力する。
そして、この信号〔0001〕が第１のエンコーダ80に入力
されると、ワイヤードオア回路によって最初の２列のラ
イン〔Ｉ〕には〔00〕、次の２列のライン〔II〕も、
〔00〕、次の２列ライン〔III〕には〔01〕が出力され
る。

又、サンプリング電圧V_SがV₃＜V_S＜V₂のときは同様に
上位コンパレータのアンドゲートA_U1,A_U2,A_U3,A_U4から
〔0010〕となる信号が出力され、これが第１のエンコー
ダ80に入力されるとライン〔Ｉ〕から〔00〕、ライン
〔II〕からは〔01〕、ライン〔III〕からは〔10〕が出
力されるように構成されている。

以下、V₂＜V_S＜V₁,V₁＜V_S＜V_RBの場合を含めて第１の
エンコーダ80の入力と出力の関係を第２図に示す。

そして、各アンドゲートA_U（_1,2,3,4）の中で２値出
力信号がＨとなっているコントロールライン（x₁,x₂,
x₃,x₄）に接続されている各スイッチングブロックのト
ランジスタQ₃がオンに制御され、さらに量子化レベルの
細かな数値化が実行される。

例えば、アンドゲートA_U3のみが“H"レベルになると
スイッチングブロック31〜37のトランジスタQ₃がオンと
なり、基準抵抗R₇〜R₁₃で分圧された基準電圧とサンプ
リング電圧V_Sがスイッチングブロック31〜37で差動的に
増幅され、下位のコンパレータ51〜57によって比較され
ることになる。同様に、アンドゲートA_U2がＨレベルの
ときはスイッチングブロック21〜27が能動化される。

このように、下位の変換コードはスイッチングブロッ
クの行単位で、サンプリングされた電圧V_Sとその行の基
準抵抗で分圧された基準電圧が比較され、下位コンパレ
ータ51〜57のアンドゲートA_D1〜A_D8から第３図に示すよ
うに２値信号が出力され、この２値信号がエンコードさ
れることにより、下位コードライン〔IV〕からは下位２
ビットの変換コードD₃,D₄が出力される。又、同時に修
正ラインV,VI,VIIの出力レベルも第３図に示すように変
化する。

そして、以下，，で示すように、この修正ライ
ンV,VI,VIIのいずれかに１レベルの信号が出力されたと
きに、前記第１のエンコーダ80のラインI,II,IIIから上
位２ビットのコードD₁,D₂がオアゲートOR₁,OR₂を介して
選択的に出力されることになる。

修正ラインVI（０ライン）に１が生じる変換コー
ド、すなわち、下位２ビットの変換コードD₃,D₄が上位
の変換コードに対応して〔00〕〔01〕〔10〕〔11〕とな
るときは、禁止ゲート92を構成するアンドゲートA₁,A₂
の出力が０になるため、選択ゲート93内にあるアンドゲ
ートA₁,A₃,A₄,A₆の出力は０になり、第１のエンコーダ8
0から出力されるライン〔II〕の上位D₁,D₂のコードが選
択ゲート93のアンドゲートA₂,A₅及びオアゲートOR₁,OR₂
を介して、そのまま出力される。

こののケースは、上位２ビットの変換コードを出力
するアナログ信号のレベルが下位２ビットの変換コード
を出力するときのアナログ信号と変化していない場合を
示しており修正が行われない。

修正ラインＶ（−１ライン）に１が生じる変換コー
ドのときは、禁止ゲート92を構成するアンドゲートA₁の
出力が１となり、選択ゲート93のアンドゲートA₁,A₄が
開く。その結果、このアンドゲートA₁,A₄に入力されて
いるラインＩの上位２ビットのコードD₁,D₂がオアゲー
トOR₁,OR₂を介して出力される。

こののケースは、上位２ビットD₁,D₂を数値化した
ときのアナログ信号のレベルが、下位２ビットD₃,D₄を
数値化したときのアナログ信号より高い場合に修正を行
うものであり、例えば、第４図で示すようにアナログ信
号のサンプリング値V_Sの真値がV_Aであるときに、上位２
ビットの変換コードが誤って〔11〕を出力し、下位コン
パレータが正しい下位２ビットの変換コード〔11〕を出
力した時に、上位２ビットの変換コード〔11〕から１を
引いて〔10〕に修正して、正しいコード出力〔1011〕を
得るものである。すなわち、この場合のコントロールラ
インが間違ってスイッチングブロックのラインを選択し
たことになるが、冗長ビットを検出する右側の下位コン
パレータ57が〔11〕を出力するために、上位２ビットの
変換コードが修正されることになる。

修正ラインVII（＋１ライン）に１が生じる変換コ
ードのときは、禁止ゲート92を構成するアンドゲートA₂
の出力が１となり、選択ゲート93のアンドゲートA₃,A₆
が開かれる。その結果、このアンドゲートA₃,A₆に入力
されているラインIIIの上位２ビットのコードD₁,D₂がオ
アゲートOR₁,OR₂を介して出力され、上位２ビットのコ
ードに＋１を加えることになる。

すなわち、こののケースは、上位２ビットD₁,D₂を
数値化したときのアナログ信号のサンプルレベルがその
ときの量子化レベル範囲より低かった場合に修正を加え
るものであって、例えば、アナログ信号の真値が第４図
のV_B点にあるときに、上位２ビットが〔00〕となったと
き、下位２ビットの数値化が〔00〕を出力すると、上位
２ビット〔00〕に＋１を加えて〔01〕とし、正しいアナ
ログ信号のサンプル電圧V_Bに対応する〔0100〕を出力す
るようにしたものである。

このAD変換回路は上記したように下位コンパレータに
冗長ビットを検出するコンパレータを加え、上位の変換
コードの範囲外の下位変換コードが出力されたときは
（第４図の斜線で示す領域）、修正ラインV,又はVIIに
Ｈレベルの信号が出力され、上位変換コードの修正を行
うので、高速のサンプリングによってサンプリング回路
のセトリング特性が悪いときでも、下位の時点で検出し
た正確な変換コードを得ることができる。

なお、スイッチングブロックの第２行，及び第４行で
は回路構成の制約から基準電圧の印加方向が第１行，及
び第３行と逆になっている。そのため、この第２行，及
び第４行がコントロール信号によって選択されたとき
は、インバータ100から“1"レベルの信号が反転ゲート9
1,及びex−OR（1,2）に供給され、修正ラインV,及びVII
の信号を反転すると共に、下位２ビットの変換コード
D₃,D₄のコードを反転するようにしている点に注意が必
要である。

第５図は本出願人が先に提案した第１図のAD変換回路
の変形例を示したもので、第１図と同一符号は同一部分
を示している。

ところで、この第５図のAD変換回路では、各スイッチ
ングブロックに基準電圧を供給する基準抵抗ラインの折
り返した点が第１図のものと比較して半周期分ずれて構
成されており、基準電位の最高値と最低値がマトリック
ス構成の中間に位置するようにしている。そして、この
基準抵抗ラインのずれによって各スイッチングブロック
13〜47の位置もずれ、マトリックス回路10が一行だけ増
加している。

各スイッチングブロック内のトランジスタの結線は等
しくなるように構成され、基準電圧が右側に行く程低く
なる第１行，第３行，第５行のスイッチングブロック群
と、基準電圧が左側に行く程低くなる第２行及び第４行
のスイッチングブロック群の出力が、それぞれ別の列と
なるように配置されるように構成されている。

そのため、マトリックスは５行−14行で構成され、14
個の下位コンパレータC_D1〜C_D14と,16個のアンドゲート
A_D1〜A_D16が設けられることになる。

下位コンパレータのC_D（_{1,2,4,6,8,10,12}）は第２
行，第４行のスイッチングブロックに接続され、下位コ
ンパレータのC_D（_{3,5,7,9,11,13,14}）は第１行，第３
行，第５行のスイッチングブロックの出力に接続され
る。

そして、上段に位置するアンドゲートA_D（
_{4,5,6,9,10,14,15,16}）によって第１行，第３行，第５
行の下位コンパレータの出力が２値化され、下段に位置
するアンドゲートA_D（_{1,2,3,7,8,11,12,13}）によって第
２行，第４行の下位コンパレータの出力が２値化され、
第２のエンコーダ90に供給される。

このような構成とすると、各スイッチングブロック内
の回路構成は同一となり（トランジスタQ₁,Q₂の出力は
同一極性）、各スイッチングブロックに供給される基準
電圧端子と、基準抵抗R₁〜R₁₆の直列接続からなる基準
抵抗ライン（アルミ線）はすべて等しい配線距離にする
ことができる。

上位コンパレータ61,62,63の出力はオアゲートOR₁〜O
R₅を介して５本のコントロールラインx₁〜x₅に供給され
る。

そして、アンドゲートA_U1又はA_U3の出力が１のとき
に、インバータ100を介して上段のアンドゲートA_D（
_{4,5,6,9,10,14,15,16}）が開き、スイッチングブロック1
1,12,13,14,15,16,17又はスイッチングブロック31,32,3
3,34,35,36,37の出力が選択されて下位の変換コード，
及び冗長ビットを第２のエンコーダ90に入力し、下位変
換コードを下位コードラインIVに、上位変換コードの修
正信号を修正ラインV,VI,VIIに出力する。

同様に、上位エンコーダのアンドゲートA_U2,A_U4の出
力が１のときは、下段のアンドゲートA_D（
_{1,2,3,7,8,11,12,13}）が開き、スイッチングブロック2
1,22,23,24,25,26,27又はスイッチングブロック41,42,4
3,44,45,46,47の出力が下位コンパレータC_Dを介して２
値化され、この量子化範囲内にある下位コード，及びそ
の冗長ビットを第２のエンコーダ90に供給する。

第２のエンコーダ90の修正信号出力は、前述した第１
図の回路図と同様に選択ゲート93に入力され、この選択
ゲート93において、上位２ビットの変換コードを修正し
て出力することになる。

第６図は、この第５図のAD変換回路を基礎として、さ
らに、スイッチングブロックのマトリックス回路を簡易
化した本発明の実施例を示すものである。

この実施例は、第５図のAD変換回路において、スイッ
チングブロック15,21、スイッチングブロック16,22、ス
イッチングブロック17,23、スイッチングブロック25,3
1、スイッチングブロック26,32、スイッチングブロック
27,33、スイッチングブロック35,41、スイッチングブロ
ック36,42、スイッチングブロック37,43がそれぞれ同一
の基準電圧の抵抗ラインに接続されている点にかんがみ
てなされたもので、これらのスイッチングブロックを統
合化することにより、マトリックス構成の簡易化をはか
ったものである。

すなわち、まず、第４列のスイッチングブロックを第
２列に統合し、以下同様に、第５列を第３列に、第８列
を第６列に、第９列を第７列に、第12列を第10列に、第
13列を第11列に統合する。

そして、統合された第４列，第５列，第８列，第９
列，第12列，第13列の下位コンパレータC_D4,C_D5,C_D8,C
_D9,C_D12,CD₁₃を省略し、この省略された下位コンパレー
タC_D（_{4,5,8,9,12,13}）に接続されているアンドゲート
の入力ラインを、統合した下位コンパレータC_D（
_{2,3,6,7,10,11}）の出力に結線したものである。

したがって、この実施例によると、第２行〜第４行で
は冗長ビットを出力するスイッチングブロックが下位２
ビットの変換コードを出力するスイッチングブロックの
一部を兼用していることになり、９個のスイッチングブ
ロックと、６個の下位コンパレータ，及び定電流回路が
省略され、マトリックス構成とされているスイッチング
ブロックの列は８列に簡易化されたことになる。

そのため、マトリックス回路の大幅な配線本数の低減
と、能動素子数の低下により、省電力化とすることがで
きると同時に、アナログ信号ラインに接続される差動対
のトランジスタの削減によって入力容量が少なくなり、
高速化をはかれるというメリットがある。

なお、AD変換動作は第５図のものと何ら変化するとこ
ろがなく、その詳細な説明を省略する。

以上の実施例は、４ビットのAD変換回路に対して、上
位２ビット，下位２ビット＋冗長2LSBを得るように構成
したが、一般にｎビットであれば、上位ａビット，下位
ｂビットに分け、ａ＋ｂ＝ｎにすると共に、冗長ビット
ｃ≦ｎ−ｂを付加するようにすると、本発明のAD変換回
路を同様な手法によって、スイッチングブロック及び下
位コンパレータを省略した修正型のAD変換回路を構成で
きることはいうまでもない。また、ａ＋ｂ＝ｎ、ａ＜ｂ
となるように設定してもよい。

〔発明の効果〕

以上説明したように、本発明のAD変換回路は、アナロ
グ信号を２段階でデジタル信号に変換するような直並列
型のAD変換回路にいおいて、スイッチングブロックをマ
トリックス状に配置し、この各スイッチングブロックに
印加される基準電圧を基準抵抗ラインの折り返し点を1/
2周期ずらして各基準抵抗の接続点から供給するように
構成し、かつ、同一基準電圧に接続されているスイッチ
ングブロックを省略してマトリックス回路を簡易化して
いるので、基準電圧印加回路長を各スイッチングブロッ
クに対して等しくすることができると同時に、各スイッ
チングブロックを制御するコントロールラインのパター
ンを簡易化し、精度を向上させることができるという効
果がある。

【図面の簡単な説明】

第１図は本発明の基礎となるAD変換回路の一実施例を示
す回路図、第２図，第３図は上位，及び下位の変換コー
ドを示すパターン図、第４図は量子化レベルと変換コー
ドの関係を示す図、第５図は本発明の実施例を説明する
ための基本回路図、第６図は本発明の直並列型AD変換回
路の一実施例を示す回路図、第７図は従来の直並列型AD
変換回路のブロック図、第８図はサンプリングのタイミ
ング波形図、第９図（ａ），（ｂ）はサンプリング波形
図である。図中、11〜17,21〜27,31〜37,41〜47はスイッチングブ
ロック、51〜57は下位コンパレータ、61〜63は上位コン
パレータ、80は第１のエンコーダ、90は第２のエンコー
ダを示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭58−15324（ＪＰ，Ａ) 特開昭60−197018（ＪＰ，Ａ) 特開昭60−68709（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 1/00 - 1/82

Claims

(57)【特許請求の範囲】

【請求項１】基準電圧を1/2周期行方向にずらして折り
返した抵抗体によって分圧するレジスタストリング状に
レイアウトした基準抵抗ラインと、前記基準抵抗ラインによって分圧された電圧と、被変換
入力信号が供給され、前記抵抗ラインに沿って1/2周期
ずらし、マトリックス状に配置され前記分圧された電圧
と前記被変換入力信号とを比較しその結果を出力するス
イッチングブロックと、前記スイッチングブロックの各行の中間部分に印加され
ている基準電圧と、前記被変換入力信号を比較して上位
ビットの変換コードを得る上位コンパレータと、前記上位コンパレータによって変換された前記被変換入
力信号の変換コードに関連した制御信号によって、前記
マトリックス状に配置されたスイッチングブロックの隣
接する奇数行と偶数行を同時に能動化するコントロール
ラインと、前記スイッチングブロックの奇数行に位置するスイッチ
ングブロックと、偶数行に位置するスイッチングブロッ
クの出力がそれぞれ列方向に共通入力され、下位ビット
の変換コードと、該下位ビットの変換コードに隣接した
冗長変換コードを得る下位コンパレータとを備え、前記冗長変換コードの出力によって、前記上位ビットの
変換コードの修正を行うようにしたことを特徴とするAD
変換回路。