JP3221133B2 - アナログ／ディジタル変換回路 - Google Patents
アナログ／ディジタル変換回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号をディジ
タル信号に変換するアナログ／ディジタル（以下、Ａ／
Ｄと略記する）変換回路に係り、特にアナログ信号を上
位および下位の２段階でディジタル信号に変換する直並
列方式のＡ／Ｄ変換回路に関するものである。
タル信号に変換するアナログ／ディジタル（以下、Ａ／
Ｄと略記する）変換回路に係り、特にアナログ信号を上
位および下位の２段階でディジタル信号に変換する直並
列方式のＡ／Ｄ変換回路に関するものである。
【０００２】
【従来の技術】図５は、従来のＡ／Ｄ変換回路の構成例
を示す回路図であって、アナログ信号ＶINを４ビットの
ディジタルコードに変換する回路構成を示している。図
５において、１０はマトリクス回路、２１〜２３は上位
コンパレータ、３０は上位エンコーダ、４１〜４７は下
位コンパレータ、５０は下位エンコーダ、６０は反転ゲ
ート、７０は禁止ゲート、８０は選択ゲート、９０はイ
ンバータをそれぞれ示している。
を示す回路図であって、アナログ信号ＶINを４ビットの
ディジタルコードに変換する回路構成を示している。図
５において、１０はマトリクス回路、２１〜２３は上位
コンパレータ、３０は上位エンコーダ、４１〜４７は下
位コンパレータ、５０は下位エンコーダ、６０は反転ゲ
ート、７０は禁止ゲート、８０は選択ゲート、９０はイ
ンバータをそれぞれ示している。
【０００３】マトリクス回路１０は、２８個のスイッチ
ングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ 27，Ｓ31〜Ｓ37およ
びＳ41〜Ｓ47が４行７列のマトリクス状に配置されて構
成されている。各スイッチングブロックＳ11〜Ｓ17，Ｓ
21〜Ｓ27，Ｓ31〜Ｓ37およびＳ41〜Ｓ 47は、ｎｐｎ形ト
ランジスタＱ1 ，Ｑ2 およびＱ3 からなる差動型のアン
プにより構成されている。一部を除くと、いわゆる差動
対を構成する一方のトランジスタＱ1 のベースには基準
電圧ＶRT−ＶRBを基準抵抗素子Ｒ1 〜Ｒ16で分圧した基
準電圧が供給され、他方のトランジスタＱ2 のベースに
は、ディジタルコードに変換すべきアナログ信号ＶINが
それぞれ供給される。また、トランジスタＱ1 およびＱ
2 のエミッタ同士は接続され、その接続中点は後述する
コントロール信号によってスイッチングされるトランジ
スタＱ3 を介してそれぞれ電流源Ｉに接続されている。
また、トランジスタＱ1 およびＱ2 のコレクタには抵抗
ｒを介して電源電圧Ｖ DDが供給され、その出力端子は７
個の下位コンパレータ４１〜４７の比較器ＣD1〜ＣD7に
それぞれ入力され、下位コンパレータ４１〜４７の初段
アンプを兼用している。
ングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ 27，Ｓ31〜Ｓ37およ
びＳ41〜Ｓ47が４行７列のマトリクス状に配置されて構
成されている。各スイッチングブロックＳ11〜Ｓ17，Ｓ
21〜Ｓ27，Ｓ31〜Ｓ37およびＳ41〜Ｓ 47は、ｎｐｎ形ト
ランジスタＱ1 ，Ｑ2 およびＱ3 からなる差動型のアン
プにより構成されている。一部を除くと、いわゆる差動
対を構成する一方のトランジスタＱ1 のベースには基準
電圧ＶRT−ＶRBを基準抵抗素子Ｒ1 〜Ｒ16で分圧した基
準電圧が供給され、他方のトランジスタＱ2 のベースに
は、ディジタルコードに変換すべきアナログ信号ＶINが
それぞれ供給される。また、トランジスタＱ1 およびＱ
2 のエミッタ同士は接続され、その接続中点は後述する
コントロール信号によってスイッチングされるトランジ
スタＱ3 を介してそれぞれ電流源Ｉに接続されている。
また、トランジスタＱ1 およびＱ2 のコレクタには抵抗
ｒを介して電源電圧Ｖ DDが供給され、その出力端子は７
個の下位コンパレータ４１〜４７の比較器ＣD1〜ＣD7に
それぞれ入力され、下位コンパレータ４１〜４７の初段
アンプを兼用している。
【０００４】図中、斜線を引いたスイッチングブロック
Ｓ11，Ｓ12，Ｓ16，Ｓ17，Ｓ21，Ｓ 22，Ｓ26，Ｓ27，Ｓ
31，Ｓ32，Ｓ36，Ｓ37，Ｓ41，Ｓ42，Ｓ46，Ｓ47は、２
ビットの下位変換コードに対してさらに２ＬＳＢの冗長
ビットを出力するものであり、特にこの中で、Ｓ11，Ｓ
12，Ｓ41，Ｓ42はコントロール信号によって能動化され
たときに、常に、一定の２値信号「Ｈ」または「Ｌ」が
出力されるように固定した入力信号が与えられている。
また、特に、スイッチングブロックの第２行と第４行の
トランジスタＱ1,Ｑ2のコレクタは、スイッチングブロ
ックの第１行、第３行のトランジスタＱ1,Ｑ2のコレク
タ出力と反対方向のラインに接続され、基準電位ＶRT−
ＶRBが印加される直列基準抵抗素子Ｒ1 〜Ｒ16のライン
が折り返しで作れるように工夫されている。
Ｓ11，Ｓ12，Ｓ16，Ｓ17，Ｓ21，Ｓ 22，Ｓ26，Ｓ27，Ｓ
31，Ｓ32，Ｓ36，Ｓ37，Ｓ41，Ｓ42，Ｓ46，Ｓ47は、２
ビットの下位変換コードに対してさらに２ＬＳＢの冗長
ビットを出力するものであり、特にこの中で、Ｓ11，Ｓ
12，Ｓ41，Ｓ42はコントロール信号によって能動化され
たときに、常に、一定の２値信号「Ｈ」または「Ｌ」が
出力されるように固定した入力信号が与えられている。
また、特に、スイッチングブロックの第２行と第４行の
トランジスタＱ1,Ｑ2のコレクタは、スイッチングブロ
ックの第１行、第３行のトランジスタＱ1,Ｑ2のコレク
タ出力と反対方向のラインに接続され、基準電位ＶRT−
ＶRBが印加される直列基準抵抗素子Ｒ1 〜Ｒ16のライン
が折り返しで作れるように工夫されている。
【０００５】３個の上位コンパレータ２１，２２，２３
は、それぞれ比較器ＣU1〜ＣU3，相補型の出力アンプＣ
ＡおよびアンドゲートＡU1〜ＡU4を備えている。上位コ
ンパレータ２１〜２３の各比較器ＣU の一方の入力には
アナログ信号Ｖ INが供給され、他方の入力には基準電位
ＶRT〜ＶRBを粗い量子化で分圧した基準電圧Ｖ1 ，
Ｖ2 ，Ｖ3 が供給される。上位コンパレータ２１〜２３
の各比較器ＣU の出力は、サンプリングされたアナログ
信号のレベルに対応して「Ｈ」または「Ｌ」のレベルと
なり、各アンドゲートＡU のいずれか１個のみが「１」
レベルを出力するように構成されている。
は、それぞれ比較器ＣU1〜ＣU3，相補型の出力アンプＣ
ＡおよびアンドゲートＡU1〜ＡU4を備えている。上位コ
ンパレータ２１〜２３の各比較器ＣU の一方の入力には
アナログ信号Ｖ INが供給され、他方の入力には基準電位
ＶRT〜ＶRBを粗い量子化で分圧した基準電圧Ｖ1 ，
Ｖ2 ，Ｖ3 が供給される。上位コンパレータ２１〜２３
の各比較器ＣU の出力は、サンプリングされたアナログ
信号のレベルに対応して「Ｈ」または「Ｌ」のレベルと
なり、各アンドゲートＡU のいずれか１個のみが「１」
レベルを出力するように構成されている。
【０００６】各アンドゲートＡU の出力信号はワイヤー
ド接続され、上位エンコーダ３０を介してバイナリコー
ドに変換され、後述する選択ゲート８０において、上位
の２ビットのコードＤ1 ，Ｄ2 に修正が加えられる。
ド接続され、上位エンコーダ３０を介してバイナリコー
ドに変換され、後述する選択ゲート８０において、上位
の２ビットのコードＤ1 ，Ｄ2 に修正が加えられる。
【０００７】下位コンパレータ４１〜４７も上位コンパ
レータ２１〜２３と同様に構成されており、特に、下位
コンパレータ４３，４４，４５は上位コンパレータによ
って選択された量子レベル内をさらに細かく数値化して
下位の２ビットのコードＤ3,Ｄ4 を下位エンコーダ５０
を介して出力する。
レータ２１〜２３と同様に構成されており、特に、下位
コンパレータ４３，４４，４５は上位コンパレータによ
って選択された量子レベル内をさらに細かく数値化して
下位の２ビットのコードＤ3,Ｄ4 を下位エンコーダ５０
を介して出力する。
【０００８】さらに、このＡ／Ｄ変換回路では、この下
位コンパレータの左右に２ＬＳＢの冗長コードを生じる
コンパレータ４１，４２および４６，４７が設けられ、
上位コンパレータ２１〜２３で特定した下位コンパレー
タの変換範囲外のアナログ信号ＶINに対してもコード変
換動作が行われるように構成されている。
位コンパレータの左右に２ＬＳＢの冗長コードを生じる
コンパレータ４１，４２および４６，４７が設けられ、
上位コンパレータ２１〜２３で特定した下位コンパレー
タの変換範囲外のアナログ信号ＶINに対してもコード変
換動作が行われるように構成されている。
【０００９】このような構成において、たとえば、サン
プリングされたアナログ信号のサンプリング電圧Ｖs が
ＶRB＜ＶS ＜Ｖ3 であれば、上位コンパレータ２１，２
２，２３の比較器ＣU1〜ＣU3の出力がすべて「Ｌ」とな
り、アンドゲートＡU1〜ＡU3からは「０」、ＡU4からは
「１」の２値信号がそれぞれ出力される。その結果、
〔０００１〕なる２値信号が上位エンコーダ３０に入力
され、いわゆるワイヤードオア回路によって、最初の２
列のライン〔ＬＮ31〕には
プリングされたアナログ信号のサンプリング電圧Ｖs が
ＶRB＜ＶS ＜Ｖ3 であれば、上位コンパレータ２１，２
２，２３の比較器ＣU1〜ＣU3の出力がすべて「Ｌ」とな
り、アンドゲートＡU1〜ＡU3からは「０」、ＡU4からは
「１」の２値信号がそれぞれ出力される。その結果、
〔０００１〕なる２値信号が上位エンコーダ３０に入力
され、いわゆるワイヤードオア回路によって、最初の２
列のライン〔ＬＮ31〕には
〔００〕、次の２列のライン
〔ＬＮ32〕も
〔ＬＮ32〕も
〔００〕、次の２列のライン〔ＬＮ33〕に
は〔０１〕が出力される。
は〔０１〕が出力される。
【００１０】また、サンプリング電圧ＶS がＶ3 ＜ＶS
＜Ｖ2 のときは、同様に上位側アンドゲートＡU1，
ＡU2，ＡU4からは「０」、ＡU3からは「１」の２値信号
がそれぞれ出力される。その結果、〔００１０〕なる２
値信号が上位エンコーダ３０に入力され、ライン〔ＬＮ
31〕からは
＜Ｖ2 のときは、同様に上位側アンドゲートＡU1，
ＡU2，ＡU4からは「０」、ＡU3からは「１」の２値信号
がそれぞれ出力される。その結果、〔００１０〕なる２
値信号が上位エンコーダ３０に入力され、ライン〔ＬＮ
31〕からは
〔００〕、ライン〔ＬＮ32〕からは〔０
１〕、ライン〔ＬＮ 33〕からは〔１０〕が出力される。
以下、Ｖ2 ＜ＶS ＜Ｖ1 、Ｖ1 ＜ＶS ＜ＶRTの場合を含
めて上位エンコーダ３０の入力と出力との関係を図６に
示してある。
１〕、ライン〔ＬＮ 33〕からは〔１０〕が出力される。
以下、Ｖ2 ＜ＶS ＜Ｖ1 、Ｖ1 ＜ＶS ＜ＶRTの場合を含
めて上位エンコーダ３０の入力と出力との関係を図６に
示してある。
【００１１】これと並行して、各アンドゲートＡ
U(1,2,3,4)の中で２値出力信号が「１」となっているコ
ントロールライン（ｘ1,ｘ2,ｘ3,ｘ4 ）に接続されてい
る各スイッチングブロックのトランジスタＱ3 がオンに
制御され、さらに量子化レベルの細かな数値化が実行さ
れる。
U(1,2,3,4)の中で２値出力信号が「１」となっているコ
ントロールライン（ｘ1,ｘ2,ｘ3,ｘ4 ）に接続されてい
る各スイッチングブロックのトランジスタＱ3 がオンに
制御され、さらに量子化レベルの細かな数値化が実行さ
れる。
【００１２】たとえば、アンドゲートＡU3の出力のみが
「１」レベルになると、スイッチングブロックＳ31〜Ｓ
37のトランジスタＱ3 がオンとなり、基準抵抗素子Ｒ7
〜Ｒ 13で分圧された基準電圧とサンプリング電圧ＶS が
スイッチングブロックＳ31〜Ｓ37で差動的に増幅され、
下位コンパレータ４１〜４７によって比較される。同様
に、アンドゲートＡU2の出力が「１」レベルのときはス
イッチングブロックＳ21〜Ｓ27が能動化され, 差動的な
増幅作用が行われて、下位コンパレータ４１〜４７によ
る比較が行われる。
「１」レベルになると、スイッチングブロックＳ31〜Ｓ
37のトランジスタＱ3 がオンとなり、基準抵抗素子Ｒ7
〜Ｒ 13で分圧された基準電圧とサンプリング電圧ＶS が
スイッチングブロックＳ31〜Ｓ37で差動的に増幅され、
下位コンパレータ４１〜４７によって比較される。同様
に、アンドゲートＡU2の出力が「１」レベルのときはス
イッチングブロックＳ21〜Ｓ27が能動化され, 差動的な
増幅作用が行われて、下位コンパレータ４１〜４７によ
る比較が行われる。
【００１３】このように、下位の変換コードはスイッチ
ングブロックの行単位で、サンプリングされた電圧ＶS
とその行の基準抵抗素子で分圧された基準電圧とが比較
され、下位コンパレータ４１〜４７のアンドゲートＡD1
〜ＡD7およびＡD8から図７に示すように２値信号が出力
され、これら２値信号が下位エンコーダ５０でエンコー
ドされることにより、下位コードライン〔ＬＮ51〕から
下位２ビットの変換コードＤ3 ，Ｄ4 が出力される。ま
た、同様に選択ラインＬＮ52，ＬＮ53，ＬＮ54の出力レ
ベルも図７に示すように変化する。
ングブロックの行単位で、サンプリングされた電圧ＶS
とその行の基準抵抗素子で分圧された基準電圧とが比較
され、下位コンパレータ４１〜４７のアンドゲートＡD1
〜ＡD7およびＡD8から図７に示すように２値信号が出力
され、これら２値信号が下位エンコーダ５０でエンコー
ドされることにより、下位コードライン〔ＬＮ51〕から
下位２ビットの変換コードＤ3 ，Ｄ4 が出力される。ま
た、同様に選択ラインＬＮ52，ＬＮ53，ＬＮ54の出力レ
ベルも図７に示すように変化する。
【００１４】そして、以下，，で示すように、こ
の選択ラインＬＮ52，ＬＮ53，ＬＮ 54のいずれかに
「１」レベルの信号が出力されたときに、上位エンコー
ダ３０におけるラインＬＮ31，ＬＮ32，ＬＮ33からの上
位２ビットの変換コードＤ1 ，Ｄ 2 がオアゲートＯ
Ｒ1 ，ＯＲ2 を介して選択的に出力される。
の選択ラインＬＮ52，ＬＮ53，ＬＮ 54のいずれかに
「１」レベルの信号が出力されたときに、上位エンコー
ダ３０におけるラインＬＮ31，ＬＮ32，ＬＮ33からの上
位２ビットの変換コードＤ1 ，Ｄ 2 がオアゲートＯ
Ｒ1 ，ＯＲ2 を介して選択的に出力される。
【００１５】；選択ラインＬＮ53（０ライン）に
「１」が生じる変換コード、すなわち、下位２ビットの
変換コードＤ3 ，Ｄ4 が上位の変換コードに対応して
「１」が生じる変換コード、すなわち、下位２ビットの
変換コードＤ3 ，Ｄ4 が上位の変換コードに対応して
〔００〕〔１０〕〔１１〕となるときは、禁止ゲート７
０を構成するアンドゲートＡ1 ，Ａ 2 の出力が「０」に
なるため、選択ゲート８０内にあるアンドゲートＡ1 ，
Ａ3，Ａ4 およびＡ6 の出力は「０」になる。その結
果、上位エンコーダ３０から出力されるライン〔Ｌ
Ｎ32〕の上位Ｄ1 ，Ｄ2 のコードが選択ゲート８０のア
ンドゲートＡ2 ，Ａ5 およびオアゲートＯＲ 1 ，ＯＲ2
を介して、そのまま出力される。こののケースは、上
位２ビットの変換を行うときのアナログ信号のレベルが
下位２ビットの変換を行うときのアナログ信号と変化し
ていない場合を示しており修正が行われない。
０を構成するアンドゲートＡ1 ，Ａ 2 の出力が「０」に
なるため、選択ゲート８０内にあるアンドゲートＡ1 ，
Ａ3，Ａ4 およびＡ6 の出力は「０」になる。その結
果、上位エンコーダ３０から出力されるライン〔Ｌ
Ｎ32〕の上位Ｄ1 ，Ｄ2 のコードが選択ゲート８０のア
ンドゲートＡ2 ，Ａ5 およびオアゲートＯＲ 1 ，ＯＲ2
を介して、そのまま出力される。こののケースは、上
位２ビットの変換を行うときのアナログ信号のレベルが
下位２ビットの変換を行うときのアナログ信号と変化し
ていない場合を示しており修正が行われない。
【００１６】；選択ラインＬＮ52が「１」でアンドゲ
ートＡU1またはＡU3が「１」の場合、および選択ライン
ＬＮ54が「１」でアンドゲートＡU4またはＡU2が「１」
の場合には、禁止ゲート７０を構成するアンドゲートＡ
1 およびＡ4 が開く。その結果、アンドゲートＡ1 ，Ａ
4 に入力されているラインＬＮ31の上位２ビットのコー
ドＤ1 ，Ｄ2 がオアゲートＯＲ1,ＯＲ2 を介して出力さ
れる。こののケースは、上位２ビットＤ1 ，Ｄ2 を数
値化したときのアナログ信号のレベルが、下位２ビット
Ｄ3 ，Ｄ4 を数値化したときのアナログ信号より高い場
合に修正を行うものである。たとえば、図８に示すよう
に、アナログ信号のサンプリング値ＶS の真値がＶ A で
あるときに、上位２ビットの変換コードが誤って〔１
０〕で出力され、下位コンパレータから正しい下位２ビ
ットの変換コード〔１１〕で出力された時に、上位２ビ
ットの変換コード〔１０〕から「１」を引いて〔０１〕
に修正して正しいコード出力〔０１１１〕を得るもので
ある。すなわち、この場合はコントロールラインが間違
ってスイッチングブロックのラインを選択したことにな
るが、冗長ビットを検出する右側の下位コンパレータ４
６が
ートＡU1またはＡU3が「１」の場合、および選択ライン
ＬＮ54が「１」でアンドゲートＡU4またはＡU2が「１」
の場合には、禁止ゲート７０を構成するアンドゲートＡ
1 およびＡ4 が開く。その結果、アンドゲートＡ1 ，Ａ
4 に入力されているラインＬＮ31の上位２ビットのコー
ドＤ1 ，Ｄ2 がオアゲートＯＲ1,ＯＲ2 を介して出力さ
れる。こののケースは、上位２ビットＤ1 ，Ｄ2 を数
値化したときのアナログ信号のレベルが、下位２ビット
Ｄ3 ，Ｄ4 を数値化したときのアナログ信号より高い場
合に修正を行うものである。たとえば、図８に示すよう
に、アナログ信号のサンプリング値ＶS の真値がＶ A で
あるときに、上位２ビットの変換コードが誤って〔１
０〕で出力され、下位コンパレータから正しい下位２ビ
ットの変換コード〔１１〕で出力された時に、上位２ビ
ットの変換コード〔１０〕から「１」を引いて〔０１〕
に修正して正しいコード出力〔０１１１〕を得るもので
ある。すなわち、この場合はコントロールラインが間違
ってスイッチングブロックのラインを選択したことにな
るが、冗長ビットを検出する右側の下位コンパレータ４
６が
〔００〕を出力するために、上位２ビットの変換コ
ードが修正されることになる。
ードが修正されることになる。
【００１７】；選択ラインＬＮ54が「１」でアンドゲ
ートＡU1またはＡU3が「１」の場合、および選択ライン
ＬＮ52が「１」でアンドゲートＡU4またはＡU2が「１」
の場合には、禁止ゲート７０を構成するアンドゲートＡ
2 の出力が「１」となり、選択ゲート８０のアンドゲー
トＡ3 およびＡ6 が開かれる。その結果、このアンドゲ
ートＡ3 ，Ａ6 に入力されているラインＬＮ33の上位２
ビットのコードＤ 1 ，Ｄ2 がオアゲートＯＲ1 ，ＯＲ2
を介して出力され、上位２ビットのコードに「＋１」が
加えられる。すなわち、こののケースは、上位２ビッ
トＤ1 ，Ｄ2 を数値化したときのアナログ信号のサンプ
ルレベルがそのときの量子レベル範囲より低かった場合
に修正を加えるものである。たとえば、アナログ信号Ｖ
INの真値が図８のＶB 点にあるときに、上位２ビットが
ートＡU1またはＡU3が「１」の場合、および選択ライン
ＬＮ52が「１」でアンドゲートＡU4またはＡU2が「１」
の場合には、禁止ゲート７０を構成するアンドゲートＡ
2 の出力が「１」となり、選択ゲート８０のアンドゲー
トＡ3 およびＡ6 が開かれる。その結果、このアンドゲ
ートＡ3 ，Ａ6 に入力されているラインＬＮ33の上位２
ビットのコードＤ 1 ，Ｄ2 がオアゲートＯＲ1 ，ＯＲ2
を介して出力され、上位２ビットのコードに「＋１」が
加えられる。すなわち、こののケースは、上位２ビッ
トＤ1 ，Ｄ2 を数値化したときのアナログ信号のサンプ
ルレベルがそのときの量子レベル範囲より低かった場合
に修正を加えるものである。たとえば、アナログ信号Ｖ
INの真値が図８のＶB 点にあるときに、上位２ビットが
〔００〕となったとき、下位２ビットの数値が
〔００〕
で出力されると、上位２ビット
で出力されると、上位２ビット
〔００〕に「＋１」を加
えて〔０１〕とし、正しいアナログ信号のサンプル電圧
ＶB に対応する〔０１００〕を出力するようにしたもの
である。
えて〔０１〕とし、正しいアナログ信号のサンプル電圧
ＶB に対応する〔０１００〕を出力するようにしたもの
である。
【００１８】このＡ／Ｄ変換回路は、上記したように下
位コンパレータに冗長ビットを検出するコンパレータを
加え、上位の変換コードの範囲外の下位変換コードが出
力されたときは（図８の斜線で示す領域）、選択ライン
ＬＮ52またはＬＮ54に「１」レベルの信号を出力し、上
位変換コードの修正を行うので、高速のサンプリングに
よってサンプリング回路のセトリング特性が悪いときで
も、下位の時点で検出した正確な変換コードを得ること
ができるという利点がある。
位コンパレータに冗長ビットを検出するコンパレータを
加え、上位の変換コードの範囲外の下位変換コードが出
力されたときは（図８の斜線で示す領域）、選択ライン
ＬＮ52またはＬＮ54に「１」レベルの信号を出力し、上
位変換コードの修正を行うので、高速のサンプリングに
よってサンプリング回路のセトリング特性が悪いときで
も、下位の時点で検出した正確な変換コードを得ること
ができるという利点がある。
【００１９】
【発明が解決しようとする課題】上述したように、従来
の回路では、上位コードを補正するために、「１」を加
える「１」を減じるという考え方に基づいて補正を行っ
ている。そのため、上位データに、通常のデータと下の
冗長データ（通常データから１を減じたデータ）および
上の冗長データ（通常データに１を加えたデータ）をそ
れぞれグループにまとめ、下位エンコーダからの選択信
号で３グループのうちから１つを選びだすように構成さ
れている。ところが、抵抗列の右の部分が下の冗長にな
る列と上の冗長になる列とが交互に存在する。したがっ
て、抵抗列の右の部分に接続された下位エンコーダが下
の冗長データを選択する場合と上の冗長データを選択す
る場合とがある。したがって、どちらのデータを選択す
るかは、列ごとに異なることから、これを制御するため
に反転ゲート６０や禁止ゲート７０が必要であった。
の回路では、上位コードを補正するために、「１」を加
える「１」を減じるという考え方に基づいて補正を行っ
ている。そのため、上位データに、通常のデータと下の
冗長データ（通常データから１を減じたデータ）および
上の冗長データ（通常データに１を加えたデータ）をそ
れぞれグループにまとめ、下位エンコーダからの選択信
号で３グループのうちから１つを選びだすように構成さ
れている。ところが、抵抗列の右の部分が下の冗長にな
る列と上の冗長になる列とが交互に存在する。したがっ
て、抵抗列の右の部分に接続された下位エンコーダが下
の冗長データを選択する場合と上の冗長データを選択す
る場合とがある。したがって、どちらのデータを選択す
るかは、列ごとに異なることから、これを制御するため
に反転ゲート６０や禁止ゲート７０が必要であった。
【００２０】しかしながら、下位エンコーダ５０からの
選択信号（図中のＬＮ52，ＬＮ53，ＬＮ54）は、反転ゲ
ート６０、禁止ゲート７０を通過した後に、選択ゲート
８０に伝えられることから、選択信号の方が上位エンコ
ーダ３０から出力される上位データより遅れて選択ゲー
ト８０に入力されることになる。このため、変換コード
の出力処理に、反転ゲート６０および禁止ゲート７０の
存在による遅延が生じ、ひいてはＡ／Ｄ変換回路の変換
時間が増大するという問題がある。また、反転ゲートお
よび禁止ゲートが余分に必要となることに加えて、選択
信号が３つ必要となり、また選択される上位コードも３
組必要となり、選択ゲートにおける入力ゲート数も多く
なることから、チップ面積および消費電力の増大を招く
という問題もある。
選択信号（図中のＬＮ52，ＬＮ53，ＬＮ54）は、反転ゲ
ート６０、禁止ゲート７０を通過した後に、選択ゲート
８０に伝えられることから、選択信号の方が上位エンコ
ーダ３０から出力される上位データより遅れて選択ゲー
ト８０に入力されることになる。このため、変換コード
の出力処理に、反転ゲート６０および禁止ゲート７０の
存在による遅延が生じ、ひいてはＡ／Ｄ変換回路の変換
時間が増大するという問題がある。また、反転ゲートお
よび禁止ゲートが余分に必要となることに加えて、選択
信号が３つ必要となり、また選択される上位コードも３
組必要となり、選択ゲートにおける入力ゲート数も多く
なることから、チップ面積および消費電力の増大を招く
という問題もある。
【００２１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、変換処理の高速化、チップ面積
の縮小、消費電力の削減を図れるＡ／Ｄ変換回路を提供
することにある。
のであり、その目的は、変換処理の高速化、チップ面積
の縮小、消費電力の削減を図れるＡ／Ｄ変換回路を提供
することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、２つの基準電位間に直列に接続された
複数個の基準抵抗素子と、マトリクス状に配列され、か
つ、上位変換出力信号によって行毎に能動化され、上記
基準抵抗素子によって分圧した各基準電圧と被変換入力
信号とを比較し、下位ビットデータおよび冗長ビットデ
ータの有無を検出する複数のスイッチングブロックと、
上記スイッチングブロックの行方向の特定の位置に印加
されている基準電圧と被変換入力信号とを比較し、この
比較結果に応じてあらかじめ設定された２モードに応じ
た隣接した２つの上位ビットの変換コードを得る上位エ
ンコーダと、上記各スイッチングブロックの列単位の出
力を上記２モードに応じた２つのグループに分割し、各
分割グループ毎に下位ビットデータおよび冗長ビットデ
ータの有無に応じて所定の下位変換コードを得るととも
に、各スイッチングブロックの列単位の出力より、入力
アナログ電圧が、２つの上位ビット変換コードに対応し
た２つの基準電圧範囲のうちどちらの範囲に属するかを
検出し、上記上位エンコーダの２つの上位ビットの変換
コードのうちから属した方の変換コードを選択するため
の選択信号を発生する下位エンコーダと、上記上位エン
コーダから出力された２つの上位ビットの変換コードの
うちからいずれか一方の変換コードを、上記下位エンコ
ーダから出力された選択信号に基づいて選択的に出力す
る選択ゲートとを有するようにした。
め、本発明では、２つの基準電位間に直列に接続された
複数個の基準抵抗素子と、マトリクス状に配列され、か
つ、上位変換出力信号によって行毎に能動化され、上記
基準抵抗素子によって分圧した各基準電圧と被変換入力
信号とを比較し、下位ビットデータおよび冗長ビットデ
ータの有無を検出する複数のスイッチングブロックと、
上記スイッチングブロックの行方向の特定の位置に印加
されている基準電圧と被変換入力信号とを比較し、この
比較結果に応じてあらかじめ設定された２モードに応じ
た隣接した２つの上位ビットの変換コードを得る上位エ
ンコーダと、上記各スイッチングブロックの列単位の出
力を上記２モードに応じた２つのグループに分割し、各
分割グループ毎に下位ビットデータおよび冗長ビットデ
ータの有無に応じて所定の下位変換コードを得るととも
に、各スイッチングブロックの列単位の出力より、入力
アナログ電圧が、２つの上位ビット変換コードに対応し
た２つの基準電圧範囲のうちどちらの範囲に属するかを
検出し、上記上位エンコーダの２つの上位ビットの変換
コードのうちから属した方の変換コードを選択するため
の選択信号を発生する下位エンコーダと、上記上位エン
コーダから出力された２つの上位ビットの変換コードの
うちからいずれか一方の変換コードを、上記下位エンコ
ーダから出力された選択信号に基づいて選択的に出力す
る選択ゲートとを有するようにした。
【００２３】本発明では、上記基準抵抗素子は、上記ス
イッチングブロックのマトリクス配列に対応するよう
に、所定の数ずつ複数行に亘るように折り返して配置さ
れるとともに、最高値の基準電圧を発生する抵抗素子の
行および最低値の基準電圧を発生する抵抗素子の行が、
他の抵抗素子の行に対して所定周期ずらして配置され、
上記上位エンコーダの出力変換コード値が、各行毎の基
準電圧レベルの遷移方向に応じて設定されている。
イッチングブロックのマトリクス配列に対応するよう
に、所定の数ずつ複数行に亘るように折り返して配置さ
れるとともに、最高値の基準電圧を発生する抵抗素子の
行および最低値の基準電圧を発生する抵抗素子の行が、
他の抵抗素子の行に対して所定周期ずらして配置され、
上記上位エンコーダの出力変換コード値が、各行毎の基
準電圧レベルの遷移方向に応じて設定されている。
【００２４】本発明では、上記所定周期は、半周期であ
る。
る。
【００２５】本発明では、マトリクス状に配列されてい
るスイッチングブロック列が、所定列を基準に２つの列
グループに分割され、これら列グループ出力が上記下位
エンコーダの２グループに対応するように構成され、上
記上位エンコーダの出力変換コード値は、一方のモー
ド、他方のモードの順で大小の差を持つように設定され
ている。
るスイッチングブロック列が、所定列を基準に２つの列
グループに分割され、これら列グループ出力が上記下位
エンコーダの２グループに対応するように構成され、上
記上位エンコーダの出力変換コード値は、一方のモー
ド、他方のモードの順で大小の差を持つように設定され
ている。
【００２６】本発明では、上記２グループは、出力変換
コードにおける上位ビットの切替点を基準に分割されて
いる。
コードにおける上位ビットの切替点を基準に分割されて
いる。
【００２７】本発明では、上記下位エンコーダは、２つ
の分割グループに応じた２つの選択信号を発生するよう
に構成されている。
の分割グループに応じた２つの選択信号を発生するよう
に構成されている。
【００２８】本発明では、上記下位エンコーダは、２つ
の分割グループのうちの一方のグループに応じた１つの
選択信号を発生するように構成されている。
の分割グループのうちの一方のグループに応じた１つの
選択信号を発生するように構成されている。
【００２９】
【作用】本発明によれば、アナログ信号が入力される
と、上位エンコーダにおいて入力信号とスイッチングブ
ロックの行方向の特定の位置に印加されている基準電圧
とが比較されて、この比較結果に応じてあらかじめ設定
されたモードに応じた上位ビットの変換コードが選択ゲ
ートに出力される。この上位ビットの変換動作と並行し
て、入力アナログ信号は、マトリクス状に配置された各
スイッチングブロックのうち、上位変換出力信号によっ
て能動化された行の各スイッチングブロックにおいて、
基準電位を基準抵抗素子で分圧した各基準電圧と比較さ
れる。これらのスイッチングブロックの比較結果は、下
位ビットデータまたは冗長ビットデータとして下位エン
コーダに出力される。下位エンコーダでは、能動化され
た各スイッチングブロックの出力データに基づいて、２
モードに応じた２つのグループへの分割が行われ、各分
割グループ毎に下位ビットデータおよび冗長ビットデー
タの有無に応じて所定の下位変換コードが得られ出力さ
れるとともに、上位エンコーダの２つの上位ビットの変
換コードのうちからいずれか一方の変換コードを選択す
るための選択信号が発生され、この選択信号は選択ゲー
トに出力される。選択ゲートでは、上位エンコーダから
出力された２つの上位ビットの変換コードのうちから一
の変換コードが、下位エンコーダから出力された選択信
号に基づいて選択され、上位変換コードとして出力され
る。
と、上位エンコーダにおいて入力信号とスイッチングブ
ロックの行方向の特定の位置に印加されている基準電圧
とが比較されて、この比較結果に応じてあらかじめ設定
されたモードに応じた上位ビットの変換コードが選択ゲ
ートに出力される。この上位ビットの変換動作と並行し
て、入力アナログ信号は、マトリクス状に配置された各
スイッチングブロックのうち、上位変換出力信号によっ
て能動化された行の各スイッチングブロックにおいて、
基準電位を基準抵抗素子で分圧した各基準電圧と比較さ
れる。これらのスイッチングブロックの比較結果は、下
位ビットデータまたは冗長ビットデータとして下位エン
コーダに出力される。下位エンコーダでは、能動化され
た各スイッチングブロックの出力データに基づいて、２
モードに応じた２つのグループへの分割が行われ、各分
割グループ毎に下位ビットデータおよび冗長ビットデー
タの有無に応じて所定の下位変換コードが得られ出力さ
れるとともに、上位エンコーダの２つの上位ビットの変
換コードのうちからいずれか一方の変換コードを選択す
るための選択信号が発生され、この選択信号は選択ゲー
トに出力される。選択ゲートでは、上位エンコーダから
出力された２つの上位ビットの変換コードのうちから一
の変換コードが、下位エンコーダから出力された選択信
号に基づいて選択され、上位変換コードとして出力され
る。
【００３０】本発明によれば、上位エンコーダの出力変
換コード値は、各行毎の基準電圧レベルの遷移方向、た
とえば低電位から高電位に遷移する方向性に応じて大小
が決定されて設定され、また、たとえば、上位エンコー
ダの出力変換コード値は、一方のモード、他方のモード
の順で大小の差を持つように設定される。また、基準抵
抗素子は、たとえばスイッチングブロックのマトリクス
配列に対応するように、所定の数ずつ複数行に亘るよう
に折り返して配置され、かつ、最高値の基準電圧を発生
する抵抗素子の行および最低値の基準電圧を発生する抵
抗素子の行が、他の抵抗素子の行に対して所定周期、た
とえば半周期ずらして配置される。
換コード値は、各行毎の基準電圧レベルの遷移方向、た
とえば低電位から高電位に遷移する方向性に応じて大小
が決定されて設定され、また、たとえば、上位エンコー
ダの出力変換コード値は、一方のモード、他方のモード
の順で大小の差を持つように設定される。また、基準抵
抗素子は、たとえばスイッチングブロックのマトリクス
配列に対応するように、所定の数ずつ複数行に亘るよう
に折り返して配置され、かつ、最高値の基準電圧を発生
する抵抗素子の行および最低値の基準電圧を発生する抵
抗素子の行が、他の抵抗素子の行に対して所定周期、た
とえば半周期ずらして配置される。
【００３１】また、本発明によれば、分割する２グルー
プは、出力変換コードにおける上位ビットの切替点、た
とえば上位ビット「００」が「０１」に切り替わる点、
「０１」が「１０」に切り替わる点を基準に分割され
る。
プは、出力変換コードにおける上位ビットの切替点、た
とえば上位ビット「００」が「０１」に切り替わる点、
「０１」が「１０」に切り替わる点を基準に分割され
る。
【００３２】また、本発明によれば、下位エンコーダで
は、２つの分割グループに応じた２つの選択信号が発生
される。また、本発明によれば、下位エンコーダでは、
２つの分割グループのうちの一方のグループに応じた１
つの選択信号が発生される。
は、２つの分割グループに応じた２つの選択信号が発生
される。また、本発明によれば、下位エンコーダでは、
２つの分割グループのうちの一方のグループに応じた１
つの選択信号が発生される。
【００３３】
【実施例】図１は、本発明に係るＡ／Ｄ変換回路の第１
の実施例を示す回路図である。図１において、１００は
マトリクス回路、１１１〜１１４は上位コンパレータ、
１２０は上位エンコーダ、１３１〜１３７は下位コンパ
レータ、１４０は下位エンコーダ、１５０は選択ゲー
ト、１６０はインバータ、Ｒ1 〜Ｒ16は基準抵抗素子、
ＢU1〜ＢU5，ＢD1〜ＢD7は多出力ピンバッファ、Ｏ
Ｒ1 ，ＯＲ2 はオアゲート、ＥＸＯ1 ，ＥＸＯ2 は排他
的論理和ゲートをそれぞれ示している。
の実施例を示す回路図である。図１において、１００は
マトリクス回路、１１１〜１１４は上位コンパレータ、
１２０は上位エンコーダ、１３１〜１３７は下位コンパ
レータ、１４０は下位エンコーダ、１５０は選択ゲー
ト、１６０はインバータ、Ｒ1 〜Ｒ16は基準抵抗素子、
ＢU1〜ＢU5，ＢD1〜ＢD7は多出力ピンバッファ、Ｏ
Ｒ1 ，ＯＲ2 はオアゲート、ＥＸＯ1 ，ＥＸＯ2 は排他
的論理和ゲートをそれぞれ示している。
【００３４】マトリクス回路１００は、３５個のスイッ
チングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ27，Ｓ31〜Ｓ37，
Ｓ41〜Ｓ47およびＳ51〜Ｓ57が５行７列のマトリクス状
に配置されて構成されている。各スイッチングブロック
Ｓ11〜Ｓ17，Ｓ21〜Ｓ27，Ｓ31〜Ｓ37，Ｓ41〜Ｓ47およ
びＳ51〜Ｓ57は、ｎｐｎ形トランジスタＱ1 ，Ｑ2 およ
びＱ3 からなる差動型のアンプにより構成されている。
スイッチングブロックＳ11〜Ｓ14およびＳ54〜Ｓ57を除
くと、各スイッチングブロックのいわゆる差動対を構成
する一方のトランジスタＱ1 のベースには基準電圧ＶRT
−ＶRBを基準抵抗素子Ｒ1 〜Ｒ16で分圧した基準電圧が
供給され、他方のトランジスタＱ2 のベースには、ディ
ジタルコードに変換すべきアナログ信号ＶINがそれぞれ
供給される。また、トランジスタＱ1 およびＱ2 のエミ
ッタ同士は接続され、その接続中点はコントロール信号
ｘ1 〜ｘ5 によってスイッチングされるトランジスタＱ
3 を介してそれぞれ電流源Ｉに接続されている。また、
トランジスタＱ1 およびＱ2 のコレクタには抵抗ｒを介
して電源電圧Ｖ DDが供給され、その出力は後述するよう
に７個の下位コンパレータ１３１〜１３７の比較器ＣD1
〜ＣD7にそれぞれ入力され、下位コンパレータ１３１〜
１３７の初段アンプを兼用している。また、スイッチン
グブロックの図中下から第２行と第４行のトランジスタ
Ｑ1,Ｑ2 のコレクタは、スイッチングブロックの第１
行、第３行のトランジスタＱ1,Ｑ2 のコレクタ出力と反
対方向のラインに接続され、基準電位ＶRT−ＶRBが印加
される直列基準抵抗素子Ｒ1 〜Ｒ16のラインが折り返し
で作れるように工夫されている。
チングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ27，Ｓ31〜Ｓ37，
Ｓ41〜Ｓ47およびＳ51〜Ｓ57が５行７列のマトリクス状
に配置されて構成されている。各スイッチングブロック
Ｓ11〜Ｓ17，Ｓ21〜Ｓ27，Ｓ31〜Ｓ37，Ｓ41〜Ｓ47およ
びＳ51〜Ｓ57は、ｎｐｎ形トランジスタＱ1 ，Ｑ2 およ
びＱ3 からなる差動型のアンプにより構成されている。
スイッチングブロックＳ11〜Ｓ14およびＳ54〜Ｓ57を除
くと、各スイッチングブロックのいわゆる差動対を構成
する一方のトランジスタＱ1 のベースには基準電圧ＶRT
−ＶRBを基準抵抗素子Ｒ1 〜Ｒ16で分圧した基準電圧が
供給され、他方のトランジスタＱ2 のベースには、ディ
ジタルコードに変換すべきアナログ信号ＶINがそれぞれ
供給される。また、トランジスタＱ1 およびＱ2 のエミ
ッタ同士は接続され、その接続中点はコントロール信号
ｘ1 〜ｘ5 によってスイッチングされるトランジスタＱ
3 を介してそれぞれ電流源Ｉに接続されている。また、
トランジスタＱ1 およびＱ2 のコレクタには抵抗ｒを介
して電源電圧Ｖ DDが供給され、その出力は後述するよう
に７個の下位コンパレータ１３１〜１３７の比較器ＣD1
〜ＣD7にそれぞれ入力され、下位コンパレータ１３１〜
１３７の初段アンプを兼用している。また、スイッチン
グブロックの図中下から第２行と第４行のトランジスタ
Ｑ1,Ｑ2 のコレクタは、スイッチングブロックの第１
行、第３行のトランジスタＱ1,Ｑ2 のコレクタ出力と反
対方向のラインに接続され、基準電位ＶRT−ＶRBが印加
される直列基準抵抗素子Ｒ1 〜Ｒ16のラインが折り返し
で作れるように工夫されている。
【００３５】基準抵抗素子Ｒ1 〜Ｒ16は、２つの基準電
位ＶRTとＶRBとの間に直列に接続され、マトリクス回路
１００におけるスイッチングブロックのマトリクス配列
に対応するように、所定の数ずつ複数行、本実施例では
５行に亘るように折り返して配置されている。具体的に
は、図中下から第１行目および第５行目にはそれぞれ２
つの抵抗素子Ｒ16，Ｒ15およびＲ2 ，Ｒ1 が直列に接続
され、第２行目〜第４行目にはそれぞれ抵抗素子Ｒ14〜
Ｒ11，Ｒ10〜Ｒ7 およびＲ6 〜Ｒ3 が直列に接続されて
いる。
位ＶRTとＶRBとの間に直列に接続され、マトリクス回路
１００におけるスイッチングブロックのマトリクス配列
に対応するように、所定の数ずつ複数行、本実施例では
５行に亘るように折り返して配置されている。具体的に
は、図中下から第１行目および第５行目にはそれぞれ２
つの抵抗素子Ｒ16，Ｒ15およびＲ2 ，Ｒ1 が直列に接続
され、第２行目〜第４行目にはそれぞれ抵抗素子Ｒ14〜
Ｒ11，Ｒ10〜Ｒ7 およびＲ6 〜Ｒ3 が直列に接続されて
いる。
【００３６】この抵抗素子列の折り返し配置は、マトリ
クス回路１００の左端および下端側に位置する基準電位
ＶRB端子側からみると、図中右方向に延びる配線パター
ンが図中左から第４列目のスイッチングブロック列と第
５列目のスイッチングブロック列との間で折り返され、
下から第１行目のスイッチングブロックＳ54，Ｓ53の配
置位置に対応して２個の抵抗素子Ｒ16およびＲ15が直列
に接続されて第１行目の抵抗列が構成されている。
クス回路１００の左端および下端側に位置する基準電位
ＶRB端子側からみると、図中右方向に延びる配線パター
ンが図中左から第４列目のスイッチングブロック列と第
５列目のスイッチングブロック列との間で折り返され、
下から第１行目のスイッチングブロックＳ54，Ｓ53の配
置位置に対応して２個の抵抗素子Ｒ16およびＲ15が直列
に接続されて第１行目の抵抗列が構成されている。
【００３７】第１行目の抵抗列は、第３列目のスイッチ
ングブロック列と第２列目のスイッチングブロック列と
の間で折り返され、第２行目および第３行目のスイッチ
ングブロック行間で、かつ、第２行目のスイッチングブ
ロックＳ43〜Ｓ46の配置位置に対応して４個の抵抗素子
Ｒ14〜Ｒ11が直列に接続されて第２行目の抵抗列が構成
されている。
ングブロック列と第２列目のスイッチングブロック列と
の間で折り返され、第２行目および第３行目のスイッチ
ングブロック行間で、かつ、第２行目のスイッチングブ
ロックＳ43〜Ｓ46の配置位置に対応して４個の抵抗素子
Ｒ14〜Ｒ11が直列に接続されて第２行目の抵抗列が構成
されている。
【００３８】第２行目の抵抗列は、第５列目のスイッチ
ングブロック列と第６列目のスイッチングブロック列と
の間で折り返され、第２行目および第３行目のスイッチ
ングブロック行間で、かつ、第３行目のスイッチングブ
ロックＳ36〜Ｓ33の配置位置に対応して４個の抵抗素子
Ｒ10〜Ｒ7 が直列に接続されて第３行目の抵抗列が構成
されている。
ングブロック列と第６列目のスイッチングブロック列と
の間で折り返され、第２行目および第３行目のスイッチ
ングブロック行間で、かつ、第３行目のスイッチングブ
ロックＳ36〜Ｓ33の配置位置に対応して４個の抵抗素子
Ｒ10〜Ｒ7 が直列に接続されて第３行目の抵抗列が構成
されている。
【００３９】第３行目の抵抗列は、第３列目のスイッチ
ングブロック列と第２列目のスイッチングブロック列と
の間で折り返され、第４行目および第５行目のスイッチ
ングブロック行間で、かつ、第４行目のスイッチングブ
ロックＳ23〜Ｓ26の配置位置に対応して４個の抵抗素子
Ｒ6 〜Ｒ3 が直列に接続されて第４行目の抵抗列が構成
されている。
ングブロック列と第２列目のスイッチングブロック列と
の間で折り返され、第４行目および第５行目のスイッチ
ングブロック行間で、かつ、第４行目のスイッチングブ
ロックＳ23〜Ｓ26の配置位置に対応して４個の抵抗素子
Ｒ6 〜Ｒ3 が直列に接続されて第４行目の抵抗列が構成
されている。
【００４０】第４行目の抵抗列は、第５列目のスイッチ
ングブロック列と第６列目のスイッチングブロック列と
の間で折り返され、第４行目および第５行目のスイッチ
ングブロック行間で、かつ、第５行目のスイッチングブ
ロックＳ16〜Ｓ15の配置位置に対応して２個の抵抗素子
Ｒ2 〜Ｒ1 が直列に接続され、抵抗素子Ｒ1 の一端が基
準電位ＶRTの端子に接続されて第５行目の抵抗列が構成
されている。
ングブロック列と第６列目のスイッチングブロック列と
の間で折り返され、第４行目および第５行目のスイッチ
ングブロック行間で、かつ、第５行目のスイッチングブ
ロックＳ16〜Ｓ15の配置位置に対応して２個の抵抗素子
Ｒ2 〜Ｒ1 が直列に接続され、抵抗素子Ｒ1 の一端が基
準電位ＶRTの端子に接続されて第５行目の抵抗列が構成
されている。
【００４１】すなわち、基準電圧の最低値となる位置
（基準電位ＶRB端子と抵抗素子Ｒ16との接続点）および
最高値となる位置（基準電位ＶRT端子と抵抗素子Ｒ1 と
の接続点）がマトリクス状に配置されたスイッチングブ
ロックの行方向の中間点に位置するように、第１行目お
よび第５行目の抵抗列を第２行目〜第４行目の抵抗列に
対して半周期ずらして配置されている。このような抵抗
列の配置構成は、後述するように上位下位の切替点にお
いて７列からなるスイッチングブロック列を、第１列目
から第４列目のスイッチングブロック列のグループと第
５列目から第７列目のスイッチングブロック列との２グ
ループに分割する目的でなされている。
（基準電位ＶRB端子と抵抗素子Ｒ16との接続点）および
最高値となる位置（基準電位ＶRT端子と抵抗素子Ｒ1 と
の接続点）がマトリクス状に配置されたスイッチングブ
ロックの行方向の中間点に位置するように、第１行目お
よび第５行目の抵抗列を第２行目〜第４行目の抵抗列に
対して半周期ずらして配置されている。このような抵抗
列の配置構成は、後述するように上位下位の切替点にお
いて７列からなるスイッチングブロック列を、第１列目
から第４列目のスイッチングブロック列のグループと第
５列目から第７列目のスイッチングブロック列との２グ
ループに分割する目的でなされている。
【００４２】また、各抵抗列の行間に発生する電圧Ｖ1
〜Ｖ4 は、基準電位ＶRT〜ＶRBを粗い量子化で分圧した
基準電圧として上位コンパレータ１１１〜１１４にそれ
ぞれ供給される。図１の構成において、基準電位ＶRT〜
ＶRB間の電圧をＶREF とすると、各基準電圧Ｖ1 〜Ｖ4
は、それぞれ以下に示す値となる。 Ｖ1 ＝(14/16) ・ＶREF Ｖ2 ＝(10/16) ・ＶREF Ｖ3 ＝( 6/16) ・ＶREF Ｖ4 ＝( 2/16) ・ＶREF
〜Ｖ4 は、基準電位ＶRT〜ＶRBを粗い量子化で分圧した
基準電圧として上位コンパレータ１１１〜１１４にそれ
ぞれ供給される。図１の構成において、基準電位ＶRT〜
ＶRB間の電圧をＶREF とすると、各基準電圧Ｖ1 〜Ｖ4
は、それぞれ以下に示す値となる。 Ｖ1 ＝(14/16) ・ＶREF Ｖ2 ＝(10/16) ・ＶREF Ｖ3 ＝( 6/16) ・ＶREF Ｖ4 ＝( 2/16) ・ＶREF
【００４３】さらに、基準抵抗素子Ｒ1 〜Ｒ16で分圧さ
れた各基準電圧ｅ1 〜ｅ15は、所定のスイッチングブロ
ックのトランジスタＱ1 のベースに供給されるように配
線されている。具体的には、抵抗素子Ｒ1 とＲ2 との接
続中点に発生する基準電圧ｅ1 〔＝(15/16) ・ＶREF 〕
はスイッチングブロックＳ15，Ｓ27のトランジスタＱ1
のベースに供給される。抵抗素子Ｒ2 とＲ3 との接続中
点に発生する基準電圧ｅ2 〔＝Ｖ1 ＝(14/16)・
ＶREF 〕はスイッチングブロックＳ16，Ｓ26のトランジ
スタＱ1 のベースに供給される。抵抗素子Ｒ3 とＲ4 と
の接続中点に発生する基準電圧ｅ3 〔＝(13/16) ・ＶRE
F 〕はスイッチングブロックＳ17，Ｓ25のトランジスタ
Ｑ1 のベースに供給される。抵抗素子Ｒ4 とＲ5 との接
続中点に発生する基準電圧ｅ4 〔＝(12/16) ・ＶRE F 〕
はスイッチングブロックＳ24のトランジスタＱ1 のベー
スに供給される。抵抗素子Ｒ5 とＲ6 との接続中点に発
生する基準電圧ｅ5 〔＝(11/16) ・ＶRE F 〕はスイッチ
ングブロックＳ23，Ｓ31のトランジスタＱ1 のベースに
供給される。抵抗素子Ｒ6 とＲ7 との接続中点に発生す
る基準電圧ｅ6 〔＝Ｖ2 ＝(10/16)・ＶREF 〕はスイッ
チングブロックＳ22，Ｓ32のトランジスタＱ1 のベース
に供給される。抵抗素子Ｒ7 とＲ8 との接続中点に発生
する基準電圧ｅ7 〔＝(9/16)・ＶREF〕はスイッチング
ブロックＳ21，Ｓ33のトランジスタＱ1 のベースに供給
される。抵抗素子Ｒ8 とＲ9 との接続中点に発生する基
準電圧ｅ8 〔＝(8/16)・ＶREF〕はスイッチングブロッ
クＳ34のトランジスタＱ1 のベースに供給される。抵抗
素子Ｒ9 とＲ10との接続中点に発生する基準電圧ｅ
9 〔＝(7/16)・ＶREF〕はスイッチングブロックＳ35，
Ｓ47のトランジスタＱ1 のベースに供給される。抵抗素
子Ｒ10とＲ11との接続中点に発生する基準電圧ｅ10〔＝
Ｖ3 ＝(6/16)・ＶREF 〕はスイッチングブロックＳ36，
Ｓ46のトランジスタＱ1 のベースに供給される。抵抗素
子Ｒ11とＲ12との接続中点に発生する基準電圧ｅ11〔＝
(5/16)・ＶREF〕はスイッチングブロックＳ37，Ｓ45の
トランジスタＱ1 のベースに供給される。抵抗素子Ｒ12
とＲ13との接続中点に発生する基準電圧ｅ12〔＝(4/16)
・ＶREF〕はスイッチングブロックＳ44のトランジスタ
Ｑ1 のベースに供給される。抵抗素子Ｒ13とＲ14との接
続中点に発生する基準電圧ｅ13〔＝(3/16)・ＶREF〕は
スイッチングブロックＳ43，Ｓ51のトランジスタＱ1 の
ベースに供給される。抵抗素子Ｒ14とＲ15との接続中点
に発生する基準電圧ｅ14〔＝Ｖ4 ＝(2/16)・ＶREF 〕は
スイッチングブロックＳ42，Ｓ52のトランジスタＱ1 の
ベースに供給される。抵抗素子Ｒ15とＲ16との接続中点
に発生する基準電圧ｅ15〔(1/16)・ＶREF 〕はスイッチ
ングブロックＳ41，Ｓ53のトランジスタＱ1 のベースに
供給される。
れた各基準電圧ｅ1 〜ｅ15は、所定のスイッチングブロ
ックのトランジスタＱ1 のベースに供給されるように配
線されている。具体的には、抵抗素子Ｒ1 とＲ2 との接
続中点に発生する基準電圧ｅ1 〔＝(15/16) ・ＶREF 〕
はスイッチングブロックＳ15，Ｓ27のトランジスタＱ1
のベースに供給される。抵抗素子Ｒ2 とＲ3 との接続中
点に発生する基準電圧ｅ2 〔＝Ｖ1 ＝(14/16)・
ＶREF 〕はスイッチングブロックＳ16，Ｓ26のトランジ
スタＱ1 のベースに供給される。抵抗素子Ｒ3 とＲ4 と
の接続中点に発生する基準電圧ｅ3 〔＝(13/16) ・ＶRE
F 〕はスイッチングブロックＳ17，Ｓ25のトランジスタ
Ｑ1 のベースに供給される。抵抗素子Ｒ4 とＲ5 との接
続中点に発生する基準電圧ｅ4 〔＝(12/16) ・ＶRE F 〕
はスイッチングブロックＳ24のトランジスタＱ1 のベー
スに供給される。抵抗素子Ｒ5 とＲ6 との接続中点に発
生する基準電圧ｅ5 〔＝(11/16) ・ＶRE F 〕はスイッチ
ングブロックＳ23，Ｓ31のトランジスタＱ1 のベースに
供給される。抵抗素子Ｒ6 とＲ7 との接続中点に発生す
る基準電圧ｅ6 〔＝Ｖ2 ＝(10/16)・ＶREF 〕はスイッ
チングブロックＳ22，Ｓ32のトランジスタＱ1 のベース
に供給される。抵抗素子Ｒ7 とＲ8 との接続中点に発生
する基準電圧ｅ7 〔＝(9/16)・ＶREF〕はスイッチング
ブロックＳ21，Ｓ33のトランジスタＱ1 のベースに供給
される。抵抗素子Ｒ8 とＲ9 との接続中点に発生する基
準電圧ｅ8 〔＝(8/16)・ＶREF〕はスイッチングブロッ
クＳ34のトランジスタＱ1 のベースに供給される。抵抗
素子Ｒ9 とＲ10との接続中点に発生する基準電圧ｅ
9 〔＝(7/16)・ＶREF〕はスイッチングブロックＳ35，
Ｓ47のトランジスタＱ1 のベースに供給される。抵抗素
子Ｒ10とＲ11との接続中点に発生する基準電圧ｅ10〔＝
Ｖ3 ＝(6/16)・ＶREF 〕はスイッチングブロックＳ36，
Ｓ46のトランジスタＱ1 のベースに供給される。抵抗素
子Ｒ11とＲ12との接続中点に発生する基準電圧ｅ11〔＝
(5/16)・ＶREF〕はスイッチングブロックＳ37，Ｓ45の
トランジスタＱ1 のベースに供給される。抵抗素子Ｒ12
とＲ13との接続中点に発生する基準電圧ｅ12〔＝(4/16)
・ＶREF〕はスイッチングブロックＳ44のトランジスタ
Ｑ1 のベースに供給される。抵抗素子Ｒ13とＲ14との接
続中点に発生する基準電圧ｅ13〔＝(3/16)・ＶREF〕は
スイッチングブロックＳ43，Ｓ51のトランジスタＱ1 の
ベースに供給される。抵抗素子Ｒ14とＲ15との接続中点
に発生する基準電圧ｅ14〔＝Ｖ4 ＝(2/16)・ＶREF 〕は
スイッチングブロックＳ42，Ｓ52のトランジスタＱ1 の
ベースに供給される。抵抗素子Ｒ15とＲ16との接続中点
に発生する基準電圧ｅ15〔(1/16)・ＶREF 〕はスイッチ
ングブロックＳ41，Ｓ53のトランジスタＱ1 のベースに
供給される。
【００４４】上位コンパレータ１１１，１１２，１１
３，１１４は、それぞれ比較器ＣU1〜ＣU4，相補型の出
力アンプＣＡおよびアンドゲートＡU1〜ＡU4を備えてい
る。上位コンパレータ１１１の比較器ＣU1の一方の入力
にはアナログ信号ＶINが供給され、他方の入力には基準
電位ＶRT〜ＶRBを粗い量子化で分圧した基準電圧Ｖ
1 〔＝(14/16) ・ＶREF 〕が供給される。上位コンパレ
ータ１１２の比較器ＣU2の一方の入力にはアナログ信号
ＶINが供給され、他方の入力には基準電位ＶRT〜ＶRBを
粗い量子化で分圧した基準電圧Ｖ 2 〔＝(10/16) ・Ｖ
REF 〕が供給される。上位コンパレータ１１３の比較器
ＣU3の一方の入力にはアナログ信号ＶINが供給され、他
方の入力には基準電位ＶRT〜ＶRBを粗い量子化で分圧し
た基準電圧Ｖ 3 〔＝(6/16)・ＶREF 〕が供給される。上
位コンパレータ１１４の比較器ＣU4の一方の入力にはア
ナログ信号ＶINが供給され、他方の入力には基準電位Ｖ
RT〜ＶRBを粗い量子化で分圧した基準電圧Ｖ 4 〔＝(2/1
6)・ＶREF 〕が供給される。
３，１１４は、それぞれ比較器ＣU1〜ＣU4，相補型の出
力アンプＣＡおよびアンドゲートＡU1〜ＡU4を備えてい
る。上位コンパレータ１１１の比較器ＣU1の一方の入力
にはアナログ信号ＶINが供給され、他方の入力には基準
電位ＶRT〜ＶRBを粗い量子化で分圧した基準電圧Ｖ
1 〔＝(14/16) ・ＶREF 〕が供給される。上位コンパレ
ータ１１２の比較器ＣU2の一方の入力にはアナログ信号
ＶINが供給され、他方の入力には基準電位ＶRT〜ＶRBを
粗い量子化で分圧した基準電圧Ｖ 2 〔＝(10/16) ・Ｖ
REF 〕が供給される。上位コンパレータ１１３の比較器
ＣU3の一方の入力にはアナログ信号ＶINが供給され、他
方の入力には基準電位ＶRT〜ＶRBを粗い量子化で分圧し
た基準電圧Ｖ 3 〔＝(6/16)・ＶREF 〕が供給される。上
位コンパレータ１１４の比較器ＣU4の一方の入力にはア
ナログ信号ＶINが供給され、他方の入力には基準電位Ｖ
RT〜ＶRBを粗い量子化で分圧した基準電圧Ｖ 4 〔＝(2/1
6)・ＶREF 〕が供給される。
【００４５】上位コンパレータ１１１の比較器ＣU1の出
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡU1の両入力に接続され、負側出力
は上位コンパレータ１１２の２入力アンドゲートＡU2の
一方の入力に接続されている。上位コンパレータ１１２
の比較器ＣU2の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡU2の他方の入
力に接続され、負側出力は上位コンパレータ１１３の２
入力アンドゲートＡU3の一方の入力に接続されている。
上位コンパレータ１１３の比較器ＣU3の出力は出力アン
プＣＡの入力に接続され、その正側出力は２入力アンド
ゲートＡU3の他方の入力に接続され、負側出力は上位コ
ンパレータ１１４の２入力アンドゲートＡU4の一方の入
力に接続されている。上位コンパレータ１１４の比較器
ＣU4の出力は出力アンプＣＡの入力に接続され、その正
側出力は２入力アンドゲートＡU4の他方の入力に接続さ
れ、負側出力は２入力アンドゲートＡU5の両入力に接続
されている。
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡU1の両入力に接続され、負側出力
は上位コンパレータ１１２の２入力アンドゲートＡU2の
一方の入力に接続されている。上位コンパレータ１１２
の比較器ＣU2の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡU2の他方の入
力に接続され、負側出力は上位コンパレータ１１３の２
入力アンドゲートＡU3の一方の入力に接続されている。
上位コンパレータ１１３の比較器ＣU3の出力は出力アン
プＣＡの入力に接続され、その正側出力は２入力アンド
ゲートＡU3の他方の入力に接続され、負側出力は上位コ
ンパレータ１１４の２入力アンドゲートＡU4の一方の入
力に接続されている。上位コンパレータ１１４の比較器
ＣU4の出力は出力アンプＣＡの入力に接続され、その正
側出力は２入力アンドゲートＡU4の他方の入力に接続さ
れ、負側出力は２入力アンドゲートＡU5の両入力に接続
されている。
【００４６】このように構成される上位コンパレータ１
１１〜１１４の各比較器ＣU1〜ＣU4の出力は、サンプリ
ングされたアナログ信号ＶINのレベルに対応して「Ｈ」
または「Ｌ」のレベルとなり、各アンドゲートＡU1〜Ａ
U4のいずれか１個のみが「１」レベルを出力する。上位
コンパレータ１１１のアンドゲートＡU1の出力はバッフ
ァＢU1を介して上位エンコーダ１２０に接続されるとと
もに、スイッチングブロックＳ11〜Ｓ17のトランジスタ
Ｑ3 のベースに接続され、バッファを介してインバータ
１６０の入力に接続されている。上位コンパレータ１１
２のアンドゲートＡU2の出力はバッファＢU2を介して上
位エンコーダ１２０に接続されるとともに、スイッチン
グブロックＳ21〜Ｓ27のトランジスタＱ3 のベースに接
続されている。上位コンパレータ１１３のアンドゲート
ＡU3の出力はバッファＢU3を介して上位エンコーダ１２
０に接続されるとともに、スイッチングブロックＳ31〜
Ｓ37のトランジスタＱ3 のベースに接続され、バッファ
を介してインバータ１６０の入力に接続されている。上
位コンパレータ１１４のアンドゲートＡU4の出力はバッ
ファＢU4を介して上位エンコーダ１２０に接続されると
ともに、スイッチングブロックＳ41〜Ｓ47のトランジス
タＱ3 のベースに接続されている。アンドゲートＡU5の
出力はバッファＢU5の入力に接続されるとともに、スイ
ッチングブロックＳ51〜Ｓ57のトランジスタＱ3 のベー
スに接続され、バッファを介してインバータ１６０の入
力に接続されている。
１１〜１１４の各比較器ＣU1〜ＣU4の出力は、サンプリ
ングされたアナログ信号ＶINのレベルに対応して「Ｈ」
または「Ｌ」のレベルとなり、各アンドゲートＡU1〜Ａ
U4のいずれか１個のみが「１」レベルを出力する。上位
コンパレータ１１１のアンドゲートＡU1の出力はバッフ
ァＢU1を介して上位エンコーダ１２０に接続されるとと
もに、スイッチングブロックＳ11〜Ｓ17のトランジスタ
Ｑ3 のベースに接続され、バッファを介してインバータ
１６０の入力に接続されている。上位コンパレータ１１
２のアンドゲートＡU2の出力はバッファＢU2を介して上
位エンコーダ１２０に接続されるとともに、スイッチン
グブロックＳ21〜Ｓ27のトランジスタＱ3 のベースに接
続されている。上位コンパレータ１１３のアンドゲート
ＡU3の出力はバッファＢU3を介して上位エンコーダ１２
０に接続されるとともに、スイッチングブロックＳ31〜
Ｓ37のトランジスタＱ3 のベースに接続され、バッファ
を介してインバータ１６０の入力に接続されている。上
位コンパレータ１１４のアンドゲートＡU4の出力はバッ
ファＢU4を介して上位エンコーダ１２０に接続されると
ともに、スイッチングブロックＳ41〜Ｓ47のトランジス
タＱ3 のベースに接続されている。アンドゲートＡU5の
出力はバッファＢU5の入力に接続されるとともに、スイ
ッチングブロックＳ51〜Ｓ57のトランジスタＱ3 のベー
スに接続され、バッファを介してインバータ１６０の入
力に接続されている。
【００４７】上位エンコーダ１２０は、Ｌ（左）モード
用データを発生するエンコーダラインＬＮ121 と、Ｒ
（右）モード用データを発生するエンコーダラインＬＮ
122 とから構成されている。すなわち、上位エンコーダ
１２０は、マトリクス回路１００に配列されているスイ
ッチングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ27，Ｓ31〜
Ｓ37，Ｓ41〜Ｓ47およびＳ51〜Ｓ57の中で、マトリクス
回路１００の中央より左側に配列された第１列目から第
４列目の第１グループと右側に配列された第５列目から
第７列目の第２グループに対応させて、各エンコーダラ
インＬＮ121 およびＬＮ122 が設定されている。
用データを発生するエンコーダラインＬＮ121 と、Ｒ
（右）モード用データを発生するエンコーダラインＬＮ
122 とから構成されている。すなわち、上位エンコーダ
１２０は、マトリクス回路１００に配列されているスイ
ッチングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ27，Ｓ31〜
Ｓ37，Ｓ41〜Ｓ47およびＳ51〜Ｓ57の中で、マトリクス
回路１００の中央より左側に配列された第１列目から第
４列目の第１グループと右側に配列された第５列目から
第７列目の第２グループに対応させて、各エンコーダラ
インＬＮ121 およびＬＮ122 が設定されている。
【００４８】図２は、上位コンパレータ１１１〜１１４
の各アンドゲートＡU1，ＡU2，ＡU3ＡU4およびＡU5の出
力と上位エンコーダ１２０の各エンコーダラインＬＮ
121 およびＬＮ122 の設定出力データコードパターンと
の対応関係を示している。データの設定は、５行となる
ように折り返し配置されている直列接続された基準抵抗
素子群のうち、各行における各基準抵抗素子による基準
電圧レベルの遷移方向、具体的には基準電圧が低電位側
から高電位側へ遷移する方向性（以下、指向性という）
に合わせ、（Ｌモードのデータ）≧（Ｒモードのデー
タ）、（Ｌモードのデータ）≦（Ｒモードのデータ）と
なるように設定されている。
の各アンドゲートＡU1，ＡU2，ＡU3ＡU4およびＡU5の出
力と上位エンコーダ１２０の各エンコーダラインＬＮ
121 およびＬＮ122 の設定出力データコードパターンと
の対応関係を示している。データの設定は、５行となる
ように折り返し配置されている直列接続された基準抵抗
素子群のうち、各行における各基準抵抗素子による基準
電圧レベルの遷移方向、具体的には基準電圧が低電位側
から高電位側へ遷移する方向性（以下、指向性という）
に合わせ、（Ｌモードのデータ）≧（Ｒモードのデー
タ）、（Ｌモードのデータ）≦（Ｒモードのデータ）と
なるように設定されている。
【００４９】図１の構成においては、抵抗素子Ｒ16〜Ｒ
15からなる下から第１行目と、抵抗素子Ｒ10〜Ｒ7 から
なる第３行目と、抵抗素子Ｒ2 〜Ｒ1 からなる第５行目
とは同一の指向性を有し、抵抗素子Ｒ14〜Ｒ11からなる
第２行目と、抵抗素子Ｒ6 〜Ｒ3 からなる第４行目とは
同一の指向性を有する。したがって、第１行目、第３行
目および第５行目に対応するアンドゲートＡU5，ＡU3，
ＡU1が「１」レベルの場合のデータ設定レベルは、（Ｌ
モードのデータ）≧（Ｒモードのデータ）となるように
設定されている。これに対して、第２行目および第４行
目に対応するアンドゲートＡU4，ＡU2が「１」レベルの
場合のデータ設定レベルは、（Ｌモードのデータ）≦
（Ｒモードのデータ）となるように設定されている。
15からなる下から第１行目と、抵抗素子Ｒ10〜Ｒ7 から
なる第３行目と、抵抗素子Ｒ2 〜Ｒ1 からなる第５行目
とは同一の指向性を有し、抵抗素子Ｒ14〜Ｒ11からなる
第２行目と、抵抗素子Ｒ6 〜Ｒ3 からなる第４行目とは
同一の指向性を有する。したがって、第１行目、第３行
目および第５行目に対応するアンドゲートＡU5，ＡU3，
ＡU1が「１」レベルの場合のデータ設定レベルは、（Ｌ
モードのデータ）≧（Ｒモードのデータ）となるように
設定されている。これに対して、第２行目および第４行
目に対応するアンドゲートＡU4，ＡU2が「１」レベルの
場合のデータ設定レベルは、（Ｌモードのデータ）≦
（Ｒモードのデータ）となるように設定されている。
【００５０】下位コンパレータ１３１〜１３７は、それ
ぞれ比較器ＣD1〜ＣD7，相補型の出力アンプＣＡおよび
アンドゲートＡD1〜ＡD7を備えている。下位コンパレー
タ１３１の比較器ＣD1の一方の入力にはマトリクス回路
１００の第１列目のスイッチングブロックＳ11，Ｓ31，
Ｓ51のトランジスタＱ1 のコレクタ出力およびスイッチ
ングブロックＳ21，Ｓ41のトランジスタＱ2 のコレクタ
出力が供給され、他方の入力にはスイッチングブロック
Ｓ21，Ｓ41のトランジスタＱ1 のコレクタ出力およびス
イッチングブロックＳ11，Ｓ31，Ｓ51のトランジスタＱ
2 のコレクタ出力が供給される。
ぞれ比較器ＣD1〜ＣD7，相補型の出力アンプＣＡおよび
アンドゲートＡD1〜ＡD7を備えている。下位コンパレー
タ１３１の比較器ＣD1の一方の入力にはマトリクス回路
１００の第１列目のスイッチングブロックＳ11，Ｓ31，
Ｓ51のトランジスタＱ1 のコレクタ出力およびスイッチ
ングブロックＳ21，Ｓ41のトランジスタＱ2 のコレクタ
出力が供給され、他方の入力にはスイッチングブロック
Ｓ21，Ｓ41のトランジスタＱ1 のコレクタ出力およびス
イッチングブロックＳ11，Ｓ31，Ｓ51のトランジスタＱ
2 のコレクタ出力が供給される。
【００５１】下位コンパレータ１３２の比較器ＣD2の一
方の入力にはマトリクス回路１００の第２列目のスイッ
チングブロックＳ12，Ｓ32，Ｓ52のトランジスタＱ1 の
コレクタ出力およびスイッチングブロックＳ22，Ｓ42の
トランジスタＱ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ22，Ｓ42のトランジスタ
Ｑ1 のコレクタ出力およびスイッチングブロックＳ12，
Ｓ32，Ｓ52のトランジスタＱ2 のコレクタ出力が供給さ
れる。
方の入力にはマトリクス回路１００の第２列目のスイッ
チングブロックＳ12，Ｓ32，Ｓ52のトランジスタＱ1 の
コレクタ出力およびスイッチングブロックＳ22，Ｓ42の
トランジスタＱ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ22，Ｓ42のトランジスタ
Ｑ1 のコレクタ出力およびスイッチングブロックＳ12，
Ｓ32，Ｓ52のトランジスタＱ2 のコレクタ出力が供給さ
れる。
【００５２】下位コンパレータ１３３の比較器ＣD3の一
方の入力にはマトリクス回路１００の第３列目のスイッ
チングブロックＳ13，Ｓ33，Ｓ53のトランジスタＱ1 の
コレクタ出力およびスイッチングブロックＳ23，Ｓ43の
トランジスタＱ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ23，Ｓ43のトランジスタ
Ｑ1 のコレクタ出力およびスイッチングブロックＳ13，
Ｓ33，Ｓ53のトランジスタＱ2 のコレクタ出力が供給さ
れる。
方の入力にはマトリクス回路１００の第３列目のスイッ
チングブロックＳ13，Ｓ33，Ｓ53のトランジスタＱ1 の
コレクタ出力およびスイッチングブロックＳ23，Ｓ43の
トランジスタＱ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ23，Ｓ43のトランジスタ
Ｑ1 のコレクタ出力およびスイッチングブロックＳ13，
Ｓ33，Ｓ53のトランジスタＱ2 のコレクタ出力が供給さ
れる。
【００５３】下位コンパレータ１３４の比較器ＣD4の一
方の入力にはマトリクス回路１００の第４列目のスイッ
チングブロックＳ14，Ｓ34，Ｓ54のトランジスタＱ1 の
コレクタ出力およびスイッチングブロックＳ24，Ｓ44の
トランジスタＱ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ24，Ｓ44のトランジスタ
Ｑ1 のコレクタ出力およびスイッチングブロックＳ14，
Ｓ34，Ｓ54のトランジスタＱ2 のコレクタ出力が供給さ
れる。
方の入力にはマトリクス回路１００の第４列目のスイッ
チングブロックＳ14，Ｓ34，Ｓ54のトランジスタＱ1 の
コレクタ出力およびスイッチングブロックＳ24，Ｓ44の
トランジスタＱ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ24，Ｓ44のトランジスタ
Ｑ1 のコレクタ出力およびスイッチングブロックＳ14，
Ｓ34，Ｓ54のトランジスタＱ2 のコレクタ出力が供給さ
れる。
【００５４】下位コンパレータ１３５の比較器ＣD5の一
方の入力にはマトリクス回路１００の第５列目のスイッ
チングブロックＳ15，Ｓ35，Ｓ55のトランジスタＱ1 の
コレクタ出力およびスイッチングブロックＳ25，Ｓ45の
トランジスタＱ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ25，Ｓ45のトランジスタ
Ｑ1 のコレクタ出力およびスイッチングブロックＳ15，
Ｓ35，Ｓ55のトランジスタＱ2 のコレクタ出力が供給さ
れる。
方の入力にはマトリクス回路１００の第５列目のスイッ
チングブロックＳ15，Ｓ35，Ｓ55のトランジスタＱ1 の
コレクタ出力およびスイッチングブロックＳ25，Ｓ45の
トランジスタＱ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ25，Ｓ45のトランジスタ
Ｑ1 のコレクタ出力およびスイッチングブロックＳ15，
Ｓ35，Ｓ55のトランジスタＱ2 のコレクタ出力が供給さ
れる。
【００５５】下位コンパレータ１３６の比較器ＣD6の一
方の入力にはマトリクス回路１００の第６列目のスイッ
チングブロックＳ16，Ｓ36，Ｓ56のトランジスタＱ1 の
コレクタ出力およびスイッチングブロックＳ26，Ｓ46の
トランジスタＱ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ26，Ｓ46のトランジスタ
Ｑ1 のコレクタ出力およびスイッチングブロックＳ16，
Ｓ36，Ｓ56のトランジスタＱ2 のコレクタ出力が供給さ
れる。
方の入力にはマトリクス回路１００の第６列目のスイッ
チングブロックＳ16，Ｓ36，Ｓ56のトランジスタＱ1 の
コレクタ出力およびスイッチングブロックＳ26，Ｓ46の
トランジスタＱ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ26，Ｓ46のトランジスタ
Ｑ1 のコレクタ出力およびスイッチングブロックＳ16，
Ｓ36，Ｓ56のトランジスタＱ2 のコレクタ出力が供給さ
れる。
【００５６】下位コンパレータ１３７の比較器ＣD7の一
方の入力にはマトリクス回路１００の第７列目のスイッ
チングブロックＳ17，Ｓ37，Ｓ57のトランジスタＱ1 の
コレクタ出力およびスイッチングブロックＳ27，Ｓ47の
トランジスタＱ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ27，Ｓ47のトランジスタ
Ｑ1 のコレクタ出力およびスイッチングブロックＳ17，
Ｓ37，Ｓ57のトランジスタＱ2 のコレクタ出力が供給さ
れる。
方の入力にはマトリクス回路１００の第７列目のスイッ
チングブロックＳ17，Ｓ37，Ｓ57のトランジスタＱ1 の
コレクタ出力およびスイッチングブロックＳ27，Ｓ47の
トランジスタＱ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ27，Ｓ47のトランジスタ
Ｑ1 のコレクタ出力およびスイッチングブロックＳ17，
Ｓ37，Ｓ57のトランジスタＱ2 のコレクタ出力が供給さ
れる。
【００５７】下位コンパレータ１３１の比較器ＣD1の出
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD1の両入力に接続され、負側出力
は下位コンパレータ１３２の２入力アンドゲートＡD2の
一方の入力に接続されている。下位コンパレータ１３２
の比較器ＣD2の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡD2の他方の入
力に接続され、負側出力は下位コンパレータ１３３の２
入力アンドゲートＡD3の一方の入力に接続されている。
下位コンパレータ１３３の比較器ＣD3の出力は出力アン
プＣＡの入力に接続され、その正側出力は２入力アンド
ゲートＡD3の他方の入力に接続され、負側出力は下位コ
ンパレータ１３４の２入力アンドゲートＡD4の一方の入
力に接続されている。下位コンパレータ１３４の比較器
ＣD4の出力は出力アンプＣＡの入力に接続され、その正
側出力は２入力アンドゲートＡD4の他方の入力に接続さ
れ、負側出力は下位コンパレータ１３５の２入力アンド
ゲートＡD5の両方の入力に接続されている。下位コンパ
レータ１３５の比較器ＣD5の出力は出力アンプＣＡの入
力に接続され、その正側出力は２入力アンドゲートＡD5
の他方の入力に接続され、負側出力は下位コンパレータ
１３６の２入力アンドゲートＡD6の一方の入力に接続さ
れている。下位コンパレータ１３６の比較器ＣD6の出力
は出力アンプＣＡの入力に接続され、その正側出力は２
入力アンドゲートＡD6の他方の入力に接続され、負側出
力は下位コンパレータ１３７の２入力アンドゲートＡD7
の一方の入力に接続されている。下位コンパレータ１３
７の比較器ＣD7の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡD7の他方の入
力に接続され、負側出力は２入力アンドゲートＡD8の両
入力に接続されている。
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD1の両入力に接続され、負側出力
は下位コンパレータ１３２の２入力アンドゲートＡD2の
一方の入力に接続されている。下位コンパレータ１３２
の比較器ＣD2の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡD2の他方の入
力に接続され、負側出力は下位コンパレータ１３３の２
入力アンドゲートＡD3の一方の入力に接続されている。
下位コンパレータ１３３の比較器ＣD3の出力は出力アン
プＣＡの入力に接続され、その正側出力は２入力アンド
ゲートＡD3の他方の入力に接続され、負側出力は下位コ
ンパレータ１３４の２入力アンドゲートＡD4の一方の入
力に接続されている。下位コンパレータ１３４の比較器
ＣD4の出力は出力アンプＣＡの入力に接続され、その正
側出力は２入力アンドゲートＡD4の他方の入力に接続さ
れ、負側出力は下位コンパレータ１３５の２入力アンド
ゲートＡD5の両方の入力に接続されている。下位コンパ
レータ１３５の比較器ＣD5の出力は出力アンプＣＡの入
力に接続され、その正側出力は２入力アンドゲートＡD5
の他方の入力に接続され、負側出力は下位コンパレータ
１３６の２入力アンドゲートＡD6の一方の入力に接続さ
れている。下位コンパレータ１３６の比較器ＣD6の出力
は出力アンプＣＡの入力に接続され、その正側出力は２
入力アンドゲートＡD6の他方の入力に接続され、負側出
力は下位コンパレータ１３７の２入力アンドゲートＡD7
の一方の入力に接続されている。下位コンパレータ１３
７の比較器ＣD7の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡD7の他方の入
力に接続され、負側出力は２入力アンドゲートＡD8の両
入力に接続されている。
【００５８】このように構成される下位コンパレータ１
３１〜１３７の各比較器ＣD1〜ＣD7の出力は、２入力の
レベルに対応して「Ｈ」または「Ｌ」のレベルとなり、
各アンドゲートＡD1〜ＡD8のいずれか１個のみが「１」
レベルを出力する。下位コンパレータ１３１〜１３７の
アンドゲートＡD1〜ＡD7およびＡD8の出力はバッファＢ
D1〜ＢD8を介して下位エンコーダ１４０に接続される。
３１〜１３７の各比較器ＣD1〜ＣD7の出力は、２入力の
レベルに対応して「Ｈ」または「Ｌ」のレベルとなり、
各アンドゲートＡD1〜ＡD8のいずれか１個のみが「１」
レベルを出力する。下位コンパレータ１３１〜１３７の
アンドゲートＡD1〜ＡD7およびＡD8の出力はバッファＢ
D1〜ＢD8を介して下位エンコーダ１４０に接続される。
【００５９】下位エンコーダ１４０は、下位データＢＤ
3 ，ＢＤ4 を発生するデータラインＬＮ141 と、下位コ
ンパレータ１３１〜１３４のアンドゲートＡD1〜ＡD4の
出力のいずれかが「１」になったことを示す選択信号Ｓ
ＥＬ1 を発生する選択ラインＬＮ142 と、下位コンパレ
ータ１３５〜１３７アンドゲートＡD5〜ＡD7およびＡ D8
の出力のいずれかが「１」になったことを示す選択信号
ＳＥＬ2 を発生する選択ラインＬＮ143 とから構成され
ている。
3 ，ＢＤ4 を発生するデータラインＬＮ141 と、下位コ
ンパレータ１３１〜１３４のアンドゲートＡD1〜ＡD4の
出力のいずれかが「１」になったことを示す選択信号Ｓ
ＥＬ1 を発生する選択ラインＬＮ142 と、下位コンパレ
ータ１３５〜１３７アンドゲートＡD5〜ＡD7およびＡ D8
の出力のいずれかが「１」になったことを示す選択信号
ＳＥＬ2 を発生する選択ラインＬＮ143 とから構成され
ている。
【００６０】図３は、上位側のアンドゲートＡ U1 〜Ａ U5
および下位側のアンドゲートＡD1〜ＡD8の出力と出力変
換コードデータとの対応関係を示している。上述したよ
うに、本実施例におけるマトリクス回路１００は、各ス
イッチングブロックを行方向に２分割しているが、この
分割点Ｃは、図３からわかるように、出力変換コードＤ
1 〜Ｄ4 の上位２ビットに注目すると、上位２ビットの
値が切り替わる点で分割されている。
および下位側のアンドゲートＡD1〜ＡD8の出力と出力変
換コードデータとの対応関係を示している。上述したよ
うに、本実施例におけるマトリクス回路１００は、各ス
イッチングブロックを行方向に２分割しているが、この
分割点Ｃは、図３からわかるように、出力変換コードＤ
1 〜Ｄ4 の上位２ビットに注目すると、上位２ビットの
値が切り替わる点で分割されている。
【００６１】選択ゲート１５０は、アンドゲートＡ1 〜
Ａ4 により構成され、下位エンコーダ１４０から出力さ
れる選択信号ＳＥＬ1 およびＳＥＬ2 を用いて、上位エ
ンコーダ１００から出力されるＬモードおよびＲモード
の各上位データのうちから一の上位データを選択し、オ
アゲートＯＲ1 ，ＯＲ2 を介して変換コードＤ1 ，Ｄ 2
として出力する。
Ａ4 により構成され、下位エンコーダ１４０から出力さ
れる選択信号ＳＥＬ1 およびＳＥＬ2 を用いて、上位エ
ンコーダ１００から出力されるＬモードおよびＲモード
の各上位データのうちから一の上位データを選択し、オ
アゲートＯＲ1 ，ＯＲ2 を介して変換コードＤ1 ，Ｄ 2
として出力する。
【００６２】具体的には、アンドゲートＡ1 の一方の入
力端子は上位エンコーダ１２０のＬモード用データを発
生するエンコーダラインＬＮ121 の一方のライン（上位
側）に接続され、他方の入力端子は下位エンコーダ１４
０の選択信号ＳＥＬ1 を出力する選択ラインＬＮ142 に
接続されている。アンドゲートＡ2 の一方の入力端子は
上位エンコーダ１２０のＲモード用データを発生するエ
ンコーダラインＬＮ122 の一方のライン（上位側）に接
続され、他方の入力端子は下位エンコーダ１４０の選択
信号ＳＥＬ2 を出力する選択ラインＬＮ143 に接続され
ている。これらアンドゲートＡ1 およびＡ2 の出力は２
入力オアゲートＯＲ1 の各入力端子に接続されている。
力端子は上位エンコーダ１２０のＬモード用データを発
生するエンコーダラインＬＮ121 の一方のライン（上位
側）に接続され、他方の入力端子は下位エンコーダ１４
０の選択信号ＳＥＬ1 を出力する選択ラインＬＮ142 に
接続されている。アンドゲートＡ2 の一方の入力端子は
上位エンコーダ１２０のＲモード用データを発生するエ
ンコーダラインＬＮ122 の一方のライン（上位側）に接
続され、他方の入力端子は下位エンコーダ１４０の選択
信号ＳＥＬ2 を出力する選択ラインＬＮ143 に接続され
ている。これらアンドゲートＡ1 およびＡ2 の出力は２
入力オアゲートＯＲ1 の各入力端子に接続されている。
【００６３】アンドゲートＡ3 の一方の入力端子は上位
エンコーダ１２０のＬモード用データを発生するエンコ
ーダラインＬＮ121 の他方のライン（下位側）に接続さ
れ、他方の入力端子は下位エンコーダ１４０の選択信号
ＳＥＬ1 を出力する選択ラインＬＮ142 に接続されてい
る。アンドゲートＡ4 の一方の入力端子は上位エンコー
ダ１２０のＲモード用データを発生するエンコーダライ
ンＬＮ122 の他方のライン（下位側）に接続され、他方
の入力端子は下位エンコーダ１４０の選択信号ＳＥＬ2
を出力する選択ラインＬＮ143 に接続されている。これ
らアンドゲートＡ3 およびＡ4 の出力は２入力オアゲー
トＯＲ2 の各入力端子に接続されている。
エンコーダ１２０のＬモード用データを発生するエンコ
ーダラインＬＮ121 の他方のライン（下位側）に接続さ
れ、他方の入力端子は下位エンコーダ１４０の選択信号
ＳＥＬ1 を出力する選択ラインＬＮ142 に接続されてい
る。アンドゲートＡ4 の一方の入力端子は上位エンコー
ダ１２０のＲモード用データを発生するエンコーダライ
ンＬＮ122 の他方のライン（下位側）に接続され、他方
の入力端子は下位エンコーダ１４０の選択信号ＳＥＬ2
を出力する選択ラインＬＮ143 に接続されている。これ
らアンドゲートＡ3 およびＡ4 の出力は２入力オアゲー
トＯＲ2 の各入力端子に接続されている。
【００６４】排他的論理和ゲートＥＸＯ1 は、下位エン
コーダ１４０のデータラインＬＮ14 1 の一方のラインか
ら出力される下位データＢＤ3 と上位コンパレータ１１
１，１１３のアンドゲートＡU1，ＡU3またはＡU5の出力
レベルの和をインバータ１６０で反転させた信号との排
他的論理和をとり、その結果を下位変換コードＤ3 とし
て出力する。排他的論理和ゲートＥＸＯ2 は、下位エン
コーダ１４０のデータラインＬＮ14 1 の他方のラインか
ら出力される下位データＢＤ4 と上位コンパレータ１１
１，１１３のアンドゲートＡU1，ＡU3またはＡU5の出力
レベルの和をインバータ１６０で反転させた信号との排
他的論理和をとり、その結果を下位変換コードＤ4 とし
て出力する。
コーダ１４０のデータラインＬＮ14 1 の一方のラインか
ら出力される下位データＢＤ3 と上位コンパレータ１１
１，１１３のアンドゲートＡU1，ＡU3またはＡU5の出力
レベルの和をインバータ１６０で反転させた信号との排
他的論理和をとり、その結果を下位変換コードＤ3 とし
て出力する。排他的論理和ゲートＥＸＯ2 は、下位エン
コーダ１４０のデータラインＬＮ14 1 の他方のラインか
ら出力される下位データＢＤ4 と上位コンパレータ１１
１，１１３のアンドゲートＡU1，ＡU3またはＡU5の出力
レベルの和をインバータ１６０で反転させた信号との排
他的論理和をとり、その結果を下位変換コードＤ4 とし
て出力する。
【００６５】次に、上記構成による動作を説明する。た
とえば、サンプリングされたアナログ信号のサンプリン
グ電圧Ｖs がＶRB＜ＶS ＜Ｖ4 であれば、上位コンパレ
ータ１１１〜１１４の比較器ＣU1〜ＣU4の出力がすべて
「Ｌ」となり、アンドゲートＡU1〜ＡU4からは「０」、
ＡU5からは「１」の２値信号がそれぞれ出力される。そ
の結果、
とえば、サンプリングされたアナログ信号のサンプリン
グ電圧Ｖs がＶRB＜ＶS ＜Ｖ4 であれば、上位コンパレ
ータ１１１〜１１４の比較器ＣU1〜ＣU4の出力がすべて
「Ｌ」となり、アンドゲートＡU1〜ＡU4からは「０」、
ＡU5からは「１」の２値信号がそれぞれ出力される。そ
の結果、
〔００００〕なる２値信号が上位エンコーダ１
２０に入力される。上位エンコーダ１２０では、いわゆ
るワイヤードオア回路によって、冗長Ｌモード用データ
を発生する２列のエンコーダライン〔ＬＮ121 〕および
冗長Ｒモード用データを発生する２列のエンコーダライ
ン〔ＬＮ122 〕には
２０に入力される。上位エンコーダ１２０では、いわゆ
るワイヤードオア回路によって、冗長Ｌモード用データ
を発生する２列のエンコーダライン〔ＬＮ121 〕および
冗長Ｒモード用データを発生する２列のエンコーダライ
ン〔ＬＮ122 〕には
〔００〕の上位データがそれぞれが
発生され、選択ゲート１２０に出力される。
発生され、選択ゲート１２０に出力される。
【００６６】また、サンプリング電圧Ｖs がＶ4 ＜ＶS
＜Ｖ3 であれば、上位コンパレータ１１１〜１１３の比
較器ＣU1〜ＣU3の出力が「Ｌ」、上位コンパレータ１１
４の比較器ＣU4の出力が「Ｈ」となり、上位コンパレー
タ１１１〜１１３のアンドゲートＡU1〜ＡU3およびＡU5
からは「０」、上位コンパレータ１１４のアンドゲート
ＡU4からは「１」の２値信号がそれぞれ出力される。そ
の結果、〔０００１〕なる２値信号が上位エンコーダ１
２０に入力される。上位エンコーダ１２０では、いわゆ
るワイヤードオア回路によって、冗長Ｌモード用データ
を発生する２列のエンコーダライン〔ＬＮ121 〕には
＜Ｖ3 であれば、上位コンパレータ１１１〜１１３の比
較器ＣU1〜ＣU3の出力が「Ｌ」、上位コンパレータ１１
４の比較器ＣU4の出力が「Ｈ」となり、上位コンパレー
タ１１１〜１１３のアンドゲートＡU1〜ＡU3およびＡU5
からは「０」、上位コンパレータ１１４のアンドゲート
ＡU4からは「１」の２値信号がそれぞれ出力される。そ
の結果、〔０００１〕なる２値信号が上位エンコーダ１
２０に入力される。上位エンコーダ１２０では、いわゆ
るワイヤードオア回路によって、冗長Ｌモード用データ
を発生する２列のエンコーダライン〔ＬＮ121 〕には
〔００〕、Ｒモード用データを発生する２列のエンコー
ダライン〔ＬＮ122 〕には〔０１〕の上位データがそれ
ぞれが発生され、選択ゲート１２０に出力される。
ダライン〔ＬＮ122 〕には〔０１〕の上位データがそれ
ぞれが発生され、選択ゲート１２０に出力される。
【００６７】また、サンプリング電圧ＶS がＶ3 ＜ＶS
＜Ｖ2 のときは、同様に上位側アンドゲートＡU1，
ＡU2，ＡU4およびＡU5からは「０」、アンドゲートＡU3
からは「１」の２値信号がそれぞれ出力される。その結
果、〔００１０〕なる２値信号が上位エンコーダ１２０
に入力され、ライン〔ＬＮ121 〕からは〔１０〕、ライ
ン〔ＬＮ122 〕からは〔０１〕の上位データが選択ゲー
ト１２０に出力される。
＜Ｖ2 のときは、同様に上位側アンドゲートＡU1，
ＡU2，ＡU4およびＡU5からは「０」、アンドゲートＡU3
からは「１」の２値信号がそれぞれ出力される。その結
果、〔００１０〕なる２値信号が上位エンコーダ１２０
に入力され、ライン〔ＬＮ121 〕からは〔１０〕、ライ
ン〔ＬＮ122 〕からは〔０１〕の上位データが選択ゲー
ト１２０に出力される。
【００６８】さらに、サンプリング電圧ＶS がＶ2 ＜Ｖ
S ＜Ｖ1 のときには、上位側アンドゲートＡU1，ＡU3，
ＡU4およびＡU5からは「０」、アンドゲートＡU2からは
「１」の２値信号がそれぞれ出力される。その結果、
〔０１００〕なる２値信号が上位エンコーダ１２０に入
力され、ライン〔ＬＮ121 〕からは〔１０〕、ライン
〔ＬＮ122 〕からは〔１１〕の上位データが選択ゲート
１２０に出力される。
S ＜Ｖ1 のときには、上位側アンドゲートＡU1，ＡU3，
ＡU4およびＡU5からは「０」、アンドゲートＡU2からは
「１」の２値信号がそれぞれ出力される。その結果、
〔０１００〕なる２値信号が上位エンコーダ１２０に入
力され、ライン〔ＬＮ121 〕からは〔１０〕、ライン
〔ＬＮ122 〕からは〔１１〕の上位データが選択ゲート
１２０に出力される。
【００６９】同様に、サンプリング電圧ＶS がＶ1 ＜Ｖ
S ＜ＶRTのときには、上位側アンドゲートＡU2，ＡU3，
ＡU4およびＡU5からは「０」、アンドゲートＡU1からは
「１」の２値信号がそれぞれ出力される。その結果、
〔１０００〕なる２値信号が上位エンコーダ１２０に入
力され、ライン〔ＬＮ121 〕からは〔１１〕、ライン
〔ＬＮ122 〕からは〔１１〕の上位データが選択ゲート
１２０に出力される。
S ＜ＶRTのときには、上位側アンドゲートＡU2，ＡU3，
ＡU4およびＡU5からは「０」、アンドゲートＡU1からは
「１」の２値信号がそれぞれ出力される。その結果、
〔１０００〕なる２値信号が上位エンコーダ１２０に入
力され、ライン〔ＬＮ121 〕からは〔１１〕、ライン
〔ＬＮ122 〕からは〔１１〕の上位データが選択ゲート
１２０に出力される。
【００７０】これと並行して、各アンドゲートＡ
U(1,2,3,4,5)の中で２値出力信号が「１」となっている
コントロールライン（ｘ1,ｘ2,ｘ3,ｘ4,ｘ5 ）に接続さ
れているマトリクス回路１００の各スイッチングブロッ
クのトランジスタＱ3 が各行単位でオンに制御され、さ
らに量子化レベルの細かな数値化が実行される。
U(1,2,3,4,5)の中で２値出力信号が「１」となっている
コントロールライン（ｘ1,ｘ2,ｘ3,ｘ4,ｘ5 ）に接続さ
れているマトリクス回路１００の各スイッチングブロッ
クのトランジスタＱ3 が各行単位でオンに制御され、さ
らに量子化レベルの細かな数値化が実行される。
【００７１】たとえば、アンドゲートＡU3の出力のみが
「１」レベルになると、スイッチングブロックＳ31〜Ｓ
37のトランジスタＱ3 がオンとなり、基準抵抗Ｒ7 〜Ｒ
11で分圧された基準電圧ｅ7 〜ｅ10（＝Ｖ3 ）とサンプ
リング電圧ＶS がスイッチングブロックＳ33〜Ｓ36で差
動的に増幅され、下位コンパレータ１３１〜１３７によ
って比較される。同様に、アンドゲートＡU2の出力が
「１」レベルのときはスイッチングブロックＳ21〜Ｓ27
が能動化され, 差動的な増幅作用が行われて、下位コン
パレータ１３１〜１３７による比較が行われる。
「１」レベルになると、スイッチングブロックＳ31〜Ｓ
37のトランジスタＱ3 がオンとなり、基準抵抗Ｒ7 〜Ｒ
11で分圧された基準電圧ｅ7 〜ｅ10（＝Ｖ3 ）とサンプ
リング電圧ＶS がスイッチングブロックＳ33〜Ｓ36で差
動的に増幅され、下位コンパレータ１３１〜１３７によ
って比較される。同様に、アンドゲートＡU2の出力が
「１」レベルのときはスイッチングブロックＳ21〜Ｓ27
が能動化され, 差動的な増幅作用が行われて、下位コン
パレータ１３１〜１３７による比較が行われる。
【００７２】このように、下位の変換コードはスイッチ
ングブロックの行単位で、サンプリングされた電圧ＶS
とその行の基準抵抗で分圧された基準電圧とが比較さ
れ、下位コンパレータ１３１〜１３７のアンドゲートＡ
D1〜ＡD7およびＡD8から比較結果に応じた２値信号が出
力されることになる。
ングブロックの行単位で、サンプリングされた電圧ＶS
とその行の基準抵抗で分圧された基準電圧とが比較さ
れ、下位コンパレータ１３１〜１３７のアンドゲートＡ
D1〜ＡD7およびＡD8から比較結果に応じた２値信号が出
力されることになる。
【００７３】このとき、上位２ビットＤ1 ，Ｄ2 を変換
するときの入力アナログ信号がＶ4＞ＶINで下位２ビッ
トＤ3 ，Ｄ4 を変換するときの入力アナログ信号がＶRB
＜Ｖ IN＜〔（Ｖ4 ＋Ｖ3 ）／２〕の場合、または、上位
２ビットＤ1 ，Ｄ2 を変換するときの入力アナログ信号
がＶ4 ＜ＶIN＜Ｖ3 で下位２ビットＤ3 ，Ｄ4 を変換す
るときの入力アナログ信号がＶRB＜ＶIN＜〔（Ｖ4 ＋Ｖ
3 ）／２〕の場合、または、上位２ビットＤ1 ，Ｄ2 を
変換するときの入力アナログ信号がＶ3 ＜ＶIN＜Ｖ2 で
下位２ビットＤ3 ，Ｄ4 を変換するときの入力アナログ
信号が〔（Ｖ3＋Ｖ2 ）／２〕＜ＶIN＜〔（Ｖ1 ＋
Ｖ2 ）／２〕の場合、または、上位２ビットＤ1 ，Ｄ2
を変換するときの入力アナログ信号がＶ2 ＜ＶIN＜Ｖ1
で下位２ビットＤ3 ，Ｄ4 を変換するときの入力アナロ
グ信号が〔（Ｖ3 ＋Ｖ2 ）／２〕＜Ｖ IN＜〔（Ｖ1 ＋Ｖ
2 ）／２〕の場合、下位エンコーダ１４０では、選択ラ
インＬＮ142 のみが「１」となる。その結果、選択信号
ＳＥＬ1 が「１」レベルで選択ゲート１５０に入力さ
れ、選択信号ＳＥＬ2 が「０」レベルで選択ゲート１５
０に入力される。
するときの入力アナログ信号がＶ4＞ＶINで下位２ビッ
トＤ3 ，Ｄ4 を変換するときの入力アナログ信号がＶRB
＜Ｖ IN＜〔（Ｖ4 ＋Ｖ3 ）／２〕の場合、または、上位
２ビットＤ1 ，Ｄ2 を変換するときの入力アナログ信号
がＶ4 ＜ＶIN＜Ｖ3 で下位２ビットＤ3 ，Ｄ4 を変換す
るときの入力アナログ信号がＶRB＜ＶIN＜〔（Ｖ4 ＋Ｖ
3 ）／２〕の場合、または、上位２ビットＤ1 ，Ｄ2 を
変換するときの入力アナログ信号がＶ3 ＜ＶIN＜Ｖ2 で
下位２ビットＤ3 ，Ｄ4 を変換するときの入力アナログ
信号が〔（Ｖ3＋Ｖ2 ）／２〕＜ＶIN＜〔（Ｖ1 ＋
Ｖ2 ）／２〕の場合、または、上位２ビットＤ1 ，Ｄ2
を変換するときの入力アナログ信号がＶ2 ＜ＶIN＜Ｖ1
で下位２ビットＤ3 ，Ｄ4 を変換するときの入力アナロ
グ信号が〔（Ｖ3 ＋Ｖ2 ）／２〕＜Ｖ IN＜〔（Ｖ1 ＋Ｖ
2 ）／２〕の場合、下位エンコーダ１４０では、選択ラ
インＬＮ142 のみが「１」となる。その結果、選択信号
ＳＥＬ1 が「１」レベルで選択ゲート１５０に入力さ
れ、選択信号ＳＥＬ2 が「０」レベルで選択ゲート１５
０に入力される。
【００７４】選択ゲート１５０では、選択信号ＳＥＬ1
のみを「１」レベルで入力したことに伴い、アンドゲー
トＡ1 およびＡ3 のみが活性化される。これらアンドゲ
ートＡ1 およびＡ3 には、上位エンコーダ１２０のライ
ンＬＮ 121 に発生されたＬモード用上位データの上位側
および下位側のビットデータがそれぞれ供給されてい
る。したがって、選択ゲート１５０では、Ｌモード時の
上位データの各ビットが選択され、その結果、オアゲー
トＯＲ1 ，ＯＲ2 を介して上位変換コードＤ1 ，Ｄ 2 と
して出力される。
のみを「１」レベルで入力したことに伴い、アンドゲー
トＡ1 およびＡ3 のみが活性化される。これらアンドゲ
ートＡ1 およびＡ3 には、上位エンコーダ１２０のライ
ンＬＮ 121 に発生されたＬモード用上位データの上位側
および下位側のビットデータがそれぞれ供給されてい
る。したがって、選択ゲート１５０では、Ｌモード時の
上位データの各ビットが選択され、その結果、オアゲー
トＯＲ1 ，ＯＲ2 を介して上位変換コードＤ1 ，Ｄ 2 と
して出力される。
【００７５】具体的には、アナログ信号ＶINのサンプリ
ング電圧Ｖs がＶRB＜ＶS ＜Ｖ4 のときには上位変換コ
ード〔Ｄ1 ，Ｄ2 〕は
ング電圧Ｖs がＶRB＜ＶS ＜Ｖ4 のときには上位変換コ
ード〔Ｄ1 ，Ｄ2 〕は
〔００〕で、Ｖ4 ＜ＶS ＜Ｖ3 の
ときには上位変換コード〔Ｄ1 ，Ｄ2 〕は
ときには上位変換コード〔Ｄ1 ，Ｄ2 〕は
〔００〕で、
Ｖ3 ＜ＶS ＜Ｖ2 のときには上位変換コード〔Ｄ1 ，Ｄ
2 〕は〔１０〕で、Ｖ2 ＜ＶS ＜Ｖ1 のときには上位変
換コード〔Ｄ1 ，Ｄ2 〕は〔１０〕で、Ｖ1 ＜ＶS ＜Ｖ
RTのときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔１１〕
で出力される。
Ｖ3 ＜ＶS ＜Ｖ2 のときには上位変換コード〔Ｄ1 ，Ｄ
2 〕は〔１０〕で、Ｖ2 ＜ＶS ＜Ｖ1 のときには上位変
換コード〔Ｄ1 ，Ｄ2 〕は〔１０〕で、Ｖ1 ＜ＶS ＜Ｖ
RTのときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔１１〕
で出力される。
【００７６】また、下位エンコーダ１４０では、下位コ
ンパレータ１３１のアンドゲートＡ D1の出力が「１」の
ときには下位データＢＤ3 ，ＢＤ4 が〔１１〕で発生さ
れ、下位コンパレータ１３２のアンドゲートＡD2の出力
が「１」のときには下位データＢＤ3 ，ＢＤ4 が〔１
０〕で発生され、下位コンパレータ１３３のアンドゲー
トＡD3の出力が「１」のときには下位データＢＤ3 ，Ｂ
Ｄ4 が〔０１〕で発生され、下位コンパレータ１３４の
アンドゲートＡD4の出力が「１」のときには下位データ
ＢＤ3 ，ＢＤ4 が
ンパレータ１３１のアンドゲートＡ D1の出力が「１」の
ときには下位データＢＤ3 ，ＢＤ4 が〔１１〕で発生さ
れ、下位コンパレータ１３２のアンドゲートＡD2の出力
が「１」のときには下位データＢＤ3 ，ＢＤ4 が〔１
０〕で発生され、下位コンパレータ１３３のアンドゲー
トＡD3の出力が「１」のときには下位データＢＤ3 ，Ｂ
Ｄ4 が〔０１〕で発生され、下位コンパレータ１３４の
アンドゲートＡD4の出力が「１」のときには下位データ
ＢＤ3 ，ＢＤ4 が
〔００〕で発生されて、データＢＤ3
は排他的論理和ゲートＥＸＯ1 に出力され、データＢＤ
4 は排他的論理和ゲートＥＸＯ2 に出力される。
は排他的論理和ゲートＥＸＯ1 に出力され、データＢＤ
4 は排他的論理和ゲートＥＸＯ2 に出力される。
【００７７】排他的論理和ゲートＥＸＯ1 およびＥＸＯ
2 では、Ｖ4 ＜ＶS ＜Ｖ3 およびＶ2 ＜ＶS ＜Ｖ1 のと
き、すなわち、マトリクス回路１００の下から第２行目
および第４行目のスイッチングブロックＳ41〜Ｓ47，Ｓ
21〜Ｓ27が選択された場合には、基準電圧の印加方向が
順方向であることから下位データのレベルは下位エンコ
ーダ１４０の出力レベルが反転されて下位変換コードＤ
3 ，Ｄ4 として出力される。これに対して、ＶRB＜ＶS
＜Ｖ4 ，Ｖ3 ＜ＶS ＜Ｖ2 およびＶ 1 ＜ＶS ＜ＶRTのと
き、すなわち、マトリクス回路１００の下から第１行
目、第３行目および第５行目のスイッチングブロックＳ
51〜Ｓ57，Ｓ31〜Ｓ37，Ｓ11〜Ｓ17が選択された場合に
は、基準電圧の印加方向が逆方向であることから下位デ
ータのレベルは下位エンコーダ１４０の出力レベルのま
まに保持されて、下位変換コードＤ3 ，Ｄ4 として出力
される。
2 では、Ｖ4 ＜ＶS ＜Ｖ3 およびＶ2 ＜ＶS ＜Ｖ1 のと
き、すなわち、マトリクス回路１００の下から第２行目
および第４行目のスイッチングブロックＳ41〜Ｓ47，Ｓ
21〜Ｓ27が選択された場合には、基準電圧の印加方向が
順方向であることから下位データのレベルは下位エンコ
ーダ１４０の出力レベルが反転されて下位変換コードＤ
3 ，Ｄ4 として出力される。これに対して、ＶRB＜ＶS
＜Ｖ4 ，Ｖ3 ＜ＶS ＜Ｖ2 およびＶ 1 ＜ＶS ＜ＶRTのと
き、すなわち、マトリクス回路１００の下から第１行
目、第３行目および第５行目のスイッチングブロックＳ
51〜Ｓ57，Ｓ31〜Ｓ37，Ｓ11〜Ｓ17が選択された場合に
は、基準電圧の印加方向が逆方向であることから下位デ
ータのレベルは下位エンコーダ１４０の出力レベルのま
まに保持されて、下位変換コードＤ3 ，Ｄ4 として出力
される。
【００７８】また、上位２ビットＤ1 ，Ｄ2 を変換する
ときの入力アナログ信号がＶ4 ＜Ｖ IN＜Ｖ3 で下位２ビ
ットＤ3 ，Ｄ4 を変換するときの入力アナログ信号が
〔（Ｖ 4 ＋Ｖ3 ）／２〕＜ＶIN＜〔（Ｖ3 ＋Ｖ2 ）／
２〕の場合、または、上位２ビットＤ1 ，Ｄ2 を変換す
るときの入力アナログ信号がＶ3 ＜ＶIN＜Ｖ2 で下位２
ビットＤ3 ，Ｄ4 を変換するときの入力アナログ信号が
〔（Ｖ4 ＋Ｖ3 ）／２〕＜ＶIN＜〔（Ｖ3 ＋Ｖ2 ）／
２〕の場合、または、上位２ビットＤ1 ，Ｄ2 を変換す
るときの入力アナログ信号がＶ2 ＜ＶIN＜Ｖ1 で下位２
ビットＤ3 ，Ｄ4 を変換するときの入力アナログ信号が
〔（Ｖ2 ＋Ｖ1 ）／２〕＜ＶIN＜ＶRTの場合、または、
上位２ビットＤ1 ，Ｄ2 を変換するときの入力アナログ
信号がＶ1 ＜Ｖ INで下位２ビットＤ3 ，Ｄ4 を変換する
ときの入力アナログ信号が〔（Ｖ2 ＋Ｖ 1 ）／２〕＜Ｖ
IN＜ＶRTの場合、下位エンコーダ１４０では、選択ライ
ンＬＮ14 3 のみが「１」となる。その結果、選択信号Ｓ
ＥＬ2 が「１」レベルで選択ゲート１５０に入力され、
選択信号ＳＥＬ1 が「０」レベルで選択ゲート１５０に
入力される。
ときの入力アナログ信号がＶ4 ＜Ｖ IN＜Ｖ3 で下位２ビ
ットＤ3 ，Ｄ4 を変換するときの入力アナログ信号が
〔（Ｖ 4 ＋Ｖ3 ）／２〕＜ＶIN＜〔（Ｖ3 ＋Ｖ2 ）／
２〕の場合、または、上位２ビットＤ1 ，Ｄ2 を変換す
るときの入力アナログ信号がＶ3 ＜ＶIN＜Ｖ2 で下位２
ビットＤ3 ，Ｄ4 を変換するときの入力アナログ信号が
〔（Ｖ4 ＋Ｖ3 ）／２〕＜ＶIN＜〔（Ｖ3 ＋Ｖ2 ）／
２〕の場合、または、上位２ビットＤ1 ，Ｄ2 を変換す
るときの入力アナログ信号がＶ2 ＜ＶIN＜Ｖ1 で下位２
ビットＤ3 ，Ｄ4 を変換するときの入力アナログ信号が
〔（Ｖ2 ＋Ｖ1 ）／２〕＜ＶIN＜ＶRTの場合、または、
上位２ビットＤ1 ，Ｄ2 を変換するときの入力アナログ
信号がＶ1 ＜Ｖ INで下位２ビットＤ3 ，Ｄ4 を変換する
ときの入力アナログ信号が〔（Ｖ2 ＋Ｖ 1 ）／２〕＜Ｖ
IN＜ＶRTの場合、下位エンコーダ１４０では、選択ライ
ンＬＮ14 3 のみが「１」となる。その結果、選択信号Ｓ
ＥＬ2 が「１」レベルで選択ゲート１５０に入力され、
選択信号ＳＥＬ1 が「０」レベルで選択ゲート１５０に
入力される。
【００７９】選択ゲート１５０では、選択信号ＳＥＬ2
のみを「１」レベルで入力したことに伴い、アンドゲー
トＡ2 およびＡ4 のみが活性化される。これらアンドゲ
ートＡ2 およびＡ4 には、上位エンコーダ１２０のライ
ンＬＮ 122 に発生されたＲモード用上位データの上位側
および下位側のビットデータがそれぞれ供給されてい
る。したがって、選択ゲート１５０では、Ｒモード時の
上位データの各ビットが選択され、その結果、オアゲー
トＯＲ1 ，ＯＲ2 を介して上位変換コードＤ1 ，Ｄ 2 と
して出力される。
のみを「１」レベルで入力したことに伴い、アンドゲー
トＡ2 およびＡ4 のみが活性化される。これらアンドゲ
ートＡ2 およびＡ4 には、上位エンコーダ１２０のライ
ンＬＮ 122 に発生されたＲモード用上位データの上位側
および下位側のビットデータがそれぞれ供給されてい
る。したがって、選択ゲート１５０では、Ｒモード時の
上位データの各ビットが選択され、その結果、オアゲー
トＯＲ1 ，ＯＲ2 を介して上位変換コードＤ1 ，Ｄ 2 と
して出力される。
【００８０】具体的には、アナログ信号ＶINのサンプリ
ング電圧Ｖs がＶRB＜ＶS ＜Ｖ4 のときには上位変換コ
ード〔Ｄ1 ，Ｄ2 〕は
ング電圧Ｖs がＶRB＜ＶS ＜Ｖ4 のときには上位変換コ
ード〔Ｄ1 ，Ｄ2 〕は
〔００〕で、Ｖ4 ＜ＶS ＜Ｖ3 の
ときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔０１〕で、
Ｖ3 ＜ＶS ＜Ｖ2 のときには上位変換コード〔Ｄ1 ，Ｄ
2 〕は〔０１〕で、Ｖ2 ＜ＶS ＜Ｖ1 のときには上位変
換コード〔Ｄ1 ，Ｄ2 〕は〔１１〕で、Ｖ1 ＜ＶS ＜Ｖ
RTのときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔１１〕
で出力される。
ときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔０１〕で、
Ｖ3 ＜ＶS ＜Ｖ2 のときには上位変換コード〔Ｄ1 ，Ｄ
2 〕は〔０１〕で、Ｖ2 ＜ＶS ＜Ｖ1 のときには上位変
換コード〔Ｄ1 ，Ｄ2 〕は〔１１〕で、Ｖ1 ＜ＶS ＜Ｖ
RTのときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔１１〕
で出力される。
【００８１】また、下位エンコーダ１４０では、下位コ
ンパレータ１３５のアンドゲートＡ D5の出力が「１」の
ときには下位データＢＤ3 ，ＢＤ4 が〔１１〕で発生さ
れ、下位コンパレータ１３６のアンドゲートＡD6の出力
が「１」のときには下位データＢＤ3 ，ＢＤ4 が〔１
０〕で発生され、下位コンパレータ１３７のアンドゲー
トＡD7の出力が「１」のときには下位データＢＤ3 ，Ｂ
Ｄ4 が〔０１〕で発生され、アンドゲートＡD8の出力が
「１」のときには下位データＢＤ3 ，ＢＤ4 が
ンパレータ１３５のアンドゲートＡ D5の出力が「１」の
ときには下位データＢＤ3 ，ＢＤ4 が〔１１〕で発生さ
れ、下位コンパレータ１３６のアンドゲートＡD6の出力
が「１」のときには下位データＢＤ3 ，ＢＤ4 が〔１
０〕で発生され、下位コンパレータ１３７のアンドゲー
トＡD7の出力が「１」のときには下位データＢＤ3 ，Ｂ
Ｄ4 が〔０１〕で発生され、アンドゲートＡD8の出力が
「１」のときには下位データＢＤ3 ，ＢＤ4 が
〔００〕
で発生されて、データＢＤ3 は排他的論理和ゲートＥＸ
Ｏ1 に出力され、データＢＤ4 は排他的論理和ゲートＥ
ＸＯ2 に出力される。
で発生されて、データＢＤ3 は排他的論理和ゲートＥＸ
Ｏ1 に出力され、データＢＤ4 は排他的論理和ゲートＥ
ＸＯ2 に出力される。
【００８２】排他的論理和ゲートＥＸＯ1 およびＥＸＯ
2 では、Ｖ4 ＜ＶS ＜Ｖ3 およびＶ2 ＜ＶS ＜Ｖ1 のと
き、すなわち、マトリクス回路１００の下から第２行目
および第４行目のスイッチングブロックＳ41〜Ｓ47，Ｓ
21〜Ｓ27が選択された場合には、基準電圧の印加方向が
順方向であることから下位データのレベルは下位エンコ
ーダ１４０の出力レベルが反転されて、下位変換コード
Ｄ3 ，Ｄ4 として出力される。これに対して、ＶRB＜Ｖ
S ＜Ｖ4 ，Ｖ3 ＜ＶS ＜Ｖ2 およびＶ 1 ＜ＶS ＜ＶRTの
とき、すなわち、マトリクス回路１００の下から第１行
目、第３行目および第５行目のスイッチングブロックＳ
51〜Ｓ57，Ｓ31〜Ｓ37，Ｓ11〜Ｓ17が選択された場合に
は、基準電圧の印加方向が逆方向であることから下位デ
ータのレベルは下位エンコーダ１４０の出力レベルのま
まに保持されて、下位変換コードＤ3 ，Ｄ4 として出力
される。
2 では、Ｖ4 ＜ＶS ＜Ｖ3 およびＶ2 ＜ＶS ＜Ｖ1 のと
き、すなわち、マトリクス回路１００の下から第２行目
および第４行目のスイッチングブロックＳ41〜Ｓ47，Ｓ
21〜Ｓ27が選択された場合には、基準電圧の印加方向が
順方向であることから下位データのレベルは下位エンコ
ーダ１４０の出力レベルが反転されて、下位変換コード
Ｄ3 ，Ｄ4 として出力される。これに対して、ＶRB＜Ｖ
S ＜Ｖ4 ，Ｖ3 ＜ＶS ＜Ｖ2 およびＶ 1 ＜ＶS ＜ＶRTの
とき、すなわち、マトリクス回路１００の下から第１行
目、第３行目および第５行目のスイッチングブロックＳ
51〜Ｓ57，Ｓ31〜Ｓ37，Ｓ11〜Ｓ17が選択された場合に
は、基準電圧の印加方向が逆方向であることから下位デ
ータのレベルは下位エンコーダ１４０の出力レベルのま
まに保持されて、下位変換コードＤ3 ，Ｄ4 として出力
される。
【００８３】以上説明したように、本実施例によれば、
下位コードを２つのグループに分割し、このグループの
変換コードを得る下位エンコーダ１４０から、Ｌモード
データおよびＲモードデータを選択するための信号ＳＥ
Ｌ1 およびＳＥＬ2 を出力して、上位エンコーダ１２０
から出力されたＬモードデータおよびＲモードデータを
選択し上位変換コードＤ1 ，Ｄ2 を得るようにしたの
で、従来の回路のように反転ゲートや禁止ゲートを使用
することなく、直接選択信号を上位データの選択に用い
ることができる。したがって、選択信号の選択ゲート１
２０への入力が上位エンコーダ１００の出力に対して遅
延することがなく、変換処理の高速化を図れる。また、
反転ゲートおよび禁止ゲートが不要となることに加えて
選択信号数を２つに削減でき、選択される上位コード数
並びに選択ゲートの入力ゲート数も２つに削減できるこ
とからチップ面積の縮小および消費電力の削減を図れる
Ａ／Ｄ変換回路を実現できる。
下位コードを２つのグループに分割し、このグループの
変換コードを得る下位エンコーダ１４０から、Ｌモード
データおよびＲモードデータを選択するための信号ＳＥ
Ｌ1 およびＳＥＬ2 を出力して、上位エンコーダ１２０
から出力されたＬモードデータおよびＲモードデータを
選択し上位変換コードＤ1 ，Ｄ2 を得るようにしたの
で、従来の回路のように反転ゲートや禁止ゲートを使用
することなく、直接選択信号を上位データの選択に用い
ることができる。したがって、選択信号の選択ゲート１
２０への入力が上位エンコーダ１００の出力に対して遅
延することがなく、変換処理の高速化を図れる。また、
反転ゲートおよび禁止ゲートが不要となることに加えて
選択信号数を２つに削減でき、選択される上位コード数
並びに選択ゲートの入力ゲート数も２つに削減できるこ
とからチップ面積の縮小および消費電力の削減を図れる
Ａ／Ｄ変換回路を実現できる。
【００８４】図４は、本発明に係るＡ／Ｄ変換回路の第
２の実施例を示す回路図である。本実施例が上述した第
１の実施例と異なる点は、下位エンコーダ１２０の選択
ラインをＬＮ142 の１本のみとして選択信号はＳＥＬ1
の一つのみを発生させ、選択信号ＳＥＬ1 をインバータ
１７０でレベル反転させた信号を選択信号ＳＥＬ 2 に代
わる信号として、選択ゲート１５０のアンドゲートＡ2
およびＡ4 の他方の入力に供給するように構成したこと
にある。
２の実施例を示す回路図である。本実施例が上述した第
１の実施例と異なる点は、下位エンコーダ１２０の選択
ラインをＬＮ142 の１本のみとして選択信号はＳＥＬ1
の一つのみを発生させ、選択信号ＳＥＬ1 をインバータ
１７０でレベル反転させた信号を選択信号ＳＥＬ 2 に代
わる信号として、選択ゲート１５０のアンドゲートＡ2
およびＡ4 の他方の入力に供給するように構成したこと
にある。
【００８５】本第２の実施例によれば、上記した第１の
実施例の効果に加えて、簡易な構成を実現でき、チップ
面積をさらに縮小できる。
実施例の効果に加えて、簡易な構成を実現でき、チップ
面積をさらに縮小できる。
【００８６】なお、上述した第１および第２の実施例で
は、４ビット対応のＡ／Ｄ変換回路を例に説明したが、
さらに多ビット対応のＡ／Ｄ変換回路に本発明が適用で
きることはいうまでもない。
は、４ビット対応のＡ／Ｄ変換回路を例に説明したが、
さらに多ビット対応のＡ／Ｄ変換回路に本発明が適用で
きることはいうまでもない。
【００８７】また、上述した第１および第２の実施例で
は、上位エンコーダ１２０および下位エンコーダ１４０
の入力側に他出力ピンバッファＢU1〜ＢU5およびＢD1〜
ＢD8を配置した構成を示したが、これら他出力ピンバッ
ファＢU1〜ＢU5，ＢD1〜ＢD8は、上位エンコーダ１２０
および下位エンコーダ１４０を確実にドライブするため
に設けられるものであり、いわゆる負荷となる上位エン
コーダ１２０および下位エンコーダ１４０の容量などに
よっては設ける必要はない。
は、上位エンコーダ１２０および下位エンコーダ１４０
の入力側に他出力ピンバッファＢU1〜ＢU5およびＢD1〜
ＢD8を配置した構成を示したが、これら他出力ピンバッ
ファＢU1〜ＢU5，ＢD1〜ＢD8は、上位エンコーダ１２０
および下位エンコーダ１４０を確実にドライブするため
に設けられるものであり、いわゆる負荷となる上位エン
コーダ１２０および下位エンコーダ１４０の容量などに
よっては設ける必要はない。
【００８８】
【発明の効果】以上説明したように、本発明によれば、
従来必要であった反転ゲートおよび禁止ゲートが不要と
なり、変換処理の高速化を図れ、また、反転ゲートおよ
び禁止ゲートが不要となることに加えて選択信号数を削
減でき、選択される上位コード数並びに選択ゲートの入
力ゲート数を削減できることからチップ面積の縮小、消
費電力の削減を図れる利点がある。
従来必要であった反転ゲートおよび禁止ゲートが不要と
なり、変換処理の高速化を図れ、また、反転ゲートおよ
び禁止ゲートが不要となることに加えて選択信号数を削
減でき、選択される上位コード数並びに選択ゲートの入
力ゲート数を削減できることからチップ面積の縮小、消
費電力の削減を図れる利点がある。
【図１】本発明に係るＡ／Ｄ変換回路の第１の実施例を
示す回路図である。
示す回路図である。
【図２】図１の回路の上位コンパレータの各アンドゲー
トの出力と上位エンコーダの各エンコーダの出力データ
との対応関係を示す図である。
トの出力と上位エンコーダの各エンコーダの出力データ
との対応関係を示す図である。
【図３】図１の回路の下位および上位コンパレータのア
ンドゲートの出力と出力変換コードとの対応関係を示す
図である。
ンドゲートの出力と出力変換コードとの対応関係を示す
図である。
【図４】本発明に係るＡ／Ｄ変換回路の第２の実施例を
示す回路図である。
示す回路図である。
【図５】従来のＡ／Ｄ変換回路の構成例を示す回路図で
ある。
ある。
【図６】図５の回路の上位変換コードパターンを示す図
である。
である。
【図７】図５の回路の下位変換コードパターンを示す図
である。
である。
【図８】Ａ／Ｄ変換回路の量子化レベルの関係を示す図
である。
である。
１００…マトリクス回路 １１１〜１１４…上位コンパレータ ＡU1〜ＡU5…上位側アンドゲート １２０…上位エンコーダ ＬＮ121 …Ｌモード用ライン ＬＮ122 …Ｒモード用ライン １３１〜１３７…下位コンパレータ ＡD1〜ＡD8…下位側アンドゲート １４０…下位エンコーダ ＬＮ141 …データライン ＬＮ142 ，ＬＮ143 …選択ライン １５０…選択ゲート Ａ1 〜Ａ4 …アンドゲート １６０…インバータ １７０…インバータ Ｒ1 〜Ｒ16…基準抵抗素子 ＯＲ1 ，ＯＲ2 …オアゲート ＥＸＯ1 ，ＥＸＯ2 …排他的論理和ゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−190029（ＪＰ，Ａ) 特開 平２−123829（ＪＰ，Ａ) 特開 平２−125530（ＪＰ，Ａ) 特開 平２−126725（ＪＰ，Ａ) 特開 平２−128524（ＪＰ，Ａ) 特開 平２−141028（ＪＰ，Ａ) 特開 平２−132920（ＪＰ，Ａ) 特開 平２−137420（ＪＰ，Ａ) 特開 平２−202224（ＪＰ，Ａ) 特開 平４−196923（ＪＰ，Ａ) 特開 昭63−299615（ＪＰ，Ａ) 実開 平２−77931（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (7)
- 【請求項１】 ２つの基準電位間に直列に接続された複
数個の基準抵抗素子と、 マトリクス状に配列され、かつ、上位変換出力信号によ
って行毎に能動化され、上記基準抵抗素子によって分圧
した各基準電圧と被変換入力信号とを比較し、下位ビッ
トデータおよび冗長ビットデータの有無を検出する複数
のスイッチングブロックと、 上記スイッチングブロックの行方向の特定の位置に印加
されている基準電圧と被変換入力信号とを比較し、この
比較結果に応じてあらかじめ設定された２モードに応じ
た隣接した２つの上位ビットの変換コードを得る上位エ
ンコーダと、 上記各スイッチングブロックの列単位の出力を上記２モ
ードに応じた２つのグループに分割し、各分割グループ
毎に下位ビットデータおよび冗長ビットデータの有無に
応じて所定の下位変換コードを得るとともに、各スイッ
チングブロックの列単位の出力より、入力アナログ電圧
が、２つの上位ビット変換コードに対応した２つの基準
電圧範囲のうちどちらの範囲に属するかを検出し、上記
上位エンコーダの２つの上位ビットの変換コードのうち
から属した方の変換コードを選択するための選択信号を
発生する下位エンコーダと、 上記上位エンコーダから出力された２つの上位ビットの
変換コードのうちからいずれか一方の変換コードを、上
記下位エンコーダから出力された選択信号に基づいて選
択的に出力する選択ゲートとを有することを特徴とする
アナログ／ディジタル変換回路。 - 【請求項２】 上記基準抵抗素子は、上記スイッチング
ブロックのマトリクス配列に対応するように、所定の数
ずつ複数行に亘るように折り返して配置されるととも
に、最高値の基準電圧を発生する抵抗素子の行および最
低値の基準電圧を発生する抵抗素子の行が、他の抵抗素
子の行に対して所定周期ずらして配置され、 上記上位エンコーダの出力変換コード値が、各行毎の基
準電圧レベルの遷移方向に応じて設定されている請求項
１記載のアナログ／ディジタル変換回路。 - 【請求項３】 上記所定周期は半周期である請求項２記
載のアナログ／ディジタル変換回路。 - 【請求項４】 マトリクス状に配列されているスイッチ
ングブロック列が、所定列を基準に２つの列グループに
分割され、これら列グループ出力が上記下位エンコーダ
の２グループに対応するように構成され、 上記上位エンコーダの出力変換コード値は、一方のモー
ド、他方のモードの順で大小の差を持つように設定され
ている請求項１、２または３記載のアナログ／ディジタ
ル変換回路。 - 【請求項５】 上記２グループは、出力変換コードにお
ける上位ビットの切替点を基準に分割されている請求項
１、２、３または４記載のアナログ／ディジタル変換回
路。 - 【請求項６】 上記下位エンコーダは、２つの分割グル
ープに応じた２つの選択信号を発生するように構成され
ている請求項１、２、３、４または５記載のアナログ／
ディジタル変換回路。 - 【請求項７】 上記下位エンコーダは、２つの分割グル
ープのうちの一方のグループに応じた１つの選択信号を
発生するように構成されている請求項１、２、３、４ま
たは５記載のアナログ／ディジタル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03575893A JP3221133B2 (ja) | 1993-02-24 | 1993-02-24 | アナログ／ディジタル変換回路 |
| US08/190,680 US5525987A (en) | 1993-02-01 | 1994-02-02 | Analog to digital converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03575893A JP3221133B2 (ja) | 1993-02-24 | 1993-02-24 | アナログ／ディジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252764A JPH06252764A (ja) | 1994-09-09 |
| JP3221133B2 true JP3221133B2 (ja) | 2001-10-22 |
Family
ID=12450747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03575893A Expired - Fee Related JP3221133B2 (ja) | 1993-02-01 | 1993-02-24 | アナログ／ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221133B2 (ja) |
-
1993
- 1993-02-24 JP JP03575893A patent/JP3221133B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06252764A (ja) | 1994-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |